JPH03270562A - ファクシミリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はファクシミリ装置に係わり、特にダイレクトメ
モリアクセス（ＤＭＡ）処理とマイクロコンピュータの
処理の調整に関する。

（従来の技術） 第３図は従来のファクシミリ装置の構成例を示したブロ
ック図である。送信原稿（図示せず〉はスキャナ３にて
光電変換された後、２値化されて画像データとなってバ
ッファ４に一旦保持される。ダイレクトメモリアクセス
コントローラ（以ｉＤＭＡｃと称する）１はこのバッフ
ァ４がらＤＭＡ要求を制御信号線９を介して受けると、
制御信号線９やアドレス／コントロールバス（ＡＣバス
と以下称する〉７を介してバッファ４や共用メモリ５に
アドレスとデータ方向を指示して、バッファ４に保持さ
れた画像データをデータバス８を介して直接共用メモリ
うに転送する制御を行う。

上記、動作が終了すると、ＣＰＵ２はアドレス／コント
ロールバス７を介して共用メモリ５に読み出しアドレス
とデータ方向を指示して共用メモリ５内の画像データを
読み込む動作を行う。次に、ＣＰＵ２は読み込んだ画像
データの冗長度圧縮処理（符号化）を行った後、この符
号化された画像データを一旦メモリ６に書き込んだ後、
適当なタイミングで読み出して、モデム２４に送る。モ
デム２４は入力された符号化画像データを変調し、ＮＣ
ｔＪ２５を介して四線２６上に送出する。

一方、回線２６上を伝送されてきた符号化画像データは
ＮＣＵ２５を介してモデム２４に入力され、ここで復調
された後、ＣＰｔ、’２を介して一旦メモリ６に書き込
まれる。その後、ＣＰｔＪ２はメモリ６から受信画像デ
ータを読み出して復号化した後、この復号化した画像デ
ータを共用メモリ５に格納する。次に、前記ＣＰＵ２の
処理が終了すると、パスバッファ２７はＤＭＡＣ１にＤ
ＭＡ要求を行う。これを受けたＤＭＡＣ１は共用メモリ
５内の画像データをパスバッファ２７を介してプリンタ
２８に転送する。プリンタ２８では入力される画像デー
タを印字データ化した後、これらデータを記録紙に印刷
して出力する。

上記のような従来の構成でＣ：、ＤＭＡＣ１が動作して
いる時、ＡＣバス７はＤＭＡによって専有され、逆にＣ
ＰＵ２が動作している時、ＡＣバスはＣＰＵ２によって
専有される。従って、Ｄ　Ｍ　ＡＣｌの動作とＣＰＵ２
の動作は同時には行うことができず、時系列的に分割さ
れて動作するしかなかった。このため、ＤＭＡ処理の頻
度が増えると、ＤＭＡ処理によるＡＣバスの専有率が増
えて、ＣＰＵ２がＡＣバス７を使えなくなって処理能力
が落ちてしまうという欠点があった。しがも、近年ファ
クシミリ装置の付加機能が増加しているため、ＣＰＵ２
の処理能力を向上させなければならない背景があるにも
拘らず、上記した従来の構成ではＤＭＡ処理がそれを阻
害しているといわざるを得ないという欠点があった。

（発明が解決しようとする課題） 上記の如く、従来はＤＭＡＣとＣＰ’Ｕのアドレス／コ
ントロールバスが共通なため、一方が動作しているとき
には、他方は動作することができず、従ってＤＭＡが頻
繁に行われると、ＣＰＵの処理効率が落ちてしまうとい
う欠点があった。

そこで本発明は上記の欠点を除去するもので、ＤＭＡの
動作を阻害することなく、且つＣＰＵの処理効率を向上
させることができるファクシミリ装置を提供することを
目的としている。

〔発明の構成〕

（課題を解決するための手段〉 本発明はデータをＣＰＵを介さず直接メモリに読み書き
する処理を行うダイレクトメモリアクセスコントローラ
と前記ＣＰＵが共通にアクセスするメモリを備えたファ
クシミリ装置において、前記ダイレクトメモリアクセス
コントローラが前記メモリにアドレス又は制御データ等
を与えるための第１のアドレス／コントロールバスと、
前記ＣＰｔＪが前記メモリにアドレス又は制御データ等
を与えるための第２のアドレス／コントロールバスと、
前記ダイレクトメモリアクセスコントロラが前記メモリ
にデータを読み書きするための第１のデータバスと、前
記ＣＰＵが前記メモリにデータを読み書きするための第
２のデータバスと、前記第１のアドレス／コントロール
バスと前記メモリとを接離する第１のスイッチ手段と、
前記第２のアドレス／コントロールバスと前記メモリと
を接離する第２のスイッチ手段と、前記第１のデータバ
スと前記メモリとを接離する第３のスイッチ手段と、前
記第２のデータバスと前記メモリとを接離する第４のス
イッチ手段と、前記ＣＰＵは、ダイレクトメモリアクセ
スを行う時に、前記第１のスイッチ手段をオン、前記第
２のスイッチ手段をオフとして前記第１のアドレス／コ
ントロールバスと前記メモリとを接続すると共に前記第
２のアドレス／コントロールバスとメモリとを分離し、
これと同時に前記第３のスイッチ手段をオンとして前記
第４のスイッチ手段をオフとして、前記第１のデータバ
スと前記メモリとを接続すると共に前記第２のデータバ
スと前記メモリとを分離する制御を行い、且つ、自己が
処理を行うときは前記第１のスイッチ手段をオフ、前記
第２のスイッチ手段をオンとして前記第１のアドレス／
コントロールバスと前記メモリとを分離すると共に前記
第２のアドレス／コントロールバスと前記メモリとを接
続し、これと同時に前記第３のスイッチ手段をオフとし
て前記第４のスイッチ手段をオンとして、前記第１のデ
ータバスと前記メモリとを分離すると共に前記第２のデ
ータバスと前記メモリとを接続する制御を行う構成を有
する。

（作用〉 本発明のファクシミリ装置において、第１のアドレス／
コントロールバスはダイレクトメモリアクセスコントロ
ーラが前記メモリに与えるアドレス又は制御データ等を
伝送する。第２のアドレス／コントロールバスはＣＰＵ
が前記メモリに与えるアドレス又は制御データ等を伝送
する。第１のデータバスは前記ダイレクトメモリアクセ
スコントローラが前記メモリにデータを読み書きする場
合に使用される。第２のデータバスは前記ＣＰＵか前記
メモリにデータを読み書きする場合に使用される。第１
のスイッチ手段は前記第↓のアドレス、／コントロール
バスと前記メモリとを接離する。第２のスイッチ手段は
前記第２のアドレス／コントロールバスと前記メモリと
を接離する。第３のスイッチ手段は前記第）のデータバ
スと前記メモリとを接離する。第４のスイッチ手段は前
記第２のデータバスと前記メモリとを接離する。前記Ｃ
ＰＵは、ダイレクトメモリアクセスを行う時に、前記第
１のスイッチ手段をオン、前記第２のスイッチ手段をオ
フとして前記第１のアドレス／コントロールバスと前記
メモリとを接続すると共に前記第２のアドレス／コント
ロールバスとメモリとを分離し、これと同時に前記第３
のスイッチ手段をオンとして前記第４のスイッチ手段を
オフとして、前記第１のデータバスと前記メモリとを接
続すると共に前記第２のデータバスと前記メモリとを分
離する制御を行い、且つ、自己が処理を行うときは前記
第１のスイッチ手段をオフ、前記第２のスイッチ手段を
オンとして前記第１のアドレス／コントロールバスと前
記メモリとを分離すると共に前記第２のアドレス／コン
トロールバスと前記メモリとを接続し、これと同時に前
記第３のスイッチ手段をオフとして前記第４のスイッチ
手段をオンとして、前記第１のデータバスと前記メモリ
とを分離すると共に前記第２のデータバスと前記メモリ
とを接続する制御を行う。

（実施例） 以下、本発明の一実施例を従来例と同一部には同一符号
を付して図面を参照して説明する。第工図は本発明のフ
ァクシミリ装置の一実施例を示したブロック図である。

工はダイレクトメモリアクセスを行うダイレクトメモリ
アクセスコントロラ（ＤＭＡＣ）＝　２は通信制御、入
力制御及び装置全体の制御を司るＣＰＵ、３はスキャナ
、４は画像データを一旦保持してその流れを調整するた
めのバッファ、５は画像データを記憶する共用メモリ、
６はコード化された画像データ等を記憶するメモリ、１
２．１３は画像データの流れをオンオフするパスバッフ
ァ、１４．１５は画像データの流れを開閉する双方向性
のパスバッファ、２つ、３７．３０はアドレス／′コン
トロールバス（ＡＣバス）、３１．３２．３８はデータ
バスである。但し、ＣＰＵ２は上記した各部品と制御線
等で接続されているが、図面が繁雑となるのでこの制御
線の図示は省略しである。

ここで、ＡＣバス２つ、３７は第１のＡＣバスを、ＡＣ
バス３０．３７は第２のＡＣバスを、データバス３１．
３８は第１のデータバスを、データバス３２．３８は第
２のデータバスを、パスバッファ１２は第１のスイッチ
手段を、パスバッファ１３は第２のスイッチ手段を、パ
スバッファ１４は第３のスイッチ手段を、パスバッファ
１５は第４のスイッチ手段を構成している。

次に本実施例の動作について説明する。まず、例えば送
信時、スキャナ３は図示されない原稿を読み取って画像
データとし、この画像データをパスバッファ４に出力す
る。この時パスバッファ４は制御信号線９を介してＤＭ
ＡＣ１にＤＭＡ要求を行う。これを受けたＤＭＡＣ１は
ＣＰＵ２に対してＤＭＡを行う旨を通知する。これによ
り、ＣＰＵ２はパスバッファ１２．１４をオンとし、パ
スバッファ）３、↓５をオフとする。これにより、ＡＣ
バス２９．３７が接続されると共に、データバス３１．
３８が接続される。この状態で、ＤＭＡＣ１はパスバッ
ファ４から所定数の画像データをデータバス３１．３８
を介して共用メモリ５に転送する。この時、ＡＣバス３
７とＡＣバス３０は分離し、同時にデータバス３８とデ
ータバス３２も分離しているため、前記ＤＭＡが行われ
ている期間、ＣＰＵ２はＡＣバス３０及びデータバス３
２を使用してメモリ６や或いは図示されない他のユニッ
トにアクセスして処理を行うことができる。

次に、ＣＰＵ２は前記所定数の画像データが共用メモリ
５へＤＭＡ転送されたことを知ると、パスバッファ１２
．１４をオフとし、パスバッファ１３．１５をオンとし
てＡＣバス３７とＡＣバス３０を接続すると共に、ＡＣ
バス２９を分離する。又、データバス３２をデータバス
３８に接続すると共に、データバス３１を分離する。そ
の後、ＣＰＵ２は共用メモリ５から前記所定数のデータ
を読み出して符号化した後、これらデータをメモリ６に
書き込む処理を行う。次に、再びパスバッファ４がＤＭ
Ａ要求をＤＭＡＣ１に出すと、ＤＭＡＣ１はＤＭＡを行
うことをＣＰＵ２に通知する。

これを受けたＣＰＵ２は現在行っている処理を停止した
後、パスバッファ１２．１４をオン、バスバ・ソファ１
３．１５をオフとする。その後、ＤＭＡＣ１はパスバッ
ファ４から次の所定数の画像データを共用メモリ５に転
送する。以降上記動作を繰り返して、結局スキャナ３で
読み取られた原稿の画像データは、共用メモリ５を介し
てＣＰＵ２に読み取られ、その後、符号化された後、図
示されないモデム及びＮＣＵ等を介して送信される。

尚、ＤＭＡＣ１，又はＣＰＵ２は自己が使用できるＡＣ
バス及びデータバスを使用して上記処理を行うものとす
る。

本実施例によれば、ＤＭＡＣ１がＡＣバス２９゜３７及
びデータバス３Ｌ　３８を使用してＤＭＡを行っている
期間、ＡＣバス３０はＡＣバス３７に対して分離され、
又同時にデータバス３２はデータバス３８に対して分離
されているため、ＣＰＵ２は共用メモリ５にアクセスす
る処理以外の他の処理を行うことができる。従って、従
来の如くＤＭＡが行われている期間は、ＣＰＵ２の処理
ができないというようなことがなくなるため、ＣＰＵ２
の処理効率を向上させて、ファクシミリ装置の多機能化
に十分対応させることができる。

第２図は本発明の他の実施例を示したブロック図である
。本例では前実施例の構成に、共用メモリ２０を付加し
、この共用メモリ２０に対してパスバッファ１６．１７
を介してＡＣバス２１を接続し、又、双方向性のパスバ
ッファ１８．１つを介してデータバス２２を接続した構
成を有しており、他の構成は前実施例のそれと同一であ
る。

次に本実施例の動作について説明する。ＤＭＡＣ１が共
用メモリ５に対してＤＭＡ処理を行っている場合、ＣＰ
Ｕ２はパスバッファ１２．１４をオンとし、パスバッフ
ァ１３．１５をオフとすると共に、パスバッファエフ、
１９をオンとし、パスバッファ１６．１８をオフとする
制御を行う。

このため、例えばパスバッファ４の所定数のデータをＤ
ＭＡで共用メモリ５に転送している期間、ＣＰＵ２は共
用メモリ２０にアクセスして、このメモリに記憶されて
いる画像データを読み出して、符号化処理等を行う。

次にＤＭＡによる前記所定数の画像データの共用メモリ
５に対する転送が終了すると、ＣＰＵ２はパスバッファ
１２．１４をオフとし、パスバッファ１３．１５をオン
とすると共に、パスバッフアエロ、１８をオンとし、パ
スバッファ１７゜１９をオフとする制御を行う。これに
より、ＤＭＡＣ１は次の所定数の画像データをパスバッ
ファ４から共用メモリ２０に転送する。又、このＤＭＡ
の期間、ＣＰＵ２は共用メモリ５にアクセスして、この
メモリから画像データを読み出して符号化処理等を行う
。以降、上記処理を繰り返すことにより、ＤＭＡで画像
データの転送中にも、ＣＰＵ２は共用メモリ５又は２０
のいずれか一方にアクセスして、画像データの処理を間
断なく行うことができ、その処理効率を前記実施例より
も更に向上させることができる。

〔発明の効果〕

以上記述した如く本発明のファクシミリ装置によれば、
ＤＭＡの動作を阻害することなく、且つＣＰＵの処理効
率を向上させることができる。

【図面の簡単な説明】

第１図は本発明のファクシミリ装置の一実施例を示した
ブロック図、第２図は本発明の他の実施例を示したブロ
ック図、第３図は従来のファクシミリ装置の一例を示し
たブロック図である。 ｌ・・・ＤＭＡＣ ２・・・ＣＰＵ ３・・・スキャナ ４、１２．１３．１６．１７・・・パスバッファ５．２
０・・・共用メモリ ６・・・メモリ

Claims (1)

【特許請求の範囲】
1. データをＣＰＵを介さず直接メモリに読み書きする処理
   を行うダイレクトメモリアクセスコントローラと前記Ｃ
   ＰＵが共通にアクセスするメモリを備えたファクシミリ
   装置において、前記ダイレクトメモリアクセスコントロ
   ーラが前記メモリにアドレス又は制御データ等を与える
   ための第１のアドレス／コントロールバスと、前記ＣＰ
   Ｕが前記メモリにアドレス又は制御データ等を与えるた
   めの第２のアドレス／コントロールバスと、前記ダイレ
   クトメモリアクセスコントローラが前記メモリにデータ
   を読み書きするための第１のデータバスと、前記ＣＰＵ
   が前記メモリにデータを読み書きするための第２のデー
   タバスと、前記第１のアドレス／コントロールバスと前
   記メモリとを接離する第１のスイッチ手段と、前記第２
   のアドレス／コントロールバスと前記メモリとを接離す
   る第２のスイッチ手段と、前記第１のデータバスと前記
   メモリとを接離する第３のスイッチ手段と、前記第２の
   データバスと前記メモリとを接離する第４のスイッチ手
   段と、前記ＣＰＵは、ダイレクトメモリアクセスを行う
   時に、前記第１のスイッチ手段をオン、前記第２のスイ
   ッチ手段をオフとして前記第１のアドレス／コントロー
   ルバスと前記メモリとを接続すると共に前記第２のアド
   レス／コントロールバスとメモリとを分離し、これと同
   時に前記第３のスイッチ手段をオンとして前記第４のス
   イッチ手段をオフとして、前記第１のデータバスと前記
   メモリとを接続すると共に前記第２のデータバスと前記
   メモリとを分離する制御を行い、且つ、自己が処理を行
   うときは前記第１のスイッチ手段をオフ、前記第２のス
   イッチ手段をオンとして前記第１のアドレス／コントロ
   ールバスと前記メモリとを分離すると共に前記第２のア
   ドレス／コントロールバスと前記メモリとを接続し、こ
   れと同時に前記第３のスイッチ手段をオフとして前記第
   ４のスイッチ手段をオンとして、前記第１のデータバス
   と前記メモリとを分離すると共に前記第２のデータバス
   と前記メモリとを接続する制御を行うことを特徴とする
   ファクシミリ装置。