JPH08167981A - ファクシミリ装置 - Google Patents
ファクシミリ装置Info
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- JPH08167981A JPH08167981A JP33292994A JP33292994A JPH08167981A JP H08167981 A JPH08167981 A JP H08167981A JP 33292994 A JP33292994 A JP 33292994A JP 33292994 A JP33292994 A JP 33292994A JP H08167981 A JPH08167981 A JP H08167981A
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- cpu
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Abstract
(57)【要約】 （修正有）
【目的】 ＤＭＡ転送を効率よく行えるファクシミリ装
置を提供する。 【構成】 ＣＰＵ１とＣＰＵの動作プログラムが記憶さ
れたプログラムＲＯＭ２が接続されるＣＰＵバス１０
と、それ以外の装置要素が接続されるバス１１を接続す
るとともに、バスに接続された装置要素からＤＭＡ要求
が出力されると、ＣＰＵの動作状態がメモリリード／ラ
イト状態以外であればそのＤＭＡ要求を受け付けて所定
のＤＭＡ動作を行うＤＭＡ／バス制御手段１２を備えた
ものである。 【効果】 ＣＰＵが外部の装置要素に対してアクセスし
ない状態で、他の装置要素によるＤＭＡ転送を行うよう
にしたので、ＣＰＵの動作に対して影響を与えずに、Ｄ
ＭＡ転送を効率よく行うことができる。
置を提供する。 【構成】 ＣＰＵ１とＣＰＵの動作プログラムが記憶さ
れたプログラムＲＯＭ２が接続されるＣＰＵバス１０
と、それ以外の装置要素が接続されるバス１１を接続す
るとともに、バスに接続された装置要素からＤＭＡ要求
が出力されると、ＣＰＵの動作状態がメモリリード／ラ
イト状態以外であればそのＤＭＡ要求を受け付けて所定
のＤＭＡ動作を行うＤＭＡ／バス制御手段１２を備えた
ものである。 【効果】 ＣＰＵが外部の装置要素に対してアクセスし
ない状態で、他の装置要素によるＤＭＡ転送を行うよう
にしたので、ＣＰＵの動作に対して影響を与えずに、Ｄ
ＭＡ転送を効率よく行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＭＡ転送動作を効率
よく行うことができるファクシミリ装置に関する。
よく行うことができるファクシミリ装置に関する。
【０００２】
【従来の技術】一般に、マイクロプロセッサなどのＣＰ
Ｕ（中央処理装置）を用いた制御ユニットを備えたファ
クシミリ装置では、例えば、スキャナで読み取って得た
画像データをメモリに蓄積する場合など、大量のデータ
を高速に転送するときには、ＤＭＡ（Ｄｉｒｅｃｔ Ｍ
ｅｍｏｒｙ Ａｃｃｅｓｓ）転送を行っている。
Ｕ（中央処理装置）を用いた制御ユニットを備えたファ
クシミリ装置では、例えば、スキャナで読み取って得た
画像データをメモリに蓄積する場合など、大量のデータ
を高速に転送するときには、ＤＭＡ（Ｄｉｒｅｃｔ Ｍ
ｅｍｏｒｙ Ａｃｃｅｓｓ）転送を行っている。
【０００３】
【発明が解決しようとする課題】しかしながら、このＤ
ＭＡ転送の方法としては、従来、ＤＭＡ転送時にはＣＰ
Ｕの動作を停止するか、あるいは、ＣＰＵがバスを使用
していないときにＤＭＡ転送を行う方法（いわゆるサイ
クルスチールモード）のいずれかの方法を用いていたた
め、次の様な不都合を生じていた。
ＭＡ転送の方法としては、従来、ＤＭＡ転送時にはＣＰ
Ｕの動作を停止するか、あるいは、ＣＰＵがバスを使用
していないときにＤＭＡ転送を行う方法（いわゆるサイ
クルスチールモード）のいずれかの方法を用いていたた
め、次の様な不都合を生じていた。
【０００４】すなわち、ＤＭＡ転送時にＣＰＵの動作を
停止する場合には、ＤＭＡ転送の実行頻度が大きくなる
と、ＣＰＵが十分な処理を実行することができないとい
う不都合を生じる。
停止する場合には、ＤＭＡ転送の実行頻度が大きくなる
と、ＣＰＵが十分な処理を実行することができないとい
う不都合を生じる。
【０００５】また、サイクルスチールモードでは、ＤＭ
Ａ転送の実行効率が悪いという不都合を生じる。
Ａ転送の実行効率が悪いという不都合を生じる。
【０００６】本発明は、かかる実情に鑑みてなされたも
のであり、ＤＭＡ転送を効率よく行えるファクシミリ装
置を提供することを目的としている。
のであり、ＤＭＡ転送を効率よく行えるファクシミリ装
置を提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明は、ＣＰＵとＣＰ
Ｕの動作プログラムが記憶されたプログラムＲＯＭが接
続されるＣＰＵバスと、それ以外の装置要素が接続され
るバスと、上記ＣＰＵバスと上記バスを接続するととも
に、上記バスに接続された装置要素からＤＭＡ要求が出
力されると、上記ＣＰＵの動作状態がメモリリード／ラ
イト状態以外であればそのＤＭＡ要求を受け付けて所定
のＤＭＡ動作を行うＤＭＡ／バス制御手段を備えたもの
である。
Ｕの動作プログラムが記憶されたプログラムＲＯＭが接
続されるＣＰＵバスと、それ以外の装置要素が接続され
るバスと、上記ＣＰＵバスと上記バスを接続するととも
に、上記バスに接続された装置要素からＤＭＡ要求が出
力されると、上記ＣＰＵの動作状態がメモリリード／ラ
イト状態以外であればそのＤＭＡ要求を受け付けて所定
のＤＭＡ動作を行うＤＭＡ／バス制御手段を備えたもの
である。
【０００８】また、ＣＰＵとＣＰＵの動作プログラムが
記憶されたプログラムＲＯＭが接続されるＣＰＵバス
と、それ以外の装置要素が接続されるバスと、上記ＣＰ
Ｕバスと上記バスを接続するとともに、上記ＣＰＵまた
は上記バスに接続された装置要素からＤＭＡ要求が出力
されると、上記ＣＰＵの動作状態が内部サイクル状態で
あればそのＤＭＡ要求を受け付けて所定のＤＭＡ動作を
行うＤＭＡ／バス制御手段を備えたものである。
記憶されたプログラムＲＯＭが接続されるＣＰＵバス
と、それ以外の装置要素が接続されるバスと、上記ＣＰ
Ｕバスと上記バスを接続するとともに、上記ＣＰＵまた
は上記バスに接続された装置要素からＤＭＡ要求が出力
されると、上記ＣＰＵの動作状態が内部サイクル状態で
あればそのＤＭＡ要求を受け付けて所定のＤＭＡ動作を
行うＤＭＡ／バス制御手段を備えたものである。
【０００９】また、ＣＰＵとＣＰＵの動作プログラムが
記憶されたプログラムＲＯＭが接続されるＣＰＵバス
と、それ以外の装置要素が接続される複数系統のバス
と、上記ＣＰＵバスと上記複数系統のバスを接続すると
ともに、上記複数系統バスに接続された装置要素からＤ
ＭＡ要求が出力されると、上記ＣＰＵの動作状態がメモ
リリード／ライト状態以外であればそのＤＭＡ要求を受
け付けて所定のＤＭＡ動作を行うＤＭＡ／バス制御手段
を備えたものである。
記憶されたプログラムＲＯＭが接続されるＣＰＵバス
と、それ以外の装置要素が接続される複数系統のバス
と、上記ＣＰＵバスと上記複数系統のバスを接続すると
ともに、上記複数系統バスに接続された装置要素からＤ
ＭＡ要求が出力されると、上記ＣＰＵの動作状態がメモ
リリード／ライト状態以外であればそのＤＭＡ要求を受
け付けて所定のＤＭＡ動作を行うＤＭＡ／バス制御手段
を備えたものである。
【００１０】また、ＣＰＵとＣＰＵの動作プログラムが
記憶されたプログラムＲＯＭが接続されるＣＰＵバス
と、それ以外の装置要素が接続される複数系統のバス
と、上記ＣＰＵバスと上記複数系統のバスを接続すると
ともに、上記ＣＰＵまたは上記バスに接続された装置要
素からＤＭＡ要求が出力されると、上記ＣＰＵの動作状
態が内部サイクル状態であればそのＤＭＡ要求を受け付
けて所定のＤＭＡ動作を行うＤＭＡ／バス制御手段を備
えたものである。
記憶されたプログラムＲＯＭが接続されるＣＰＵバス
と、それ以外の装置要素が接続される複数系統のバス
と、上記ＣＰＵバスと上記複数系統のバスを接続すると
ともに、上記ＣＰＵまたは上記バスに接続された装置要
素からＤＭＡ要求が出力されると、上記ＣＰＵの動作状
態が内部サイクル状態であればそのＤＭＡ要求を受け付
けて所定のＤＭＡ動作を行うＤＭＡ／バス制御手段を備
えたものである。
【００１１】
【作用】したがって、ＣＰＵが外部の装置要素に対して
アクセスしない状態で、他の装置要素によるＤＭＡ転送
を行うようにしたので、ＣＰＵの動作に対して影響を与
えずに、ＤＭＡ転送を効率よく行うことができる。
アクセスしない状態で、他の装置要素によるＤＭＡ転送
を行うようにしたので、ＣＰＵの動作に対して影響を与
えずに、ＤＭＡ転送を効率よく行うことができる。
【００１２】また、ＣＰＵが内部サイクル状態になって
いるときに限り、ＣＰＵまたは他の装置要素によるＤＭ
Ａ転送を行うようにしたので、ＣＰＵの動作に対して影
響を与えずに、ＤＭＡ転送を効率よく行うことができ
る。
いるときに限り、ＣＰＵまたは他の装置要素によるＤＭ
Ａ転送を行うようにしたので、ＣＰＵの動作に対して影
響を与えずに、ＤＭＡ転送を効率よく行うことができ
る。
【００１３】また、複数系統のバスとＣＰＵバスを設け
たので、ＣＰＵバスに対するＤＭＡ転送も効率よく行う
ことができる。
たので、ＣＰＵバスに対するＤＭＡ転送も効率よく行う
ことができる。
【００１４】
【実施例】以下、添付図面を参照しながら、本発明の実
施例を詳細に説明する。
施例を詳細に説明する。
【００１５】図１は、本発明の一実施例にかかるファク
シミリ装置を示している。
シミリ装置を示している。
【００１６】同図において、ＣＰＵ（中央処理装置）１
は、このファクシミリ装置の各部の制御処理、および、
ファクシミリ伝送制御手順処理を行うものであり、プロ
グラムＲＯＭ（リード・オンリ・メモリ）は、ＣＰＵ１
が実行する制御処理プログラム、および、処理プログラ
ムを実行するときに必要な各種データなどを記憶するも
のである。
は、このファクシミリ装置の各部の制御処理、および、
ファクシミリ伝送制御手順処理を行うものであり、プロ
グラムＲＯＭ（リード・オンリ・メモリ）は、ＣＰＵ１
が実行する制御処理プログラム、および、処理プログラ
ムを実行するときに必要な各種データなどを記憶するも
のである。
【００１７】スキャナ３は、所定の解像度で原稿画像を
読み取るためのものであり、プロッタ４は、所定の解像
度で画像を記録出力するためのものであり、通信制御部
５は、所定のグループ３ファクシミリ通信制御機能を実
行するものであり、メモリ６は、スキャナ３で読み取っ
た画像データなどを一時的に使用するバッファなどとし
て用いられるものである。
読み取るためのものであり、プロッタ４は、所定の解像
度で画像を記録出力するためのものであり、通信制御部
５は、所定のグループ３ファクシミリ通信制御機能を実
行するものであり、メモリ６は、スキャナ３で読み取っ
た画像データなどを一時的に使用するバッファなどとし
て用いられるものである。
【００１８】符号化復号化部７は、画信号を符号化圧縮
するとともに、符号化圧縮されている画情報を元の画信
号に復号化するためのものであり、表示操作部８は、こ
のファクシミリ装置を操作するためのもので、各種の操
作キー、および、各種の表示器からなる。
するとともに、符号化圧縮されている画情報を元の画信
号に復号化するためのものであり、表示操作部８は、こ
のファクシミリ装置を操作するためのもので、各種の操
作キー、および、各種の表示器からなる。
【００１９】ＣＰＵ１とプログラムＲＯＭ２は、ＣＰＵ
バス１０に接続され、また、スキャナ３、プロッタ４、
通信制御部５、メモリ６、符号化復号化部７、および、
表示操作部８は、内部バス１１に接続されており、ＣＰ
Ｕバス１０と内部バス１１とは、ＤＭＡ／バス制御部１
２を介して連絡されている。
バス１０に接続され、また、スキャナ３、プロッタ４、
通信制御部５、メモリ６、符号化復号化部７、および、
表示操作部８は、内部バス１１に接続されており、ＣＰ
Ｕバス１０と内部バス１１とは、ＤＭＡ／バス制御部１
２を介して連絡されている。
【００２０】図２は、ＤＭＡ／バス制御部１２の一例を
示している。
示している。
【００２１】同図において、ＣＰＵバス１０のアドレス
バス１０ａは、バス切換部２１の１つの入力端に接続さ
れ、ＣＰＵバス１０のデータバス１０ｄは、バス分離部
２２の１つの入力端に接続されている。
バス１０ａは、バス切換部２１の１つの入力端に接続さ
れ、ＣＰＵバス１０のデータバス１０ｄは、バス分離部
２２の１つの入力端に接続されている。
【００２２】内部バス１１のアドレスバス１１ａは、バ
ス切換部２１の１つの入力端に接続され、内部バス１１
のデータバス１１ｄは、バス分離部２２の１つの入力端
に接続されている。
ス切換部２１の１つの入力端に接続され、内部バス１１
のデータバス１１ｄは、バス分離部２２の１つの入力端
に接続されている。
【００２３】ＣＰＵ１から出力される状態信号ＳＴは、
ＣＰＵ状態検出部２３に加えられている。ＣＰＵ状態検
出部２３は、状態信号ＳＴの内容に基づいて、ＣＰＵ１
の内部状態を検出するものであり、その検出した内部状
態は、ＤＭＡ制御部２４に加えられている。
ＣＰＵ状態検出部２３に加えられている。ＣＰＵ状態検
出部２３は、状態信号ＳＴの内容に基づいて、ＣＰＵ１
の内部状態を検出するものであり、その検出した内部状
態は、ＤＭＡ制御部２４に加えられている。
【００２４】このＤＭＡ／バス制御部１２がＤＭＡ要求
を受け付けるために入力するＤＭＡ要求信号ＲＱは、Ｄ
ＭＡリクエスト入力部２５に加えられている。ＤＭＡリ
クエスト入力部２５は、ＤＭＡ要求信号ＲＱを検出する
と、所定のタイミングで、その旨をＤＭＡ制御部２４に
通知する。
を受け付けるために入力するＤＭＡ要求信号ＲＱは、Ｄ
ＭＡリクエスト入力部２５に加えられている。ＤＭＡリ
クエスト入力部２５は、ＤＭＡ要求信号ＲＱを検出する
と、所定のタイミングで、その旨をＤＭＡ制御部２４に
通知する。
【００２５】ＤＭＡ制御部２４は、ＤＭＡリクエスト入
力部２５からＤＭＡ要求検出を通知されると、ＣＰＵ状
態検出部２３が検出した内部状態がデータリード／ライ
トサイクル以外の動作状態（例えば、プログラムフェッ
チサイクルや内部サイクルなど）である場合に、ＤＭＡ
転送を実行するものである。
力部２５からＤＭＡ要求検出を通知されると、ＣＰＵ状
態検出部２３が検出した内部状態がデータリード／ライ
トサイクル以外の動作状態（例えば、プログラムフェッ
チサイクルや内部サイクルなど）である場合に、ＤＭＡ
転送を実行するものである。
【００２６】また、ＤＭＡアドレス発生部２６は、ＤＭ
Ａ制御部２４からの指令により、ＤＭＡ転送時に指定す
るＤＭＡアドレスを発生するものであり、そのＤＭＡア
ドレスは、バス切換部２１の１つの入力端に加えられて
いる。
Ａ制御部２４からの指令により、ＤＭＡ転送時に指定す
るＤＭＡアドレスを発生するものであり、そのＤＭＡア
ドレスは、バス切換部２１の１つの入力端に加えられて
いる。
【００２７】以上の構成で、ＤＭＡ制御部２４は、ＤＭ
Ａリクエスト入力部２５からＤＭＡ要求検出が通知され
ていない場合には、バス切換部２１によりアドレスバス
１０ａをアドレスバス１１ａに接続するとともに、バス
分離部２２によりデータバス１０ｄとアドレスバス１１
ｄを接続している。
Ａリクエスト入力部２５からＤＭＡ要求検出が通知され
ていない場合には、バス切換部２１によりアドレスバス
１０ａをアドレスバス１１ａに接続するとともに、バス
分離部２２によりデータバス１０ｄとアドレスバス１１
ｄを接続している。
【００２８】これにより、ＣＰＵバス１０と内部バス１
１とがＤＭＡ／バス制御部１２を介して連絡され、それ
により、ＣＰＵ１がスキャナ３、プロッタ４、通信制御
部５、メモリ６、符号化復号化部７、および、表示操作
部８を適宜にアクセスすることができる。
１とがＤＭＡ／バス制御部１２を介して連絡され、それ
により、ＣＰＵ１がスキャナ３、プロッタ４、通信制御
部５、メモリ６、符号化復号化部７、および、表示操作
部８を適宜にアクセスすることができる。
【００２９】一方、いずれかの装置要素よりＤＭＡ要求
信号ＲＱが出力されると、図３（ａ）〜（ｆ）に示すよ
うにして、要求されたＤＭＡ転送が実行される。
信号ＲＱが出力されると、図３（ａ）〜（ｆ）に示すよ
うにして、要求されたＤＭＡ転送が実行される。
【００３０】まず、ＤＭＡ要求信号ＲＱが加えられる
と、ＤＭＡリクエスト入力部２５は、ＤＭＡ要求検出を
ＤＭＡ制御部２４に通知する。これにより、ＤＭＡ制御
部２４は、ＣＰＵ状態検出部２３から通知される内部状
態が、プログラムフェッチサイクルになるまで待機す
る。
と、ＤＭＡリクエスト入力部２５は、ＤＭＡ要求検出を
ＤＭＡ制御部２４に通知する。これにより、ＤＭＡ制御
部２４は、ＣＰＵ状態検出部２３から通知される内部状
態が、プログラムフェッチサイクルになるまで待機す
る。
【００３１】ＣＰＵ状態検出部２３から通知される内部
状態がプログラムフェッチサイクルになると、ＤＭＡ制
御部２４は、指定されたＤＭＡアドレスをＤＭＡアドレ
ス発生部２６から発生させるとともに、そのＤＭＡアド
レスを、バス切換部２１を介して、アドレスバス１１ａ
に出力する。また、バス分離部２２により、データバス
１０ｄとデータバス１１ｄを分離する。
状態がプログラムフェッチサイクルになると、ＤＭＡ制
御部２４は、指定されたＤＭＡアドレスをＤＭＡアドレ
ス発生部２６から発生させるとともに、そのＤＭＡアド
レスを、バス切換部２１を介して、アドレスバス１１ａ
に出力する。また、バス分離部２２により、データバス
１０ｄとデータバス１１ｄを分離する。
【００３２】この状態で、所定のバスタイミングになる
と、アクノリッジ信号ＡＫを外部に出力し、それによ
り、ＤＭＡ要求した装置要素が、データバス１１ｄにＤ
ＭＡデータを出力し、そのＤＭＡデータは、ＤＭＡ要求
した装置要素からＤＭＡ転送先の装置要素のアドレスへ
と転送される。
と、アクノリッジ信号ＡＫを外部に出力し、それによ
り、ＤＭＡ要求した装置要素が、データバス１１ｄにＤ
ＭＡデータを出力し、そのＤＭＡデータは、ＤＭＡ要求
した装置要素からＤＭＡ転送先の装置要素のアドレスへ
と転送される。
【００３３】ここで、ＣＰＵ１のプログラムフェッチサ
イクルが３マシンサイクルで終了する場合には、上述し
たＤＭＡ転送の動作は、プログラムフェッチサイクルの
最初のマシンサイクルを除く２つのマシンサイクルの期
間実行される。
イクルが３マシンサイクルで終了する場合には、上述し
たＤＭＡ転送の動作は、プログラムフェッチサイクルの
最初のマシンサイクルを除く２つのマシンサイクルの期
間実行される。
【００３４】このようにして、本実施例では、ＣＰＵ１
のプログラムフェッチサイクルを利用して、ＣＰＵバス
１０と内部バス１１とを切り離し、内部バス１１におけ
るＤＭＡ転送を行うようにしているので、ＣＰＵ１の制
御動作を適切に実行できるとともに、ＤＭＡ転送を効率
よく行うことができる。
のプログラムフェッチサイクルを利用して、ＣＰＵバス
１０と内部バス１１とを切り離し、内部バス１１におけ
るＤＭＡ転送を行うようにしているので、ＣＰＵ１の制
御動作を適切に実行できるとともに、ＤＭＡ転送を効率
よく行うことができる。
【００３５】図３は、本発明の他の実施例にかかるファ
クシミリ装置を示している。なお、同図において、図１
と同一部分および相当する部分には、同一符号を付して
いる。
クシミリ装置を示している。なお、同図において、図１
と同一部分および相当する部分には、同一符号を付して
いる。
【００３６】同図において、メモリ６’は、スキャナ３
で読み取って得た画像データを保存するものであり、メ
モリ６”は、プロッタ４、通信制御部５、メモリ６、符
号化復号化部７、および、表示操作部８により、バッフ
ァ等として使用されるものである。
で読み取って得た画像データを保存するものであり、メ
モリ６”は、プロッタ４、通信制御部５、メモリ６、符
号化復号化部７、および、表示操作部８により、バッフ
ァ等として使用されるものである。
【００３７】スキャナ３とメモリ６’とは、内部バス１
１’に接続され、また、プロッタ４、通信制御部５、メ
モリ６”、符号化復号化部７、および、表示操作部８
は、内部バス１１”に接続されている。また、ＣＰＵバ
ス１０、内部バス１１’および内部バス１１”は、ＤＭ
Ａ／バス制御部１２’を介して連絡されている。
１’に接続され、また、プロッタ４、通信制御部５、メ
モリ６”、符号化復号化部７、および、表示操作部８
は、内部バス１１”に接続されている。また、ＣＰＵバ
ス１０、内部バス１１’および内部バス１１”は、ＤＭ
Ａ／バス制御部１２’を介して連絡されている。
【００３８】図５は、ＤＭＡ／バス制御部１２’の一例
を示している。なお、同図において、図２と同一部分お
よび相当する部分には、同一符号を付している。
を示している。なお、同図において、図２と同一部分お
よび相当する部分には、同一符号を付している。
【００３９】同図において、ＣＰＵバス１０のアドレス
バス１０ａは、バス切換部２１’の１つの入力端に接続
され、ＣＰＵバス１０のデータバス１０ｄは、バス分離
部２２’の１つの入力端に接続されている。
バス１０ａは、バス切換部２１’の１つの入力端に接続
され、ＣＰＵバス１０のデータバス１０ｄは、バス分離
部２２’の１つの入力端に接続されている。
【００４０】内部バス１１’のアドレスバス１１ａ’お
よび内部バス１１”のアドレスバス１１ａ”は、それぞ
れバス切換部２１’の１つの入力端に接続され、内部バ
ス１１’のデータバス１１ｄ’および内部バス１１”の
データバス１１ｄ”は、それぞれバス分離部２２’の１
つの入力端に接続されている。
よび内部バス１１”のアドレスバス１１ａ”は、それぞ
れバス切換部２１’の１つの入力端に接続され、内部バ
ス１１’のデータバス１１ｄ’および内部バス１１”の
データバス１１ｄ”は、それぞれバス分離部２２’の１
つの入力端に接続されている。
【００４１】ＣＰＵ１から出力される状態信号ＳＴは、
ＣＰＵ状態検出部２３に加えられている。ＣＰＵ状態検
出部２３は、状態信号ＳＴの内容に基づいて、ＣＰＵ１
の内部状態を検出するものであり、その検出した内部状
態は、ＤＭＡ制御部２４’に加えられている。
ＣＰＵ状態検出部２３に加えられている。ＣＰＵ状態検
出部２３は、状態信号ＳＴの内容に基づいて、ＣＰＵ１
の内部状態を検出するものであり、その検出した内部状
態は、ＤＭＡ制御部２４’に加えられている。
【００４２】このＤＭＡ／バス制御部１２がＤＭＡ要求
を受け付けるために入力するＤＭＡ要求信号ＲＱは、Ｄ
ＭＡリクエスト入力部２５に加えられている。ＤＭＡリ
クエスト入力部２５は、ＤＭＡ要求信号ＲＱを検出する
と、所定のタイミングで、その旨をＤＭＡ制御部２４’
に通知する。
を受け付けるために入力するＤＭＡ要求信号ＲＱは、Ｄ
ＭＡリクエスト入力部２５に加えられている。ＤＭＡリ
クエスト入力部２５は、ＤＭＡ要求信号ＲＱを検出する
と、所定のタイミングで、その旨をＤＭＡ制御部２４’
に通知する。
【００４３】ＤＭＡ制御部２４’は、ＤＭＡリクエスト
入力部２５からＤＭＡ要求検出を通知されると、ＣＰＵ
状態検出部２３が検出した内部状態がデータリード／ラ
イトサイクル以外の動作状態（例えば、プログラムフェ
ッチサイクルなど）である場合に、ＤＭＡ転送を実行す
るものである。
入力部２５からＤＭＡ要求検出を通知されると、ＣＰＵ
状態検出部２３が検出した内部状態がデータリード／ラ
イトサイクル以外の動作状態（例えば、プログラムフェ
ッチサイクルなど）である場合に、ＤＭＡ転送を実行す
るものである。
【００４４】また、ＤＭＡアドレス発生部２６は、ＤＭ
Ａ制御部２４’からの指令により、ＤＭＡ転送時に指定
するＤＭＡアドレスを発生するものであり、そのＤＭＡ
アドレスは、バス切換部２１’の１つの入力端に加えら
れている。
Ａ制御部２４’からの指令により、ＤＭＡ転送時に指定
するＤＭＡアドレスを発生するものであり、そのＤＭＡ
アドレスは、バス切換部２１’の１つの入力端に加えら
れている。
【００４５】以上の構成で、ＤＭＡ制御部２４’は、Ｄ
ＭＡリクエスト入力部２５からＤＭＡ要求検出が通知さ
れていない場合には、バス切換部２１’によりアドレス
バス１０ａをアドレスバス１１ａ’およびアドレスバス
１１ａ”に接続するとともに、バス分離部２２’により
データバス１０ｄとアドレスバス１１ｄ’およびデータ
バス１１ｄ”を接続している。
ＭＡリクエスト入力部２５からＤＭＡ要求検出が通知さ
れていない場合には、バス切換部２１’によりアドレス
バス１０ａをアドレスバス１１ａ’およびアドレスバス
１１ａ”に接続するとともに、バス分離部２２’により
データバス１０ｄとアドレスバス１１ｄ’およびデータ
バス１１ｄ”を接続している。
【００４６】これにより、ＣＰＵバス１０、内部バス１
１’および内部バス１１”がＤＭＡ／バス制御部１２を
介して連絡され、それにより、ＣＰＵ１がスキャナ３、
プロッタ４、通信制御部５、メモリ６’、メモリ６”、
符号化復号化部７、および、表示操作部８を適宜にアク
セスすることができる。
１’および内部バス１１”がＤＭＡ／バス制御部１２を
介して連絡され、それにより、ＣＰＵ１がスキャナ３、
プロッタ４、通信制御部５、メモリ６’、メモリ６”、
符号化復号化部７、および、表示操作部８を適宜にアク
セスすることができる。
【００４７】一方、いずれかの装置要素よりＤＭＡ要求
信号ＲＱが出力されると、上述した実施例と同様にし
て、ＤＭＡ要求した装置要素からのＤＭＡ要求に関する
ＤＭＡ転送が、ＣＰＵ１のプログラムフェッチサイクル
中に実行される。
信号ＲＱが出力されると、上述した実施例と同様にし
て、ＤＭＡ要求した装置要素からのＤＭＡ要求に関する
ＤＭＡ転送が、ＣＰＵ１のプログラムフェッチサイクル
中に実行される。
【００４８】このようにして、本実施例では、ＣＰＵ１
のプログラムフェッチサイクルを利用して、ＣＰＵバス
１０と内部バス１１’または内部バス１１”とを切り離
し、内部バス１１’または内部バス１１”におけるＤＭ
Ａ転送を行うようにしているので、ＣＰＵ１の制御動作
を適切に実行できるとともに、ＤＭＡ転送を効率よく行
うことができる。
のプログラムフェッチサイクルを利用して、ＣＰＵバス
１０と内部バス１１’または内部バス１１”とを切り離
し、内部バス１１’または内部バス１１”におけるＤＭ
Ａ転送を行うようにしているので、ＣＰＵ１の制御動作
を適切に実行できるとともに、ＤＭＡ転送を効率よく行
うことができる。
【００４９】また、この場合、例えば、内部バス１１’
を利用したＤＭＡ転送が実行されているときには、内部
バス１１”とＣＰＵバス１０との間のデータのやりと
り、および、内部バス１１”に接続されている装置要素
の相互間でのデータのやりとりが可能なので、よりファ
クシミリ装置の制御効率を向上することができる。
を利用したＤＭＡ転送が実行されているときには、内部
バス１１”とＣＰＵバス１０との間のデータのやりと
り、および、内部バス１１”に接続されている装置要素
の相互間でのデータのやりとりが可能なので、よりファ
クシミリ装置の制御効率を向上することができる。
【００５０】ところで、上述した各実施例では、ＣＰＵ
１以外の装置要素がＤＭＡ要求を発行する場合について
説明したが、上述した各実施例では、ＣＰＵ１がＤＭＡ
要求を発行することもできる。その場合、ＤＭＡ転送
は、ＣＰＵ１の内部サイクル状態で実行される。
１以外の装置要素がＤＭＡ要求を発行する場合について
説明したが、上述した各実施例では、ＣＰＵ１がＤＭＡ
要求を発行することもできる。その場合、ＤＭＡ転送
は、ＣＰＵ１の内部サイクル状態で実行される。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵが外部の装置要素に対してアクセスしない状態
で、他の装置要素によるＤＭＡ転送を行うようにしたの
で、ＣＰＵの動作に対して影響を与えずに、ＤＭＡ転送
を効率よく行うことができるという効果を得る。
ＣＰＵが外部の装置要素に対してアクセスしない状態
で、他の装置要素によるＤＭＡ転送を行うようにしたの
で、ＣＰＵの動作に対して影響を与えずに、ＤＭＡ転送
を効率よく行うことができるという効果を得る。
【００５２】また、ＣＰＵが内部サイクル状態になって
いるときに限り、ＣＰＵまたは他の装置要素によるＤＭ
Ａ転送を行うようにしたので、ＣＰＵの動作に対して影
響を与えずに、ＤＭＡ転送を効率よく行うことができる
という効果も得る。
いるときに限り、ＣＰＵまたは他の装置要素によるＤＭ
Ａ転送を行うようにしたので、ＣＰＵの動作に対して影
響を与えずに、ＤＭＡ転送を効率よく行うことができる
という効果も得る。
【００５３】また、複数系統のバスとＣＰＵバスを設け
たので、ＣＰＵバスに対するＤＭＡ転送も効率よく行う
ことができるという効果も得る。
たので、ＣＰＵバスに対するＤＭＡ転送も効率よく行う
ことができるという効果も得る。
【図１】本発明の一実施例にかかるファクシミリ装置を
示したブロック図。
示したブロック図。
【図２】ＤＭＡ／バス制御部の一例を示したブロック
図。
図。
【図３】図２の装置の動作を説明するための動作波形
図。
図。
【図４】本発明の他の実施例にかかるファクシミリ装置
を示したブロック図。
を示したブロック図。
【図５】ＤＭＡ／バス制御部の他の例を示したブロック
図。
図。
１ ＣＰＵ（中央処理装置） ２ プログラムＲＯＭ（リード・オンリ・メモリ） １０ ＣＰＵバス １１，１１’，１１” 内部バス ２１，２１’ バス切換部 ２２，２２’ バス分離部 ２３ ＣＰＵ状態検出部 ２４，２４’ ＤＭＡ制御部 ２５ ＤＭＡリクエスト入力部 ２６ ＤＭＡアドレス発生部
【手続補正書】
【提出日】平成７年１月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】図４は、本発明の他の実施例にかかるファ
クシミリ装置を示している。なお、同図において、図１
と同一部分および相当する部分には、同一符号を付して
いる。
クシミリ装置を示している。なお、同図において、図１
と同一部分および相当する部分には、同一符号を付して
いる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】ところで、上述した各実施例では、内部バ
ス１１でのＤＭＡ要求を実行する場合について説明した
が、上述した各実施例では、ＣＰＵバス１０からのＤＭ
Ａも実行することができる。その場合、ＤＭＡ転送は、
ＣＰＵ１の内部サイクル状態で実行される。
ス１１でのＤＭＡ要求を実行する場合について説明した
が、上述した各実施例では、ＣＰＵバス１０からのＤＭ
Ａも実行することができる。その場合、ＤＭＡ転送は、
ＣＰＵ１の内部サイクル状態で実行される。
Claims (4)
- 【請求項１】 ＣＰＵとＣＰＵの動作プログラムが記憶
されたプログラムＲＯＭが接続されるＣＰＵバスと、 それ以外の装置要素が接続されるバスと、 上記ＣＰＵバスと上記バスを接続するとともに、上記バ
スに接続された装置要素からＤＭＡ要求が出力される
と、上記ＣＰＵの動作状態がメモリリード／ライト状態
以外であればそのＤＭＡ要求を受け付けて所定のＤＭＡ
動作を行うＤＭＡ／バス制御手段を備えたことを特徴と
するファクシミリ装置。 - 【請求項２】 ＣＰＵとＣＰＵの動作プログラムが記憶
されたプログラムＲＯＭが接続されるＣＰＵバスと、 それ以外の装置要素が接続されるバスと、 上記ＣＰＵバスと上記バスを接続するとともに、上記Ｃ
ＰＵまたは上記バスに接続された装置要素からＤＭＡ要
求が出力されると、上記ＣＰＵの動作状態が内部サイク
ル状態であればそのＤＭＡ要求を受け付けて所定のＤＭ
Ａ動作を行うＤＭＡ／バス制御手段を備えたことを特徴
とするファクシミリ装置。 - 【請求項３】 ＣＰＵとＣＰＵの動作プログラムが記憶
されたプログラムＲＯＭが接続されるＣＰＵバスと、 それ以外の装置要素が接続される複数系統のバスと、 上記ＣＰＵバスと上記複数系統のバスを接続するととも
に、上記複数系統バスに接続された装置要素からＤＭＡ
要求が出力されると、上記ＣＰＵの動作状態がメモリリ
ード／ライト状態以外であればそのＤＭＡ要求を受け付
けて所定のＤＭＡ動作を行うＤＭＡ／バス制御手段を備
えたことを特徴とするファクシミリ装置。 - 【請求項４】 ＣＰＵとＣＰＵの動作プログラムが記憶
されたプログラムＲＯＭが接続されるＣＰＵバスと、 それ以外の装置要素が接続される複数系統のバスと、 上記ＣＰＵバスと上記複数系統のバスを接続するととも
に、上記ＣＰＵまたは上記バスに接続された装置要素か
らＤＭＡ要求が出力されると、上記ＣＰＵの動作状態が
内部サイクル状態であればそのＤＭＡ要求を受け付けて
所定のＤＭＡ動作を行うＤＭＡ／バス制御手段を備えた
ことを特徴とするファクシミリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33292994A JPH08167981A (ja) | 1994-12-15 | 1994-12-15 | ファクシミリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33292994A JPH08167981A (ja) | 1994-12-15 | 1994-12-15 | ファクシミリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167981A true JPH08167981A (ja) | 1996-06-25 |
Family
ID=18260399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33292994A Pending JPH08167981A (ja) | 1994-12-15 | 1994-12-15 | ファクシミリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08167981A (ja) |
-
1994
- 1994-12-15 JP JP33292994A patent/JPH08167981A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20040817 Free format text: JAPANESE INTERMEDIATE CODE: A02 |