JPS6136858A - システム構成制御装置 - Google Patents
システム構成制御装置Info
- Publication number
- JPS6136858A JPS6136858A JP15967784A JP15967784A JPS6136858A JP S6136858 A JPS6136858 A JP S6136858A JP 15967784 A JP15967784 A JP 15967784A JP 15967784 A JP15967784 A JP 15967784A JP S6136858 A JPS6136858 A JP S6136858A
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- JP
- Japan
- Prior art keywords
- mode
- processor
- information
- devices
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- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マルチパーソナリティシステムに採用して好
適なシステム構成制御装置に関すム〔発明の技術的背景
とその問題点〕 近年ＬＳＩ技術の進歩により、コンビーータの小型化及
び低価格化が実現されるに至った。
適なシステム構成制御装置に関すム〔発明の技術的背景
とその問題点〕 近年ＬＳＩ技術の進歩により、コンビーータの小型化及
び低価格化が実現されるに至った。
これに伴ない従来、全く独立した分野で発展してきた異
種のコンビーータシステム（例工ばオフィスコンビ瓢−
夕とパーソナルコンピュータ）の機能を合せ持つ、いわ
ゆるマルチパーソナリティシステムが出現し始めている
。
種のコンビーータシステム（例工ばオフィスコンビ瓢−
夕とパーソナルコンピュータ）の機能を合せ持つ、いわ
ゆるマルチパーソナリティシステムが出現し始めている
。
この様なマルチパーソナリティシステムにおいては、同
時期にはいずれか一方のモードのみが有効となシ、オフ
コンモードあるいはパソコンモードとして機能する。と
ころが、オフコンパソコンとも発展の過程が異なりてい
るため、当然システム構成形態も異なる。第１図に示す
マルチパーソナリティシステム構成例を参照すれば、オ
フコンモードにおいては、入出力デバ１スＡ１３もしく
は入出力デバイスＢ１４のどちらかが接続されるのが最
小構成であり、拡張システムとして入出力デバイス０１
５が接続される。一方、パソコンモードにおいては入出
力デバイスＡ１３の接続が最小構成で拡張システムとし
て入出力デバイスＢ１４が入出力デバイスＡ１３と８１
４の共存は許されず、又、パソコンモードにおいては入
出力デバイスＢ１４．！：Ｃ１５の共存は許されない。
時期にはいずれか一方のモードのみが有効となシ、オフ
コンモードあるいはパソコンモードとして機能する。と
ころが、オフコンパソコンとも発展の過程が異なりてい
るため、当然システム構成形態も異なる。第１図に示す
マルチパーソナリティシステム構成例を参照すれば、オ
フコンモードにおいては、入出力デバ１スＡ１３もしく
は入出力デバイスＢ１４のどちらかが接続されるのが最
小構成であり、拡張システムとして入出力デバイス０１
５が接続される。一方、パソコンモードにおいては入出
力デバイスＡ１３の接続が最小構成で拡張システムとし
て入出力デバイスＢ１４が入出力デバイスＡ１３と８１
４の共存は許されず、又、パソコンモードにおいては入
出力デバイスＢ１４．！：Ｃ１５の共存は許されない。
上述したシステム構成形態の異なる各々のシステムをマ
ルチパーソナリティシステムトシて構築した場合、上述
した３種の入出力デバイス全てが共通接続されるため、
各モードにおけるデバイスの共存制限がくずれてしまう
。システム構成の制限を加えることは各々の構成に応じ
て処理出来る能力が制限されることがあシ、これによっ
て価値体系が確立されることになるが、第１図に示すマ
ルチパーソナリティシステム構成はデバイスの共存制限
枠を取除くことになりコスト体系をもくずしてしまうこ
とになる。
ルチパーソナリティシステムトシて構築した場合、上述
した３種の入出力デバイス全てが共通接続されるため、
各モードにおけるデバイスの共存制限がくずれてしまう
。システム構成の制限を加えることは各々の構成に応じ
て処理出来る能力が制限されることがあシ、これによっ
て価値体系が確立されることになるが、第１図に示すマ
ルチパーソナリティシステム構成はデバイスの共存制限
枠を取除くことになりコスト体系をもくずしてしまうこ
とになる。
本発明は上記事情に基づいてなされたものであシ、上述
したマルチパーソナリティシステムにおいて、各々のプ
ロセッサモードに対応して利用デバイスの選択が可能な
システム構成制御装置を提供することを目的とする。
したマルチパーソナリティシステムにおいて、各々のプ
ロセッサモードに対応して利用デバイスの選択が可能な
システム構成制御装置を提供することを目的とする。
本発明は２以上の異なるアーキテクチャを持つ、プロセ
ッサユニットをサポートし、且つ各々のプロセッサユニ
ットが独立した周辺デバイスの共存制御を有するマルチ
パーソナリティシステムにおいて、選択されたプロセッ
サモードにて定義使用される周辺デバイスを選択可能に
するものである。このため従来、この種システムが持つ
ハードウェアに、更にモード毎、利用すべき周辺ディバ
イスが設定記憶される少くとも２個のスイッチと、この
スイッチによる指定のうち、プロセッサモードによりて
いずれか一方が選択され、周辺デバイス対応にその許可
信号を出力する選択回路とを付加し、この選択され７を
清報をプロセッサユニットがスティタスとして得る構成
とした。
ッサユニットをサポートし、且つ各々のプロセッサユニ
ットが独立した周辺デバイスの共存制御を有するマルチ
パーソナリティシステムにおいて、選択されたプロセッ
サモードにて定義使用される周辺デバイスを選択可能に
するものである。このため従来、この種システムが持つ
ハードウェアに、更にモード毎、利用すべき周辺ディバ
イスが設定記憶される少くとも２個のスイッチと、この
スイッチによる指定のうち、プロセッサモードによりて
いずれか一方が選択され、周辺デバイス対応にその許可
信号を出力する選択回路とを付加し、この選択され７を
清報をプロセッサユニットがスティタスとして得る構成
とした。
このことによシ、プロセッサモードに応じた周辺デバイ
スの選択を行なうことが出来、理想的なマルチパーソナ
リティシステムを提供出来る。
スの選択を行なうことが出来、理想的なマルチパーソナ
リティシステムを提供出来る。
以下、図面を使用して本発明に関し詳細に説明する。
第１図は本発明が採用されるマルチパーソナリティシス
テムの概略構成を示すブロック図である。図において、
１，２はそれぞれ３２ビツトバスを持つ１６ビツトアー
キテクチヤのマイクロプロセッサ、一般的なアーキテク
チャのマイクロプロセッサである。以降の説明では便宜
上、前者をオフコンモードで動作するプロセッサユニッ
ト１とし、後者をパソコンモードで動作するプロセッサ
ユニット２とする。これらプロセッサユニット１，２が
持つアドレス・データバス及びスティタス・コントロー
ルラインはシステム制御ユニット互が持つＣＰＵバス４
に共通に接続されている。５は上記プロセッサユニット
１が実行するマイクロプログラムが収納されるプログラ
マブルＲＯＭであり、ドライバ６を介し上記ＣＰＵバス
４に接続される。
テムの概略構成を示すブロック図である。図において、
１，２はそれぞれ３２ビツトバスを持つ１６ビツトアー
キテクチヤのマイクロプロセッサ、一般的なアーキテク
チャのマイクロプロセッサである。以降の説明では便宜
上、前者をオフコンモードで動作するプロセッサユニッ
ト１とし、後者をパソコンモードで動作するプロセッサ
ユニット２とする。これらプロセッサユニット１，２が
持つアドレス・データバス及びスティタス・コントロー
ルラインはシステム制御ユニット互が持つＣＰＵバス４
に共通に接続されている。５は上記プロセッサユニット
１が実行するマイクロプログラムが収納されるプログラ
マブルＲＯＭであり、ドライバ６を介し上記ＣＰＵバス
４に接続される。
システム制御ユニット旦は、プロセッサ切換えのための
制御部及び各プロセッサユニット１゜２による主メモリ
８、入出力デバイス１３゜１．４ 、 Ｚ ５アクセス
等の差異を吸収し、共通のアクセス手順に変換する周辺
制御部、そして入出力ディバイスとメモリ間のＤＭＡ転
送を行なう制御部とから成る。このシステム制御ユニッ
ト３が持つ１６ビツト幅のメモリバス７には主メモリ８
が、又、８ビット幅の入出力バス９にハ入出力インタフ
ェースユニツ）（Ｉδ Ｉ／Ｆ）１０．１１．１２を介
しそれぞれ入出力デバイス１３．１４．１５が接続され
る。
制御部及び各プロセッサユニット１゜２による主メモリ
８、入出力デバイス１３゜１．４ 、 Ｚ ５アクセス
等の差異を吸収し、共通のアクセス手順に変換する周辺
制御部、そして入出力ディバイスとメモリ間のＤＭＡ転
送を行なう制御部とから成る。このシステム制御ユニッ
ト３が持つ１６ビツト幅のメモリバス７には主メモリ８
が、又、８ビット幅の入出力バス９にハ入出力インタフ
ェースユニツ）（Ｉδ Ｉ／Ｆ）１０．１１．１２を介
しそれぞれ入出力デバイス１３．１４．１５が接続され
る。
尚、本発明実施例では入出力デバイス１３゜１４．１５
はタイプの異なるものとし、本デバイスの接続形態は、
オフコンモードにおいてデバイス１３と１４の共存を許
さず、パソコンモードにおいてディバイス１４と１５の
共存を許さないものとする。
はタイプの異なるものとし、本デバイスの接続形態は、
オフコンモードにおいてデバイス１３と１４の共存を許
さず、パソコンモードにおいてディバイス１４と１５の
共存を許さないものとする。
第２図は本発明実施例の概略構成を示すブロック図であ
る。詳しくは第１図に示すシステム制御ユニット！のう
ち、本発明と関係する部分のみ抽出して示しである。
る。詳しくは第１図に示すシステム制御ユニット！のう
ち、本発明と関係する部分のみ抽出して示しである。
図において、３１．３２／ｄデバイス選択スイッチテあ
シ、ソれぞれオフコンモード、パソコンモード用の周辺
デバイス構成がマニュアルで設定される。両スイッチ３
１．３２により設定されるシステム構成情報はセレクタ
回路３４へ供給される。
シ、ソれぞれオフコンモード、パソコンモード用の周辺
デバイス構成がマニュアルで設定される。両スイッチ３
１．３２により設定されるシステム構成情報はセレクタ
回路３４へ供給される。
セレクタ回路３４の選択入力端子にはモード設定回路３
３出力が供給されている。モード設定回路３３は、例え
はフリップフロップにょシ構成され、プロセッサユニッ
トｚｒｚＫよシシステムの動作モード、即ち、現在、オ
フコンモードで動作しているか、あるいはパソコンモー
ドで動作しているかの情報が設定記憶される。
３出力が供給されている。モード設定回路３３は、例え
はフリップフロップにょシ構成され、プロセッサユニッ
トｚｒｚＫよシシステムの動作モード、即ち、現在、オ
フコンモードで動作しているか、あるいはパソコンモー
ドで動作しているかの情報が設定記憶される。
セレクタ回路３４の出力は、モードにより選択される周
辺デバイス対応の許可信号を表わし、上記プロセッサユ
ニット１，２へ供給されることによシステム構成情報と
して読取られる。
辺デバイス対応の許可信号を表わし、上記プロセッサユ
ニット１，２へ供給されることによシステム構成情報と
して読取られる。
以下本発明実施例の動作につき詳細に説明する。各モー
ドに対応した動作デバイス選択スイッチ３１．３２情報
はモード設定回路３３からの信号とセレクタ回路３４に
よってセレクトされ、出力Ａ、Ｂ、Ｃが生成される。こ
の出力Ａ。
ドに対応した動作デバイス選択スイッチ３１．３２情報
はモード設定回路３３からの信号とセレクタ回路３４に
よってセレクトされ、出力Ａ、Ｂ、Ｃが生成される。こ
の出力Ａ。
Ｂ、Ｃはプロセッサユニット１．２にステータス情報と
して読みとられ、各モードにおける接続を許すデバイス
情報として認識される。
して読みとられ、各モードにおける接続を許すデバイス
情報として認識される。
プロセッサユニット１，２はこの情報を見てオフコンモ
ードのとき動作させることの出来るデバイスはどれか、
またパソコンモードのとき動作させることの出来るデバ
イスはどれとどれかを判断することになり、処理上にお
ける利用デバイスの制限を加えることが出来る。同、第
３図に示したシステム構成切替え回路は一例としてあげ
たものであり、本発明の主旨は動作モードに応じた動作
可能デバイス情報を何らかの手段でプロセッサモード）
Ｊ 、’２に識別させることが出来るような方式を提
供することにあ久従りてこの回路構成に限定されるもの
ではない。
ードのとき動作させることの出来るデバイスはどれか、
またパソコンモードのとき動作させることの出来るデバ
イスはどれとどれかを判断することになり、処理上にお
ける利用デバイスの制限を加えることが出来る。同、第
３図に示したシステム構成切替え回路は一例としてあげ
たものであり、本発明の主旨は動作モードに応じた動作
可能デバイス情報を何らかの手段でプロセッサモード）
Ｊ 、’２に識別させることが出来るような方式を提
供することにあ久従りてこの回路構成に限定されるもの
ではない。
以上説明の如く本発明によればプロセッサモードに゛お
いて利用すべき周辺デバイスの選択を可能にするため、
従来の単一システムにおけるシステム構想を踏襲したま
ま理想的なマルチパーソナリティシステムを提供出来る
。
いて利用すべき周辺デバイスの選択を可能にするため、
従来の単一システムにおけるシステム構想を踏襲したま
ま理想的なマルチパーソナリティシステムを提供出来る
。
第１図は本発明が実現されるマルチパーソナリティシス
テムの概略構成を示すブロック図、第２図は本発明の実
施例を示す回路ブロック図である。 １．２・・・プロセッサユニット、！・・・システム制
御ユニット、３１．３２・・・デバイス選択スイッチ、
３３・・・モード設定回路、３４・・・セレクタ回路。 出願人代理人 弁理士 鈴 江 武 彦第２ 図
テムの概略構成を示すブロック図、第２図は本発明の実
施例を示す回路ブロック図である。 １．２・・・プロセッサユニット、！・・・システム制
御ユニット、３１．３２・・・デバイス選択スイッチ、
３３・・・モード設定回路、３４・・・セレクタ回路。 出願人代理人 弁理士 鈴 江 武 彦第２ 図
Claims (1)
- アーキテクチヤの異なる少くとも２個のプロセツサユニ
ツトを含み、各々のプロセツサユニツトが独立した周辺
デイバイスの共存制限を持つたマルチパーソナリテイシ
ステムにおいて、上記プロセツサユニツトのうち、同時
期にはいずれか１個のみを有効とし、そのプロセツサモ
ードが設定記憶されるモード設定手段と、上記各プロセ
ツサモード毎に設けられ、そのモード毎、利用すべき周
辺デバイスが設定記憶されるスイツチ手段と、このスイ
ツチ手段に基づく指定のうち、上記モード設定手段によ
りいずれか一方を有効とし、周辺デバイス対応に利用許
可信号を供給し、プロセツサユニツトに対しプロセツサ
モードに応じた利用デバイス情報を送出する制御手段と
を具備することを特徴とするシステム構成制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15967784A JPS6136858A (ja) | 1984-07-30 | 1984-07-30 | システム構成制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15967784A JPS6136858A (ja) | 1984-07-30 | 1984-07-30 | システム構成制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6136858A true JPS6136858A (ja) | 1986-02-21 |
Family
ID=15698914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15967784A Pending JPS6136858A (ja) | 1984-07-30 | 1984-07-30 | システム構成制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6136858A (ja) |
-
1984
- 1984-07-30 JP JP15967784A patent/JPS6136858A/ja active Pending
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