JPH06332796A - 回路基板制御装置 - Google Patents
回路基板制御装置Info
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- JPH06332796A JPH06332796A JP5120055A JP12005593A JPH06332796A JP H06332796 A JPH06332796 A JP H06332796A JP 5120055 A JP5120055 A JP 5120055A JP 12005593 A JP12005593 A JP 12005593A JP H06332796 A JPH06332796 A JP H06332796A
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Abstract
(57)【要約】
【目的】 制限されたＣＰＵのアドレス領域の中で複数
の回路基板を制御すること。 【構成】 ＣＰＵ１−２を搭載したＣＰＵ基板１−３か
らの制御信号により複数の回路基板Ｍ１，Ｍ２，・・を
選択的に動作させる回路基板制御装置において、ＣＰＵ
１−２に制御される各回路基板Ｍ１，Ｍ２，・・のアド
レス領域を全て同じにすると共に、複数の回路基板Ｍ
１，Ｍ２，・・のそれぞれに当該回路基板がＣＰＵ１−
２から選択されたことを判別する選択認識手段と、当該
回路基板が選択されたことが判別したときにＣＰＵ１−
２による当該回路基板の制御を可能とする手段とを設け
る。
の回路基板を制御すること。 【構成】 ＣＰＵ１−２を搭載したＣＰＵ基板１−３か
らの制御信号により複数の回路基板Ｍ１，Ｍ２，・・を
選択的に動作させる回路基板制御装置において、ＣＰＵ
１−２に制御される各回路基板Ｍ１，Ｍ２，・・のアド
レス領域を全て同じにすると共に、複数の回路基板Ｍ
１，Ｍ２，・・のそれぞれに当該回路基板がＣＰＵ１−
２から選択されたことを判別する選択認識手段と、当該
回路基板が選択されたことが判別したときにＣＰＵ１−
２による当該回路基板の制御を可能とする手段とを設け
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵ (中央処理装
置) ボードに搭載されたＣＰＵにより複数のＬＳＩ（大
規模集積回路）やメモリが搭載された複数の回路基板を
制御する回路基板制御装置に関する。
置) ボードに搭載されたＣＰＵにより複数のＬＳＩ（大
規模集積回路）やメモリが搭載された複数の回路基板を
制御する回路基板制御装置に関する。
【０００２】
【従来の技術】ＣＰＵで複数のＬＳＩやメモリ回路基板
等の周辺回路を制御する場合には、各周辺回路には、一
般に互いに重なり合わないそれぞれ異なるアドレス領域
が割り当てられている。また、メモリ回路などでは、上
位アドレスを制御してバンク切り替え（面切り替え）を
行う様に設計し、メモリが専有してしまうＣＰＵのアド
レス領域が、なるべく小さくなる様にしている。
等の周辺回路を制御する場合には、各周辺回路には、一
般に互いに重なり合わないそれぞれ異なるアドレス領域
が割り当てられている。また、メモリ回路などでは、上
位アドレスを制御してバンク切り替え（面切り替え）を
行う様に設計し、メモリが専有してしまうＣＰＵのアド
レス領域が、なるべく小さくなる様にしている。
【０００３】
【発明が解決しようとする課題】回路の複雑化に伴い回
路基板やＬＳＩがＣＰＵに対して要求するアドレス領域
が増大している。しかしながらＣＰＵのアドレス領域に
は限界があり、しかも設定量が増えればＣＰＵからの制
御時間もそれだけ増えてしまうという問題がある。また
何らかの理由で回路基板を追加する場合、それぞれのア
ドレス領域を変更したり、回路の修正が必要になる可能
性があり拡張性に乏しいという問題がある。
路基板やＬＳＩがＣＰＵに対して要求するアドレス領域
が増大している。しかしながらＣＰＵのアドレス領域に
は限界があり、しかも設定量が増えればＣＰＵからの制
御時間もそれだけ増えてしまうという問題がある。また
何らかの理由で回路基板を追加する場合、それぞれのア
ドレス領域を変更したり、回路の修正が必要になる可能
性があり拡張性に乏しいという問題がある。
【０００４】そこで本発明は、制限されたＣＰＵのアド
レス領域の中で複数の回路基板を制御することを目的と
する。また、本発明は、回路基板を増加した場合にこれ
に容易に対応できるようにすることを目的とする。
レス領域の中で複数の回路基板を制御することを目的と
する。また、本発明は、回路基板を増加した場合にこれ
に容易に対応できるようにすることを目的とする。
【０００５】
【課題を解決するための手段】本発明は、前記目的を達
成するため、ＣＰＵを搭載したＣＰＵ基板からの制御信
号により複数の回路基板を選択的に動作させる回路基板
制御装置において、前記ＣＰＵに制御される各回路基板
のアドレス領域を全て同じにすると共に、前記複数の回
路基板のそれぞれに当該回路基板が前記ＣＰＵから選択
されたことを判別する選択認識手段と、該選択認識回路
により当該回路基板が選択されたことが検出されたとき
に前記ＣＰＵによる当該回路基板の制御を可能とする手
段とを設けたことを特徴とする。
成するため、ＣＰＵを搭載したＣＰＵ基板からの制御信
号により複数の回路基板を選択的に動作させる回路基板
制御装置において、前記ＣＰＵに制御される各回路基板
のアドレス領域を全て同じにすると共に、前記複数の回
路基板のそれぞれに当該回路基板が前記ＣＰＵから選択
されたことを判別する選択認識手段と、該選択認識回路
により当該回路基板が選択されたことが検出されたとき
に前記ＣＰＵによる当該回路基板の制御を可能とする手
段とを設けたことを特徴とする。
【０００６】前記複数の回路基板は、同じ回路構成を有
すると共に同じアドレス領域が割り当てられたものとす
ることができる。
すると共に同じアドレス領域が割り当てられたものとす
ることができる。
【０００７】
【作用】本発明の回路基板制御装置によれば、ＣＰＵは
まず制御する回路基板を選択する。選択された回路基板
はイネーブル状態になりＣＰＵからの制御が受付可能に
なる。選択されていない回路基板はディセーブル状態に
なりＣＰＵからの制御が不可となっているので、同じア
ドレス領域にいくつもの回路基板が存在可能となり、Ｃ
ＰＵがあらかじめ持っているアドレス領域よりさらに大
きな領域の回路基板やＬＳＩの制御が可能になる。そし
て、ＣＰＵから見た回路基板のアドレス領域は、何枚回
路基板が存在しても同じなので、同じアドレス領域内に
収まる回路基板であるなら、ソフトウエアーの変更及び
ＣＰＵ側選択回路の一部の変更のみで容易に回路基板追
加も可能である。
まず制御する回路基板を選択する。選択された回路基板
はイネーブル状態になりＣＰＵからの制御が受付可能に
なる。選択されていない回路基板はディセーブル状態に
なりＣＰＵからの制御が不可となっているので、同じア
ドレス領域にいくつもの回路基板が存在可能となり、Ｃ
ＰＵがあらかじめ持っているアドレス領域よりさらに大
きな領域の回路基板やＬＳＩの制御が可能になる。そし
て、ＣＰＵから見た回路基板のアドレス領域は、何枚回
路基板が存在しても同じなので、同じアドレス領域内に
収まる回路基板であるなら、ソフトウエアーの変更及び
ＣＰＵ側選択回路の一部の変更のみで容易に回路基板追
加も可能である。
【０００８】また、各回路基板が同一回路構成を有する
基板で、アドレス領域の割り当ても同一であるので、Ｃ
ＰＵで設定するデータが同じである場合には、回路基板
を全て選択しイネーブル状態にすることによって、ＣＰ
Ｕからのデータ書き込みが同時にでき、回路基板１枚の
設定時間で複数の回路基板の設定を行う事ができる。
基板で、アドレス領域の割り当ても同一であるので、Ｃ
ＰＵで設定するデータが同じである場合には、回路基板
を全て選択しイネーブル状態にすることによって、ＣＰ
Ｕからのデータ書き込みが同時にでき、回路基板１枚の
設定時間で複数の回路基板の設定を行う事ができる。
【０００９】
【実施例】以下、図面を参照しながら実施例に基ずいて
本発明の特徴を具体的に説明する。
本発明の特徴を具体的に説明する。
【００１０】図１は、本発明の回路基板制御装置の実施
例の概略斜視図である。マザーボード１−１には、ＣＰ
Ｕ１−２を登載したＣＰＵボード１−３と、ＣＰＵ１−
２により制御されることによって動作する複数のメモリ
回路基板すなわちメモリボード１−４がそれぞれコネク
タ１−５を介して取り付けられている。ここでは、４枚
のメモリボードが設けられており、各メモリボードをＭ
１，Ｍ２，Ｍ３，Ｍ４と呼ぶ。マザーボード１−１に
は、ＣＰＵボード１−３用のコネクタと各メモリボード
Ｍ１，Ｍ２，Ｍ３，Ｍ４用のコネクタとを接続するため
のＣＰＵバス１−６が設けられている。各メモリボード
Ｍ１，Ｍ２，Ｍ３，Ｍ４には、ＣＰＵ１−２がどのメモ
リボードを選択したのかを識別するための選択認識回路
１−７が設けられている。選択認識回路１−７の詳細に
ついては後述する。また、各メモリボードＭ１，Ｍ２，
Ｍ３，Ｍ４には、ＣＰＵ１−２により選択され制御され
るメモリＩＣ等の各種ＬＳＩ１−８が搭載されている。
ＣＰＵボード１−３からの制御データは、ＣＰＵバス１
−６を介して各メモリボードＭ１，Ｍ２，Ｍ３，Ｍ４に
伝えられ、選択認識回路１−７で自分が選択されたこと
を判別したメモリボードがイネーブルとなり、他のメモ
リボードがディセーブルとなる。
例の概略斜視図である。マザーボード１−１には、ＣＰ
Ｕ１−２を登載したＣＰＵボード１−３と、ＣＰＵ１−
２により制御されることによって動作する複数のメモリ
回路基板すなわちメモリボード１−４がそれぞれコネク
タ１−５を介して取り付けられている。ここでは、４枚
のメモリボードが設けられており、各メモリボードをＭ
１，Ｍ２，Ｍ３，Ｍ４と呼ぶ。マザーボード１−１に
は、ＣＰＵボード１−３用のコネクタと各メモリボード
Ｍ１，Ｍ２，Ｍ３，Ｍ４用のコネクタとを接続するため
のＣＰＵバス１−６が設けられている。各メモリボード
Ｍ１，Ｍ２，Ｍ３，Ｍ４には、ＣＰＵ１−２がどのメモ
リボードを選択したのかを識別するための選択認識回路
１−７が設けられている。選択認識回路１−７の詳細に
ついては後述する。また、各メモリボードＭ１，Ｍ２，
Ｍ３，Ｍ４には、ＣＰＵ１−２により選択され制御され
るメモリＩＣ等の各種ＬＳＩ１−８が搭載されている。
ＣＰＵボード１−３からの制御データは、ＣＰＵバス１
−６を介して各メモリボードＭ１，Ｍ２，Ｍ３，Ｍ４に
伝えられ、選択認識回路１−７で自分が選択されたこと
を判別したメモリボードがイネーブルとなり、他のメモ
リボードがディセーブルとなる。
【００１１】図２は、図１に示す選択認識回路１−７の
ブロック図を示す。選択認識回路１−７には、３ステー
トＩ／Ｏ（入出力）バッファ２−１、ラッチ２−２、Ｐ
ＩＯ（周辺入出力チップ）２−３、アドレスデコーダ２
−４等が設けられている。上記ＰＩＯ２−３は、周知の
ようにデータバスバッファ，書き込み／読み出し制御回
路，コマンドレジスタ，複数のポート等 (いずれも図示
せず) を備えており、外部からデータバスバッファを介
してポートの内部レジスタに所定のデータを書き込むこ
とができるようになっている。
ブロック図を示す。選択認識回路１−７には、３ステー
トＩ／Ｏ（入出力）バッファ２−１、ラッチ２−２、Ｐ
ＩＯ（周辺入出力チップ）２−３、アドレスデコーダ２
−４等が設けられている。上記ＰＩＯ２−３は、周知の
ようにデータバスバッファ，書き込み／読み出し制御回
路，コマンドレジスタ，複数のポート等 (いずれも図示
せず) を備えており、外部からデータバスバッファを介
してポートの内部レジスタに所定のデータを書き込むこ
とができるようになっている。
【００１２】図２において、２−５はＣＰＵボード１−
３と各メモリボードＭ１，Ｍ２，Ｍ３，Ｍ４間の制御を
行うアドレス／データバスで、このアドレス／データバ
ス２−５は、バッファ２−１のＡ端子とラッチ２−２の
データ入力端子に接続されている。アドレス／データバ
ス２−５は、共通のバスでアドレスとデータを交互に時
分割で伝送するものであり、前記ＣＰＵバス１−６の一
部を構成している。バッファ２−１は、アドレス／デー
タバス２−５上にデータが流れているタイミングでアク
ティブとされてバッファ２−１からはデータが出力さ
れ、メモリボード内でＣＰＵデータバス信号２−１２と
して使用される。ＣＰＵ１−２からメモリへデータを書
き込む場合には、バッファ２−１のＡ端子からＢ端子に
向けてデータが伝達され、メモリのデータをＣＰＵ１−
２が読み出す場合には、Ｂ端子からＡ端子に向けてデー
タが伝達される。バッファ２−１における信号の向きの
切替えは、ＣＰＵ１−２から送られてくるバッファＲ／
Ｗ（書き込み／読み出し）信号２−７により切り替えら
れる。
３と各メモリボードＭ１，Ｍ２，Ｍ３，Ｍ４間の制御を
行うアドレス／データバスで、このアドレス／データバ
ス２−５は、バッファ２−１のＡ端子とラッチ２−２の
データ入力端子に接続されている。アドレス／データバ
ス２−５は、共通のバスでアドレスとデータを交互に時
分割で伝送するものであり、前記ＣＰＵバス１−６の一
部を構成している。バッファ２−１は、アドレス／デー
タバス２−５上にデータが流れているタイミングでアク
ティブとされてバッファ２−１からはデータが出力さ
れ、メモリボード内でＣＰＵデータバス信号２−１２と
して使用される。ＣＰＵ１−２からメモリへデータを書
き込む場合には、バッファ２−１のＡ端子からＢ端子に
向けてデータが伝達され、メモリのデータをＣＰＵ１−
２が読み出す場合には、Ｂ端子からＡ端子に向けてデー
タが伝達される。バッファ２−１における信号の向きの
切替えは、ＣＰＵ１−２から送られてくるバッファＲ／
Ｗ（書き込み／読み出し）信号２−７により切り替えら
れる。
【００１３】一方、ラッチ２−２には、ＣＰＵ１−２か
らのアドレスストローブ信号２−８が供給され、アドレ
ス／データバス信号の中からアドレスが分離され、ＣＰ
Ｕアドレスバス信号２−１３として使用される。
らのアドレスストローブ信号２−８が供給され、アドレ
ス／データバス信号の中からアドレスが分離され、ＣＰ
Ｕアドレスバス信号２−１３として使用される。
【００１４】バッファ２−１のＢ端子からの出力及びラ
ッチ２−２の出力は、ＣＰＵボード１−２からのチップ
セレクト信号２−９と共にＰＩＯ２−３に供給され、Ｐ
ＩＯ２−３の出力はインバータ２−１５を介してアドレ
スデコーダ２−４のｎＥ入力端子に供給される。このｎ
Ｅ入力端子は、アドレスのデコード結果を有効にするか
無効にするかを示す信号を入力する端子である。ＣＰＵ
アドレスバス信号２−１３もアドレスデコーダ２−４に
供給される。
ッチ２−２の出力は、ＣＰＵボード１−２からのチップ
セレクト信号２−９と共にＰＩＯ２−３に供給され、Ｐ
ＩＯ２−３の出力はインバータ２−１５を介してアドレ
スデコーダ２−４のｎＥ入力端子に供給される。このｎ
Ｅ入力端子は、アドレスのデコード結果を有効にするか
無効にするかを示す信号を入力する端子である。ＣＰＵ
アドレスバス信号２−１３もアドレスデコーダ２−４に
供給される。
【００１５】また、ＡＮＤ回路２−１４において、ＰＩ
Ｏ２−３からのボードセレクト信号２−１０と、ＣＰＵ
ボード１−３からのチップセレクト信号２−９の論理積
がとられ、ＣＰＵアウトプットイネーブル信号２−６と
して３ステートＩ／Ｏバッファ２−１のイネーブル端子
に供給される。なお、前記チップセレクト信号２−９
は、ＣＰＵ１−２からのアドレス／データバス信号の中
のアドレスをラッチ１−９で分離して保持し、アドレス
デコーダ１−１０に供給することにより得られる。この
チップセレクト信号２−９は各メモリボードＭ１，Ｍ
２，Ｍ３，Ｍ４に対して択一的に出力される。
Ｏ２−３からのボードセレクト信号２−１０と、ＣＰＵ
ボード１−３からのチップセレクト信号２−９の論理積
がとられ、ＣＰＵアウトプットイネーブル信号２−６と
して３ステートＩ／Ｏバッファ２−１のイネーブル端子
に供給される。なお、前記チップセレクト信号２−９
は、ＣＰＵ１−２からのアドレス／データバス信号の中
のアドレスをラッチ１−９で分離して保持し、アドレス
デコーダ１−１０に供給することにより得られる。この
チップセレクト信号２−９は各メモリボードＭ１，Ｍ
２，Ｍ３，Ｍ４に対して択一的に出力される。
【００１６】また、ＣＰＵボード１−３から送られてく
るＰＩＯ２−３へのチップセレクト信号２−９と、ＰＩ
Ｏ２−３の出力であるボードセレクト信号２−１０で制
御されたＣＰＵアウトプットイネーブル信号２−６で、
バッファ２−１のイネーブルを制御し、ＰＩＯ２−３が
選択されている時か、そのボードが選択されている時以
外はディセーブル状態にし、ディセーブル状態ときは出
力がハイインピーダンスになり、他のボードに影響を与
えることがなくなる。
るＰＩＯ２−３へのチップセレクト信号２−９と、ＰＩ
Ｏ２−３の出力であるボードセレクト信号２−１０で制
御されたＣＰＵアウトプットイネーブル信号２−６で、
バッファ２−１のイネーブルを制御し、ＰＩＯ２−３が
選択されている時か、そのボードが選択されている時以
外はディセーブル状態にし、ディセーブル状態ときは出
力がハイインピーダンスになり、他のボードに影響を与
えることがなくなる。
【００１７】また、ＰＩＯ２−３はチップセレクト信号
２−９によって選択され、ＰＩＯ２−３の内部レジスタ
のボードセレクトビットを１に設定することによってボ
ードが選択され、その内部レジスタの出力、すなわち、
ボードセレクト信号２−１０が、アドレスデコーダ２−
４のイネーブル端子に入り、ボード内チップセレクト信
号２−１１、すなわち、各ＬＳＩのチップセレクト信号
の生成が許可になる。
２−９によって選択され、ＰＩＯ２−３の内部レジスタ
のボードセレクトビットを１に設定することによってボ
ードが選択され、その内部レジスタの出力、すなわち、
ボードセレクト信号２−１０が、アドレスデコーダ２−
４のイネーブル端子に入り、ボード内チップセレクト信
号２−１１、すなわち、各ＬＳＩのチップセレクト信号
の生成が許可になる。
【００１８】ボード内チップセレクト信号２−１１は、
上述のようにＣＰＵ１−２からのアドレスをアドレスデ
コーダ２−４によりデコードすることにより生成され、
たとえば、図３に示されるメモリボードＭ１のＬＳＩ１
のチップセレクト信号を作るためには、ＣＰＵアドレス
を６ＡＸＸＸ（但し、１６進表示である。また、Ｘは値
不問のバイトである。）とすればよい。
上述のようにＣＰＵ１−２からのアドレスをアドレスデ
コーダ２−４によりデコードすることにより生成され、
たとえば、図３に示されるメモリボードＭ１のＬＳＩ１
のチップセレクト信号を作るためには、ＣＰＵアドレス
を６ＡＸＸＸ（但し、１６進表示である。また、Ｘは値
不問のバイトである。）とすればよい。
【００１９】図３は、メモリボードＭ１，Ｍ２，Ｍ３，
Ｍ４に設けられたメモリのアドレスマップを示す。図３
に示す例においては、各メモリボードＭ１，Ｍ２，Ｍ
３，Ｍ４の回路構成はそれぞれ異なっている。
Ｍ４に設けられたメモリのアドレスマップを示す。図３
に示す例においては、各メモリボードＭ１，Ｍ２，Ｍ
３，Ｍ４の回路構成はそれぞれ異なっている。
【００２０】上述したように、ＰＩＯ２−３が選択され
ている時か、そのボードが選択されている時は、メモリ
ボードはイネーブル状態となるので、メモリボードＭ
１，Ｍ２，Ｍ３，Ｍ４のＰＩＯレジスタの領域を同じに
すると、ＣＰＵ１−２がレジスタの内容を読み出すと全
てのＰＩＯ２−３が同時にデータをＣＰＵ１−２に対し
て出力してデータが衝突する。このため、図において、
各回路基板すなわちメモリボードＭ１，Ｍ２，Ｍ３，Ｍ
４のＰＩＯレジスタの領域は同じにできないが、それ以
外のＬＳＩやメモリは同じ領域内に、別々の区切り方が
可能である。ＣＰＵ１−２から見た回路基板のアドレス
領域は６００００〜７ＦＦＦＦで、図１及び図２の構成
を用いれば、その同じ領域内に何枚もの回路基板を存在
させることが可能になる。また、ＰＩＯ２−３のアドレ
ス領域を回路基板領域内に持たなければ、さらに有効な
効率よく回路基板に割当てられた領域を使うことができ
る。
ている時か、そのボードが選択されている時は、メモリ
ボードはイネーブル状態となるので、メモリボードＭ
１，Ｍ２，Ｍ３，Ｍ４のＰＩＯレジスタの領域を同じに
すると、ＣＰＵ１−２がレジスタの内容を読み出すと全
てのＰＩＯ２−３が同時にデータをＣＰＵ１−２に対し
て出力してデータが衝突する。このため、図において、
各回路基板すなわちメモリボードＭ１，Ｍ２，Ｍ３，Ｍ
４のＰＩＯレジスタの領域は同じにできないが、それ以
外のＬＳＩやメモリは同じ領域内に、別々の区切り方が
可能である。ＣＰＵ１−２から見た回路基板のアドレス
領域は６００００〜７ＦＦＦＦで、図１及び図２の構成
を用いれば、その同じ領域内に何枚もの回路基板を存在
させることが可能になる。また、ＰＩＯ２−３のアドレ
ス領域を回路基板領域内に持たなければ、さらに有効な
効率よく回路基板に割当てられた領域を使うことができ
る。
【００２１】図４は、ＣＰＵボード１−３からメモリボ
ードＭ１，Ｍ２，Ｍ３，Ｍ４に供給される各種信号を示
すタイミングチャートであり、同図（ａ）はメモリボー
ド内の各ＬＳＩを選択するボード内チップセレクト信号
２−１１、同図（ｂ）はアドレス、同図（ｃ）は読み出
し信号、同図（ｄ）はデータ、同図（ｅ）は書き込み信
号である。図４に示すような信号状態が揃ったときに、
読み出し又は書き込みが可能となる。
ードＭ１，Ｍ２，Ｍ３，Ｍ４に供給される各種信号を示
すタイミングチャートであり、同図（ａ）はメモリボー
ド内の各ＬＳＩを選択するボード内チップセレクト信号
２−１１、同図（ｂ）はアドレス、同図（ｃ）は読み出
し信号、同図（ｄ）はデータ、同図（ｅ）は書き込み信
号である。図４に示すような信号状態が揃ったときに、
読み出し又は書き込みが可能となる。
【００２２】すなわち、ＣＰＵボード１−３側からＰＩ
Ｏ２−３の内部レジスタを制御してボードセレクト信号
２−１０を“Ｌ”にしない限りボード内チップセレクト
信号２−１１は生成されず、図４に示すような信号状態
とはならないので、アドレスが同じであっても目的とす
るメモリボード以外のメモリボードに関しては、各ＬＳ
Ｉの制御は行われないことになる。
Ｏ２−３の内部レジスタを制御してボードセレクト信号
２−１０を“Ｌ”にしない限りボード内チップセレクト
信号２−１１は生成されず、図４に示すような信号状態
とはならないので、アドレスが同じであっても目的とす
るメモリボード以外のメモリボードに関しては、各ＬＳ
Ｉの制御は行われないことになる。
【００２３】図５は、メモリのアドレスマップの他の例
であり、同一回路で構成されたメモリボードＭ１，Ｍ
２，Ｍ３，Ｍ４のアドレスマップを示す。図において、
各回路基板のＰＩＯレジスタの領域は同じにできない
が、それ以外のＬＳＩやメモリは同じ領域内に、同じＬ
ＳＩが同じようにマッピングされているので、それぞれ
のＰＩＯで各メモリボードＭ１，Ｍ２，Ｍ３，Ｍ４を全
て選択することにより、ＣＰＵから同時書き込みが可能
となる。
であり、同一回路で構成されたメモリボードＭ１，Ｍ
２，Ｍ３，Ｍ４のアドレスマップを示す。図において、
各回路基板のＰＩＯレジスタの領域は同じにできない
が、それ以外のＬＳＩやメモリは同じ領域内に、同じＬ
ＳＩが同じようにマッピングされているので、それぞれ
のＰＩＯで各メモリボードＭ１，Ｍ２，Ｍ３，Ｍ４を全
て選択することにより、ＣＰＵから同時書き込みが可能
となる。
【００２４】図６は、同一回路で構成されたメモリボー
ドＭ１，Ｍ２，Ｍ３，Ｍ４に構成の違うボードＭ５が追
加された時のアドレスマップを示す。
ドＭ１，Ｍ２，Ｍ３，Ｍ４に構成の違うボードＭ５が追
加された時のアドレスマップを示す。
【００２５】図６において、追加回路基板のＰＩＯレジ
スタの領域を設けることが可能で、しかも追加回路基板
の必要アドレス領域がメモリボードＭ１，Ｍ２，Ｍ３，
Ｍ４内に収まるならば、追加ボードのＰＩＯに対するチ
ップセレクトを生成する回路の追加と、ソフトウエアー
の一部変更のみで、回路基板の追加が可能になる。
スタの領域を設けることが可能で、しかも追加回路基板
の必要アドレス領域がメモリボードＭ１，Ｍ２，Ｍ３，
Ｍ４内に収まるならば、追加ボードのＰＩＯに対するチ
ップセレクトを生成する回路の追加と、ソフトウエアー
の一部変更のみで、回路基板の追加が可能になる。
【００２６】また、追加された回路基板がＭ１，Ｍ２，
Ｍ３，Ｍ４と同一回路で構成された基板であっても、ま
た違っても同じ回路で構成された基板だけ選択して同時
にＣＰＵからデータを書き込む事は可能である。
Ｍ３，Ｍ４と同一回路で構成された基板であっても、ま
た違っても同じ回路で構成された基板だけ選択して同時
にＣＰＵからデータを書き込む事は可能である。
【００２７】
【発明の効果】以上に述べたように、それぞれの回路基
板にＣＰＵから選択されたことを認識できる手段を設
け、ＣＰＵにより制御される各回路基板のアドレス領域
を全て同じにすることで、ＣＰＵが予め持っているアド
レス領域より、さらに大きな領域の回路基板やＬＳＩの
制御を可能になる。また、追加機能回路基板を他の回路
基板の変更なしに安易に追加することが可能になる。更
に、ＣＰＵに制御される回路的に同じ機能の各回路基板
のアドレス領域を全て同じにすることで、ＣＰＵからの
データセット時間を短縮することが可能となる。
板にＣＰＵから選択されたことを認識できる手段を設
け、ＣＰＵにより制御される各回路基板のアドレス領域
を全て同じにすることで、ＣＰＵが予め持っているアド
レス領域より、さらに大きな領域の回路基板やＬＳＩの
制御を可能になる。また、追加機能回路基板を他の回路
基板の変更なしに安易に追加することが可能になる。更
に、ＣＰＵに制御される回路的に同じ機能の各回路基板
のアドレス領域を全て同じにすることで、ＣＰＵからの
データセット時間を短縮することが可能となる。
【００２８】また、上位アドレスを制御してバンク切り
替え（面切り替え）を行う様に設計することがなくな
り、ＣＰＵからの制御が単純になり、連続してメモリの
内容を読み書き可能になる。各回路基板が従来の基板の
様に上位アドレスを制御してバンク切り替え（面切り替
え）を行う様に設計すれば、さらに大きなメモリをＣＰ
Ｕが制御可能となる。
替え（面切り替え）を行う様に設計することがなくな
り、ＣＰＵからの制御が単純になり、連続してメモリの
内容を読み書き可能になる。各回路基板が従来の基板の
様に上位アドレスを制御してバンク切り替え（面切り替
え）を行う様に設計すれば、さらに大きなメモリをＣＰ
Ｕが制御可能となる。
【００２９】また、各回路基板を同一構成とした場合、
回路基板をを入れ替えることが可能になり、不都合が生
じた可能性のある回路基板を、正常だった回路基板と入
れ替えることにより、不都合箇所の解析がしやすくな
る。また、市場でのトラブル時に発生するボード交換も
同じボードならば、差し間違いなどのミスが生じない。
回路基板をを入れ替えることが可能になり、不都合が生
じた可能性のある回路基板を、正常だった回路基板と入
れ替えることにより、不都合箇所の解析がしやすくな
る。また、市場でのトラブル時に発生するボード交換も
同じボードならば、差し間違いなどのミスが生じない。
【００３０】この発明により、ＣＰＵが持っている本来
のアドレス領域にとらわれることなく、複数の制御回路
基板や複数のメモリ基板を制御することが可能になる。
のアドレス領域にとらわれることなく、複数の制御回路
基板や複数のメモリ基板を制御することが可能になる。
【図１】 本発明の回路基板制御装置の実施例の概略斜
視図である。
視図である。
【図２】 図１に示す回路基板制御装置において使用さ
れる選択認識回路のブロック図である。
れる選択認識回路のブロック図である。
【図３】 各メモリボードがそれぞれ異なった回路構成
を有する場合のメモリボードのアドレスマップ例を示す
説明図である。
を有する場合のメモリボードのアドレスマップ例を示す
説明図である。
【図４】 ＣＰＵボードからメモリボードに供給される
各種信号を示すタイミングチャートである。
各種信号を示すタイミングチャートである。
【図５】 各メモリボードが同一の回路構成を有する場
合のメモリボードのアドレスマップ例を示す説明図であ
る。
合のメモリボードのアドレスマップ例を示す説明図であ
る。
【図６】 メモリボードを追加する場合のメモリボード
のアドレスマップ例を示す説明図である。
のアドレスマップ例を示す説明図である。
１−１：マザーボード、１−２：ＣＰＵ、１−３：ＣＰ
Ｕボード、１−４：回路基板、Ｍ１，Ｍ２，Ｍ３，Ｍ
４：メモリボード、１−５：コネクタ、１−６：ＣＰＵ
バス、１−７：選択認識回路、２−１：３ステート入出
力バッファ、２−２：ラッチ、２−３：ＰＩＯ、２−
４：アドレスデコーダ、２−５：アドレス／データバ
ス、２−６：ＣＰＵアウトプットイネーブル信号、２−
７：バッファ読み出し／書き込み信号、２−８：アドレ
スストローブ信号、２−９：チップセレクト信号、２−
１０：ボードセレクト信号、２−１１：ボード内チップ
セレクト信号、２−１２：ＣＰＵデータバス信号、２−
１３：ＣＰＵアドレスバス信号、２−１４：ＡＮＤ回
路、２−１５：インバータ
Ｕボード、１−４：回路基板、Ｍ１，Ｍ２，Ｍ３，Ｍ
４：メモリボード、１−５：コネクタ、１−６：ＣＰＵ
バス、１−７：選択認識回路、２−１：３ステート入出
力バッファ、２−２：ラッチ、２−３：ＰＩＯ、２−
４：アドレスデコーダ、２−５：アドレス／データバ
ス、２−６：ＣＰＵアウトプットイネーブル信号、２−
７：バッファ読み出し／書き込み信号、２−８：アドレ
スストローブ信号、２−９：チップセレクト信号、２−
１０：ボードセレクト信号、２−１１：ボード内チップ
セレクト信号、２−１２：ＣＰＵデータバス信号、２−
１３：ＣＰＵアドレスバス信号、２−１４：ＡＮＤ回
路、２−１５：インバータ
Claims (2)
- 【請求項１】 ＣＰＵを搭載したＣＰＵ基板からの制御
信号により複数の回路基板を選択的に動作させる回路基
板制御装置において、前記ＣＰＵに制御される各回路基
板のアドレス領域を全て同じにすると共に、前記複数の
回路基板のそれぞれに当該回路基板が前記ＣＰＵから選
択されたことを判別する選択認識手段と、該選択認識回
路により当該回路基板が選択されたことが検出されたと
きに前記ＣＰＵによる当該回路基板の制御を可能とする
手段とを設けたことを特徴とする回路基板制御装置。 - 【請求項２】 複数の回路基板は、同じ回路構成を有す
ると共に同じアドレス領域が割り当てられていることを
特徴とする請求項１記載の回路基板制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5120055A JPH06332796A (ja) | 1993-05-21 | 1993-05-21 | 回路基板制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5120055A JPH06332796A (ja) | 1993-05-21 | 1993-05-21 | 回路基板制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06332796A true JPH06332796A (ja) | 1994-12-02 |
Family
ID=14776780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5120055A Pending JPH06332796A (ja) | 1993-05-21 | 1993-05-21 | 回路基板制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06332796A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006059660A1 (ja) * | 2004-11-30 | 2006-06-08 | Yamaha Corporation | コンピュータシステム |
| KR100701299B1 (ko) * | 2005-11-15 | 2007-03-29 | (주) 일신하이텍 | 조립판넬 개비온 박스를 이용한 옹벽의 축조방법 |
| JP2007233878A (ja) * | 2006-03-03 | 2007-09-13 | Nec Corp | 情報処理装置 |
| JP2007233879A (ja) * | 2006-03-03 | 2007-09-13 | Nec Corp | 情報処理装置 |
| WO2014192160A1 (ja) * | 2013-05-31 | 2014-12-04 | 株式会社東芝 | 機能制御装置、及び機能追加装置 |
-
1993
- 1993-05-21 JP JP5120055A patent/JPH06332796A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006059660A1 (ja) * | 2004-11-30 | 2006-06-08 | Yamaha Corporation | コンピュータシステム |
| JP2006155387A (ja) * | 2004-11-30 | 2006-06-15 | Yamaha Corp | コンピュータシステム |
| US7487281B2 (en) | 2004-11-30 | 2009-02-03 | Yamaha Corporation | Computer system to control the data transfer between a memory and a peripheral device connected to a CPU via a bus |
| KR100701299B1 (ko) * | 2005-11-15 | 2007-03-29 | (주) 일신하이텍 | 조립판넬 개비온 박스를 이용한 옹벽의 축조방법 |
| JP2007233878A (ja) * | 2006-03-03 | 2007-09-13 | Nec Corp | 情報処理装置 |
| JP2007233879A (ja) * | 2006-03-03 | 2007-09-13 | Nec Corp | 情報処理装置 |
| WO2014192160A1 (ja) * | 2013-05-31 | 2014-12-04 | 株式会社東芝 | 機能制御装置、及び機能追加装置 |
| JPWO2014192160A1 (ja) * | 2013-05-31 | 2017-02-23 | 株式会社東芝 | 機能制御装置、及び機能追加装置 |
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