JPS6019257A - メモリ多重モ−ド制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、マイクロコンピュータ系に関する。

特に、マイクロコンピュータ系の主記憶部に適用し得る
メモリカードの動作モードの多重化制御回路に関する。

〔従来技術の説明〕

信頼性向上のためのメモリ系の二重イεと、メモリ容量
拡張のためのメモリカードの増設とを行うとき、従来は
二重化を満足するハードウェアと容量拡張を満足するハ
ードウェアとを別々に作る必要があり装置を複雑にする
欠点があった。

〔発明の目的〕

本発明は、メモリ系を二重化のモードで使用するか、容
量を増設させた拡張モードで使用するかをメモリカード
内に存在するレジスタの設定の組合わせで決定できるよ
うに構成した回路によって、上記欠点を除去したマイク
ロコンピュータ系のメモリ多重モード制御回路を提供す
ることを目的とする。

（発明の特徴〕 本発明は、プロセッサとシステムバスを介して接続され
このプロセッサからの命令により１個または複数個のビ
ットを設定することが可能なレジスタを有する複数個の
メモリカードを備えたマイクロコンピュータ系において
使用されるもので、これら上記複数個のメモリカードの
レジスタに設定された値を比較して、上記プロセッサの
上記メモリカードの使用モードを判別する回路と、上記
使用モードのそれぞれに合わせて、上記メモリカードの
メモリ領域に対する上記プロセッサからの読み出し、店
き込めを含む制御信号を制御する論理回路とを備えてお
り、プロセッサからの複数メモリカーＦ’内のレジスタ
の１ピツ１〜または複数ビットの設定による組合わせに
よりメモリカードに対して複数のメモリカートに同一デ
ータを多重書きすることができる二重化モードとメモリ
領域を拡張した容量拡張モードを可能にすることを特徴
とする。

〔実施例による説明〕

以下に図面を参照して本発明の実施例回路について説明
する。

第１図はデータ処理系の要部を示すブロック構成図であ
る。図において、プロセッサ３とメモリカード１１０．
１２０はシステムバス０を介して接続される。メモリカ
ード１１０．１２０は同一のハードウェアで構成されて
いて、メモリカード１１０にはレジスタ１１１を、また
メモリカード１２０にはレジスタ１２１を備えている。

このレジスタ１１１．１２１にてメモリ二重化モードか
、メモリ拡張モードであるかを判別させるだめの１０セ
ツサ３からの命令により、ビット操作が可能であるよう
に構成されている。

内に使用モードにつき第１図に基づき説明する。

プロセッサがメモリをメモリ二重化モードで使用したい
ときには、プロセッサ３からの命令によりレジスタ１１
１もしくば１２１の一方のビットをたて、レジスタにビ
ットがたった方のメモリカードがメイン側に割り付けら
れる。これに対して、レジスタにビットがノこたないメ
モリカードはサブ側のメモリに割り付けられる。メイン
側とサブ側のメモリカードの動作の相違は、プロセッサ
３がメモリからデータを読み出す際に、メイン側のメモ
リのデータのみを読みサブ側のメモリのデータは読まな
いことにある。プロセッサ３からのメモリへのデータの
書き込みはメイン側、サブ側とも同時に行われる。次い
でプロセッサ３がメモリをメモリ拡張モードで使用した
いときは、両方のメモリカード内のレジスタ１１１と１
２１とにビットをたてる。

このモーＦの際は、このメモリカードがプロセッサ３か
ら見たアドレス領域において、下位のメモリ領域となる
か、上位のメモリ領域となるかはこのメモリカードの上
位アドレス情報の入力端子に対して行われる外部的設定
により定まる。

次に、詳細の動作を第２図に基づいて説明する。

まず回路構成の説明を行うとメモリカード１１１．１２
１にはＡｏ　〜へ〇　までのアドレス信号を持つメモリ
アレイ４と、これらの制御信号として読み出し信号、書
き込み信号を論理的にゲートしかつ電気的にへソファす
るトライステートバッファ１■、１２およびシステムバ
ス上へのデータの送信の論理的、電気的制御を行うトラ
イステートハ、ソファ９．１０と、第１図のプロセッサ
３の命令により制御可能なレジスタ５と、メモリ拡張時
に実装エリアからこのメモリカードの有効アドレスを判
別するだめの論理などをとるアンド素子６．７および排
他的オア素子８の論理が設けられている。また図中の番
号００〜ｏ６ば端子を意味する。入力端子００は外部的
にこのメモリカードに実装エリア情報を与えるものであ
る。メモリ拡張時に下位メモリ領域を割り付けるときば
ｒＯＪを、上位メモリ領域を割り付けるときは「１」を
、それぞれの端子をプルダウンまたはオープンすること
により与えられる。

端子０１は２枚のメモリカードのうち片側のメモリカー
ドの端子ｏ３を介して伝達されるもう片方のレジスタの
設定の情報を取り込むための端子である。

端子０２はＡｏ　〜ＡＮ　のアドレス領域を有するこの
メモリカードのもう１ビツト上位の７１・”レス情報Ａ
”＋１　を取り入れるものである。端子０３は前述のよ
うにこのメモリカードのレジスタの設定内容をもう片側
のメモリカードに伝達するための出力端子である。端子
０４、端子０５はシステムバス上のコマンド信号線でメ
モリ領域に対して第１図に示すプロセノ９・３からのデ
ータを読み取るためのリード信号、データを書き込むこ
めのライト信号の入力端子である。端子０６は前述の端
子０４．０５により制御されるデータ線のうちのある１
ビツトを取り込むための端子である。

次に動作の説明を行うと、まずメモリ拡張モードのとき
は、２枚のメモリカード内のレジスタ５ば共に「１」に
七ソ１−される。これにより第２図のうちアンド素子７
の条件が成立し、アンド素子６のゲート条件は解除され
、排他的オア素子８への信号は端子０２を介して伝えら
れる実装情報が与えられる。この実装情報は、プロセッ
サがこのメモリカードへ対するアドレスＡ　と排他的オ
ア素子８上で比較され一致するとトライステートバッフ
ァ１１．１２のメモリアレイ４に対する制御信号が有効
となる。これによりこのメモリアレイ４はアドレスＡ“
°１　のアドレス情報により制御可能となる。

次にメモリ二重化モードのときであるが、この際はアン
ド素子７の条件が成立せずアンド素子６の出力は必ず「
０」となり、メーモリ領域は２枚とも下位メモリアドレ
スに割り当てられる。データ読み込みの際のメイン系か
らのみの読み込みの制御はトライステートバッファ１０
のゲート信号を制御するレジスタ５の設定された値で決
定される。

すなわちレジスタ５が「０」であるサブ側にこのメモリ
カードがアサインされると、このゲートば有効とならず
データはシステム上に出力されない。

なお、ここのゲートの信号は説明のために簡単に記述し
た。実際には時分割的制御を要するが本回路の基本構成
により動作が可能である。さらにメモリ二重化モードの
際のメイン側、サブ側の入れ換えはこのメモリカード内
のレジスタを操作することによりダイナミックに可能で
あることは本説明により明らかである。これはメモリ内
のデータに誤りがあったか検証するのに有効である。

〔発明の効果〕

本発明は、メモリカード上にレジスタを設は周辺回路を
工夫することにより、同一ハードウェア構成で複数のメ
モリのモード動作を制御することを可能にするもので、
メモリのモード毎に別々のハードウェアを設ける必要が
なくなり回路を簡素化する効果がある。

【図面の簡単な説明】

第１図は本発明実施例装置のブロック構成図。 第２図はメモリカードの基本回路構成を示すブロック構
成図。 ０・・・システムバス、０１〜０６・・・入力端子、３
・・・プロセッサ、４・・・メモリアレイ、５・・・レ
ジスタ、６．７・・・アンド素子、８・・・オア素子、
９〜１２・・・トライステートバッファ、１１０　、’
　１２０・・・メモリカード、１１１．１２１・・・レ
ジスタ。 特許出願人　日本電気株式会社 代理人　弁理士　井　出　直　孝 ’Ｍ

Claims (1)

【特許請求の範囲】
1. （１）　プロセッサとシステムバスを介して接続されこ
   のプロセッサからの命令により１個または複数個のビッ
   トを設定することが可能なレジスタを有する複数個のメ
   モリカードを備えたマイクロコンピュータ系において、 上記複数個のメモリカードのレジスタに設定された値を
   比較して、上記プロセッサの上記メモリカードの使用モ
   ードを判別する回路と、上記使用モードのそれぞれに合
   わせて、上記メモリカードのメモリ領域に対する上記プ
   ロセッサからの読み出しおよび書き込みのための制御信
   号を含む制御信号を制御する論理回路と を備えたことを特徴とするメモリ多重モード制御回路。