JPH0116193Y2 - - Google Patents

Description

【考案の詳細な説明】 電算器における主メモリ装置等のメモリ装置で
は、一般的に記憶容量は画一でなく、基本容量に
対して幾つかの増設容量が用意されていてシステ
ムの必要に応じた記憶容量に設定することが可能
である。この記憶容量は、メモリ装置の主な構成
部分であるメモリカードと呼ぶメモリ素子を規則
的に配列し搭載したカード（プリント板）の実装
されている量（枚数）に対応する。

本考案はこのようなメモリ装置において、実際
に実装されているメモリカードに対応するメモリ
アドレス領域に対してcpu側からこの実装アドレ
ス領域以外のメモリアドレスを指定して読出し／
書込む命令が送出された場合（以下アドレスオー
バーと呼ぶ）及びメモリカード実装時の不完全挿
入のチエツク方式に関する。

従来、このようなアドレスオーバーのチエツク
方法としては、ひとつはメモリカードの実装され
ている記憶容量に対応したメモリアドレス領域を
越えたメモリアドレスを端子板で設定し、メモリ
装置に送出されるメモリアドレスを監視する方法
がある。しかしこの方法では記憶容量に応じてい
ちいち端子板を設定するという手作業が必要であ
り、また誤設定する可能性があるという欠点があ
る。もうひとつはこの手作業を無くすために、メ
モリカードが実装されているか否かの情報をメモ
リカードに持たせて自動でチエツクする方法があ
りそのチエツク方法を第１図のブロツク図に示し
て次に説明する。メモリカード１の実装情報とし
てカードのあるコネクタピン１１をカード内部で
“０”レベルに接続しておく。このようにすれば
メモリカードが実装されている位置からは“０”
情報が、実装されていない位置（オープン状態）
からは“１”情報が得られる。第１図ではメモリ
カード１枚が基本単位を形成し４枚が実装され最
大８枚まで実装可能としている。このメモリカー
ド単位を選択するアドレスは３ビツト必要であり
メモリアドレス０〜２（MA０〜２）がそれに係
つている。MA０〜２はデコーダ４に入力し、そ
の出力（８本）はいずれかがON（“１”）になり
それに対応した８枚のメモリカードのうちの１枚
が選択される。アドレスオーバーチエツク回路
は、このデコダ出力とデコダ出力に対応するメモ
リカードの実装情報を示すコネクタピン接続線と
をそれぞれANDするAND回路２とその出力を一
括してOR回路３を有し、メモリ装置に対する読
出し／書込み命令（Ｒ／WCO）入力時にタイミ
ング作成回路５でチエツク用タイミングを発生せ
しめ該OR回路出力とチエツク用タイミングとで
ANDがとれた場合にアドレスオーバー
（ADOV）信号が発生するという構成になつてい
る。即ちＲ／WGO入力時の指示メモリアドレス
がメモリカードの実装されている容量を越えた場
合、ON（“１”）になるデコーダ出力線は“１”
レベルになつているコネクタピン接続線とAND
がとられるためOR回路出力が“１”になりチエ
ツク用タイミングとANDがとれADOVが発生す
る。前述のメモリカードの実装情報をメモリカー
ドに持たせて自動的にアドレスオーバーをチエツ
クする方法は、メモリカードが多数実装されうる
大容量のメモリ装置では、チエツク回路側のメモ
リカード毎の実装情報を入力させるためのコネク
タピン数及びチエツクに要する回路部品数が多大
になる、またメモリカードの不完全挿入いわゆる
カードの半抜け状態はチエツクできないという欠
点を有している。

従つて本考案の目的は、大容量のメモリ装置に
対しても比較的少い回路部品、コネクタピンで構
成される自動的にアドレスオーバー及びカードの
不完全挿入をチエツクする回路を提供することに
ある。そのため本考案においては、メモリ装置の
読出し／書込み動作時に所定のメモリカードを動
作させるべく該メモリカードに送出される選択信
号に関して、メモリカード内部で、該選択信号を
負論理でメモリカードの一方の端に設けられたコ
ネクタピンに入力させかつチエツク用に該選択信
号を分岐させてオープンコレクタゲートを通して
負論理でカードの他方の端に設けられたコネクタ
ピンに出力させる構成にしておく。ここでメモリ
カードの選択信号には１枚のメモリカードに対し
て複数の選択信号が存在する場合、即ちメモリカ
ード内をいくつかのブロツクに分割してそのブロ
ツク単位での選択信号を送出する場合があり、こ
の時は複数の選択信号をORした後オープンコレ
クタゲートを通して出力させておく。そしてこの
メモリカードからの選択信号出力ピンを、それぞ
れ異る選択信号を持つメモリカード間でドツトオ
ア信号がメモリ装置動作時に“０”になつている
ことを読出し／書込み命令入時に発生するチエツ
ク用タイミングでチエツクすることを特徴とす
る。即ち実装されているメモリカード内を通りド
ツトオア線を帰還してくるが、実装されていない
メモリカードに対しては選択信は帰還せずドツト
オア線は“１”レベル（オープン状態）になつた
ままであるため、このドツトオア信号を読出し／
書込み命令入力時に発生するチエツク用タイミン
グで監視することによりアドレスオーバー及びカ
ードの不完全挿入のチエツクが可能である。

次に本考案の一実施例を第２図に示して説明す
る。本実施例は第１図に示した従来例に対して本
考案を適用した場合が示してある。本図ではメモ
リカードは１本の選択信号により動作が指示され
るような構成になつていて、メモリカード内部で
はこの選択信号を負論理でメモリカードに列状に
設けられた複数のピンのうち、一方の端例えば右
端に設けられているコネクタピン１２に入力さ
せ、インバータ１４及びオープンコレクタゲート
１５を通し負論理でカードに列状に設けられた複
数のピンのうち、他方の端例えば左端に設けられ
ているコネクタピンに出力させている。このよう
に構成すればアドレスオーバーチエツクと共にメ
モリカード実装時の不完全挿入をもチエツクする
ことが可能である。メモリカードの選択信号とし
ては、メモリアドレスMA０〜２のデコード信号
がそのまま用いられ、選択信号出力（オープンコ
レクタ出力）ピンはそれぞれ異る選択信号を持ち
メモリカード間（この場合８枚すべてのメモリカ
ード）でドツトオアがとられている。チエツク回
路は非常に簡単でこのドツトオア信号が“１”の
時チエツク用タイミングとANDがとれアドレス
オーバー（ADOV）が発生するという構成にな
つている。いま実装されていないメモリカード、
（破線部）に対応するメモリアドレスを指示して
Ｒ／WGOが送出された場合、選択信号は帰還せ
ずドツトオア線は“１”レベル（オープン状態）
のままだからチエツク用タイミングとANDがと
れアドレスオーバが発生する。

次にメモリカード内をいくつかのブロツクに分
割してそのブロツク単位の選択信号が送出される
ような、１枚のメモリカードに対して複数の選択
信号が存在する場合の実施例を第３図に示す。こ
の場合はメモリカード内の複数の選択信号を
NANDゲート１６で一括してORしオープンコレ
クタゲート１５で出力させる。さらに同時に複数
のメモリカードが選択されるような、１本の選択
信号が複数のメモリカードに入力する場合の実施
例を第４図に示す。この場合、メモリカード内の
構成は第２図の場合と同じであるが選択信号のオ
ープンコレクタゲート出力ピンをそれぞれ異る選
択信号を持つメモリカード間でドツトオア接続
し、各々のドツトオア信号を同一のチエツク用タ
イミングで“０”になつていることをチエツクす
る。

以上説明したような回路を採れば、メモリカー
ドが多数実装される大容量のメモリ装置に対して
も簡単なチエツク回路でかつチエツク回路側のコ
ネクタピンも多数必要としない自動的なメモリカ
ードの実装チエツク回路が提供できる。

【図面の簡単な説明】

第１図はアドレスオーバーのチエツクの一従来
例を示すブロツク図、第２図ないし第４図は本考
案の実施例を示すブロツク図である。 図中、１はメモリカード、４はカード選択信号
を作るアドレスデコーダ、５はタイミング作成回
路、６はNANDゲート、７はフリツプフロツプ、
８はAND・ORゲート、１１，１２，１３はカー
ドピン、１４はインバータ、１５はオープンコレ
クタゲート（論理的にはインバータ）、１６は
NANDゲートである。

Claims (1)

1. 【実用新案登録請求の範囲】 メモリ装置において、所定のメモリカードを動
   作させるべく該メモリカードに送出される選択信
   号を利用し負論理でカードの一方の端に設けられ
   たコネクタピンより入力させ、 かつカード内で該選択信号を分岐させ、当該分
   岐した選択信号を論理反転機能を有するゲートお
   よびオープンコレクタゲートを直列に通過せしめ
   ることによりカードの他方の端に設けられたコネ
   クタピンより該オープンコレクタゲートで入力論
   理と同一の負論理で出力させる様メモリカードを
   構成し、 各々異る選択信号を持つメモリカード間で該選
   択信号出力ピンをドツトオア接続し、メモリ装置
   動作時に該ドツトオア接続線に選択信号が発生し
   ていることをチエツクすることを特徴とするメモ
   リカード実装チエツク回路。