JP2680013B2 - プログラマブルコントローラの外部入出力制御回路 - Google Patents
プログラマブルコントローラの外部入出力制御回路Info
- Publication number
- JP2680013B2 JP2680013B2 JP63015053A JP1505388A JP2680013B2 JP 2680013 B2 JP2680013 B2 JP 2680013B2 JP 63015053 A JP63015053 A JP 63015053A JP 1505388 A JP1505388 A JP 1505388A JP 2680013 B2 JP2680013 B2 JP 2680013B2
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- Japan
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- circuit
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- control unit
- output
- signal
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、外部入出力制御回路、更に詳しくは、制御
部と、メモリ回路及びI/O回路を着脱自在に装着するマ
ザーボードとが別体で構成されたプログラマブルコント
ローラの外部入出力制御回路に関するものである。
部と、メモリ回路及びI/O回路を着脱自在に装着するマ
ザーボードとが別体で構成されたプログラマブルコント
ローラの外部入出力制御回路に関するものである。
［従来の技術］ 制御及び演算を行なうための中央演算処理回路が設け
られる制御部と、メモリ回路及びI/O回路が任意に着脱
自在に接続するスロットを複数設けたマザーボードとが
別体となって構成されるブロックビルディング方法など
のプログラマブルコントローラは、マザーボードの複数
のスロットへ必要に応じてメモリ回路及びI/O回路が任
意に選択されて接続されるようになっており、スロット
を介してメモリ回路のメモリアドレス空間及びI/Oアド
レス空間を、書き込み及び読み込みなどのアクセスを行
なうための外部入出力制御用に、制御部及びマザーボー
ド間で接続が必要とされる信号は、メモリアドレス空間
の大きさに応じたビット数のアドレスバス、データバ
ス、書き込み信号、読み込み信号、スロットの数に対応
するビット数のメモリ用及びI/O用のチップセレクト信
号線が必要となるものであった。
られる制御部と、メモリ回路及びI/O回路が任意に着脱
自在に接続するスロットを複数設けたマザーボードとが
別体となって構成されるブロックビルディング方法など
のプログラマブルコントローラは、マザーボードの複数
のスロットへ必要に応じてメモリ回路及びI/O回路が任
意に選択されて接続されるようになっており、スロット
を介してメモリ回路のメモリアドレス空間及びI/Oアド
レス空間を、書き込み及び読み込みなどのアクセスを行
なうための外部入出力制御用に、制御部及びマザーボー
ド間で接続が必要とされる信号は、メモリアドレス空間
の大きさに応じたビット数のアドレスバス、データバ
ス、書き込み信号、読み込み信号、スロットの数に対応
するビット数のメモリ用及びI/O用のチップセレクト信
号線が必要となるものであった。
［発明が解決しようとする課題］ このような従来の構成では、例えば、スロット数が８
個であれば、チップセレクト信号が少なくとも３本必要
となり、マザーボードのスロット数の増加に応じてチッ
プセレクト信号線の極数が増加するため、制御部とマザ
ーボードとの接続極数が増えるという問題があった。
個であれば、チップセレクト信号が少なくとも３本必要
となり、マザーボードのスロット数の増加に応じてチッ
プセレクト信号線の極数が増加するため、制御部とマザ
ーボードとの接続極数が増えるという問題があった。
本発明は、上記の問題点に鑑みて為されたものであ
り、制御部とマザーボードとの接続線の極数を減少させ
たプログラマブルコントローラの外部入出力制御回路を
提供することを目的とするものである。
り、制御部とマザーボードとの接続線の極数を減少させ
たプログラマブルコントローラの外部入出力制御回路を
提供することを目的とするものである。
［課題を解決するための手段］ 本発明のプログラマブルコントローラの外部入出力制
御回路は、演算制御処理回路を具備して演算及び制御を
行なう制御部と、メモリ回路とI/O回路との一方を夫々
外部回路として着脱自在に接続する複数のスロットを具
備しアドレスバス及びデータバスを介して制御部に接続
されるマザーボードとで構成され、制御部は外部回路を
アクセスする際にメモリ回路かI/O回路かを指定する選
択信号と、メモリ回路とI/O回路とに兼用される兼用チ
ップセレクト信号とを出力し、マザーボードは、アドレ
スバスを通して制御部から受け取るアドレスデータの少
なくとも一部を入力とするラッチと、制御部から兼用チ
ップセレクト信号が入力されるとラッチの出力データに
応じたスロットへチップセレクト信号を出力するアドレ
スデコーダとで構成され、ラッチは、選択信号によるメ
モリ回路の指定時には入力されたアドレスデータを保持
するホールド動作を行ない、選択信号によるI/O回路の
指定時には入力されたアドレスデータをそのまま出力す
るスルー動作を行なうトランスペアレント型のものであ
ることを特徴とする。
御回路は、演算制御処理回路を具備して演算及び制御を
行なう制御部と、メモリ回路とI/O回路との一方を夫々
外部回路として着脱自在に接続する複数のスロットを具
備しアドレスバス及びデータバスを介して制御部に接続
されるマザーボードとで構成され、制御部は外部回路を
アクセスする際にメモリ回路かI/O回路かを指定する選
択信号と、メモリ回路とI/O回路とに兼用される兼用チ
ップセレクト信号とを出力し、マザーボードは、アドレ
スバスを通して制御部から受け取るアドレスデータの少
なくとも一部を入力とするラッチと、制御部から兼用チ
ップセレクト信号が入力されるとラッチの出力データに
応じたスロットへチップセレクト信号を出力するアドレ
スデコーダとで構成され、ラッチは、選択信号によるメ
モリ回路の指定時には入力されたアドレスデータを保持
するホールド動作を行ない、選択信号によるI/O回路の
指定時には入力されたアドレスデータをそのまま出力す
るスルー動作を行なうトランスペアレント型のものであ
ることを特徴とする。
［作用］ 上記構成によれば、アドレスバスを通して制御部から
受け取るアドレスデータの一部をスロットの選択に用い
るから、制御部からはアドレスバスにアドレスデータを
送出するのに加えて、スロットに接続する外部回路がメ
モリ回路かI/O回路かを指定するための選択信号と、ア
ドレスデコーダによるデコードのタイミングを指定する
兼用チップセレクト信号とを送出するだけで、スロット
の指定と外部回路の種別の指定とが行なえるのである。
すなわち、スロットの指定のために専用の信号線を用い
る必要がなく、スロット数の増減にかかわらず制御部と
マザーボードとの間の接続線の極数は一定であってスロ
ット数が多くても制御部とマザーボードとの間の接続線
の極数を少なくすることができる。
受け取るアドレスデータの一部をスロットの選択に用い
るから、制御部からはアドレスバスにアドレスデータを
送出するのに加えて、スロットに接続する外部回路がメ
モリ回路かI/O回路かを指定するための選択信号と、ア
ドレスデコーダによるデコードのタイミングを指定する
兼用チップセレクト信号とを送出するだけで、スロット
の指定と外部回路の種別の指定とが行なえるのである。
すなわち、スロットの指定のために専用の信号線を用い
る必要がなく、スロット数の増減にかかわらず制御部と
マザーボードとの間の接続線の極数は一定であってスロ
ット数が多くても制御部とマザーボードとの間の接続線
の極数を少なくすることができる。
［実施例１］ 本発明は、第１図に示したように、制御及び演算処理
を行なう演算制御処理回路としてのCPU1を具備する制御
部10と、外部回路としてのメモリ回路及びI/O回路を接
続するための複数のスロットS0〜S7を設けたマザーボー
ド２とが、アドレスバスAB、データバスDB、及び後述の
信号線とで接続されている。マザーボード２は、アドレ
スバスABの一部の複数ビット分を入力とするトンランス
ペアレント型のラッチ３と、ラッチ３の出力データが入
力されると共に各スロットS0〜S7のチップセレクト端子
に各一本づつのチップセレクト信号▲▼〜▲
▼を独立して接続したアドレスデコーダ４とから構成
される。各スロットS1〜S7には、外部回路としてのメモ
リ回路及びI/O回路が必要に応じて選択されて着脱自在
に接続されるようになっており、接続によってスロット
S0〜S7のアドレスバスAB、データバスDB、書き込み信号
（図示せず）、読み込み信号（図示せず）、及びアドレ
スデコーダ４からのチップセレクト信号▲▼〜▲
▼は、夫々、メモリ回路及びI/O回路のアドレス
端子、データ端子、書き込み信号（図示せず）、読み込
み信号（図示せず）、及びチップセレクト端子に接続さ
れるようになっている。ここで、本実施例では、例とし
て、アドレスバスABは10ビット、データバスDBは８ビッ
ト、スロット数は８個としてあり、アドレスデコーダ４
からはスロット数に対応して８本のチップセレクト信号
▲▼〜▲▼を出力するようになっている。
即ち、各スロットS0〜S7に割り当てるアドレス空間のデ
ータ容量は1Kバイトとなっている。
を行なう演算制御処理回路としてのCPU1を具備する制御
部10と、外部回路としてのメモリ回路及びI/O回路を接
続するための複数のスロットS0〜S7を設けたマザーボー
ド２とが、アドレスバスAB、データバスDB、及び後述の
信号線とで接続されている。マザーボード２は、アドレ
スバスABの一部の複数ビット分を入力とするトンランス
ペアレント型のラッチ３と、ラッチ３の出力データが入
力されると共に各スロットS0〜S7のチップセレクト端子
に各一本づつのチップセレクト信号▲▼〜▲
▼を独立して接続したアドレスデコーダ４とから構成
される。各スロットS1〜S7には、外部回路としてのメモ
リ回路及びI/O回路が必要に応じて選択されて着脱自在
に接続されるようになっており、接続によってスロット
S0〜S7のアドレスバスAB、データバスDB、書き込み信号
（図示せず）、読み込み信号（図示せず）、及びアドレ
スデコーダ４からのチップセレクト信号▲▼〜▲
▼は、夫々、メモリ回路及びI/O回路のアドレス
端子、データ端子、書き込み信号（図示せず）、読み込
み信号（図示せず）、及びチップセレクト端子に接続さ
れるようになっている。ここで、本実施例では、例とし
て、アドレスバスABは10ビット、データバスDBは８ビッ
ト、スロット数は８個としてあり、アドレスデコーダ４
からはスロット数に対応して８本のチップセレクト信号
▲▼〜▲▼を出力するようになっている。
即ち、各スロットS0〜S7に割り当てるアドレス空間のデ
ータ容量は1Kバイトとなっている。
マザーボード２のラッチ３は、本実施例では、アドレ
スバスABの上位桁３ビット分が入力されており、制御端
子ＣがＨレベル及びＬレベルとなるに応じて、信号線A7
〜A9の３ビットのデータをそのままアドレスデコーダ４
へ出力するスルー動作と、ＨレベルからＬレベルへの立
ち下がり時に信号線A7〜A9のデータを保持してアドレス
デコーダ４へ出力するホールド動作との２動作を行なう
ものである。アドレスデコーダ４は、クロック端子CKへ
Ｌレベルのクロック信号が入力されれば、ラッチ３の３
ビットの出力データに応じて８本のチップセレクト信号
▲▼〜▲▼の内、一本を出力するものであ
る。
スバスABの上位桁３ビット分が入力されており、制御端
子ＣがＨレベル及びＬレベルとなるに応じて、信号線A7
〜A9の３ビットのデータをそのままアドレスデコーダ４
へ出力するスルー動作と、ＨレベルからＬレベルへの立
ち下がり時に信号線A7〜A9のデータを保持してアドレス
デコーダ４へ出力するホールド動作との２動作を行なう
ものである。アドレスデコーダ４は、クロック端子CKへ
Ｌレベルのクロック信号が入力されれば、ラッチ３の３
ビットの出力データに応じて８本のチップセレクト信号
▲▼〜▲▼の内、一本を出力するものであ
る。
制御部10のCPU1は、マザーボード２を介して外部回路
をアクセスする際には、従来のI/Oチップセレクト信号
▲▼とメモリチップセレクト信号▲▼を一
本にしてなる兼用チップセレクト信号としてのクロック
信号▲▼と、外部回路の内、メモリもしくはI/O
を指定するための選択信号▲▼を出力するように
なっている。即ち、第２図に示すように、CPU1の内部回
路において、従来の、I/O回路及びメモリ回路を書き込
み及び読み込みのアクセスを行なう際のI/Oチップセレ
クト信号及びメモリチップセレクト信号とがANDゲートG
3を介して、外部回路のアクセスの際にはＬレベルとな
るクロック信号▲▼としてマザーボード２のアド
レスデコーダ４のクロック端子CKへ入力してある。更
に、メモリ回路に割り当てられたメモリアドレス空間へ
任意のデータを書き込み操作すればＬレベルとなるスロ
ット設定信号▲▼と書き込みの際にＬレベルとな
る通常の書き込み信号▲▼とがORゲートG1を介し
て出力され、外部回路としてメモリ回路を指定する際に
Ｌレベルとなるメモリ設定信号Ｍとの先のORゲートG1の
出力がNANDゲートG2を介し、その出力が選択信号▲
▼としてマザーボード２のラッチ３の上記制御端子Ｃ
へ入力されている。これにより、メモリ設定信号がＬ
レベルであればラッチ３の制御端子Ｃへ入力される選択
信号▲▼はＨレベルとなるので、ラッチ３はスル
ー動作となり、アドレスバスABの信号線A7〜A9のデータ
がそのままアドレスデコーダ４へ出力される。ここで、
アドレスデコーダ４は、CPU1内部でＬレベルのI/Oチッ
プセレクト信号CSBが出力されれば、チップセレクト信
号▲▼がアドレスデコーダ４のクロック端子CKへ
出力されることになり、ラッチ３の出力データに応じた
スロットS0〜S7の内一つへクロック信号▲▼が出
力されるのである。他方、スロットのアドレスデータと
してアドレスバスABの上位３ビットが有効となるアドレ
ス空間での疑似の任意データ書き込み操作が行なわれる
と共に、メモリ設定信号ＭがＬレベルからＨレベルへ立
ち上がれば、先にアドレスバスABへ出力されていたアド
レスデータの上位３ビットが、スロットを指定するため
のスロットアドレスデータとして、ラッチ３の制御端子
ＣのＨレベルからＬレベルへの立ち下がり時に、ラッチ
のホールド操作によって保持され、アドレスデコーダ４
へ出力されるのである。以下に動作を説明する。
をアクセスする際には、従来のI/Oチップセレクト信号
▲▼とメモリチップセレクト信号▲▼を一
本にしてなる兼用チップセレクト信号としてのクロック
信号▲▼と、外部回路の内、メモリもしくはI/O
を指定するための選択信号▲▼を出力するように
なっている。即ち、第２図に示すように、CPU1の内部回
路において、従来の、I/O回路及びメモリ回路を書き込
み及び読み込みのアクセスを行なう際のI/Oチップセレ
クト信号及びメモリチップセレクト信号とがANDゲートG
3を介して、外部回路のアクセスの際にはＬレベルとな
るクロック信号▲▼としてマザーボード２のアド
レスデコーダ４のクロック端子CKへ入力してある。更
に、メモリ回路に割り当てられたメモリアドレス空間へ
任意のデータを書き込み操作すればＬレベルとなるスロ
ット設定信号▲▼と書き込みの際にＬレベルとな
る通常の書き込み信号▲▼とがORゲートG1を介し
て出力され、外部回路としてメモリ回路を指定する際に
Ｌレベルとなるメモリ設定信号Ｍとの先のORゲートG1の
出力がNANDゲートG2を介し、その出力が選択信号▲
▼としてマザーボード２のラッチ３の上記制御端子Ｃ
へ入力されている。これにより、メモリ設定信号がＬ
レベルであればラッチ３の制御端子Ｃへ入力される選択
信号▲▼はＨレベルとなるので、ラッチ３はスル
ー動作となり、アドレスバスABの信号線A7〜A9のデータ
がそのままアドレスデコーダ４へ出力される。ここで、
アドレスデコーダ４は、CPU1内部でＬレベルのI/Oチッ
プセレクト信号CSBが出力されれば、チップセレクト信
号▲▼がアドレスデコーダ４のクロック端子CKへ
出力されることになり、ラッチ３の出力データに応じた
スロットS0〜S7の内一つへクロック信号▲▼が出
力されるのである。他方、スロットのアドレスデータと
してアドレスバスABの上位３ビットが有効となるアドレ
ス空間での疑似の任意データ書き込み操作が行なわれる
と共に、メモリ設定信号ＭがＬレベルからＨレベルへ立
ち上がれば、先にアドレスバスABへ出力されていたアド
レスデータの上位３ビットが、スロットを指定するため
のスロットアドレスデータとして、ラッチ３の制御端子
ＣのＨレベルからＬレベルへの立ち下がり時に、ラッチ
のホールド操作によって保持され、アドレスデコーダ４
へ出力されるのである。以下に動作を説明する。
CPUがスロットS0〜S7に接続したメモリ回路やI/O回路
と書き込み及び読み込みのアクセスを行なう際に於い
て、例えば、２番目のスロットS1に接続したI/O回路を
アクセスする場合、ソフトウェアの手順は、まず、CPU1
のメモリ設定信号がＬレベルとするようにソフトもし
くはハード設定を行なうと共に、スロットS1に割り当て
られる128バイトのI/Oアドレス空間、即ち、本実施例で
は080Hから0FFHのアドレスデータをアドレスバスABへ出
力し、I/Oチップセレクト信号▲▼を出力すれ
ば、アドレスデータの上位３ビットの001Bがラッチを介
してアドレスデコーダ４へ出力され、２番目のチップセ
レクト信号CS1のみが出力されてスロットS1が有効とな
る。
と書き込み及び読み込みのアクセスを行なう際に於い
て、例えば、２番目のスロットS1に接続したI/O回路を
アクセスする場合、ソフトウェアの手順は、まず、CPU1
のメモリ設定信号がＬレベルとするようにソフトもし
くはハード設定を行なうと共に、スロットS1に割り当て
られる128バイトのI/Oアドレス空間、即ち、本実施例で
は080Hから0FFHのアドレスデータをアドレスバスABへ出
力し、I/Oチップセレクト信号▲▼を出力すれ
ば、アドレスデータの上位３ビットの001Bがラッチを介
してアドレスデコーダ４へ出力され、２番目のチップセ
レクト信号CS1のみが出力されてスロットS1が有効とな
る。
また、例えば、３番目のスロットS3に接続したメモリ
回路をアクセスする場合、第３図に示したように、ま
ず、３番目のスロットS2のメモリアドレス空間、つま
り、100Hから17FHまでの任意のアドレスへ任意のデータ
を書き込み操作した後、CPU1に於いてメモリ設定信号
をＬレベルからＨレベルへ立ち上げて選択信号▲
▼を出力すれば、アドレスバスAB上の先の上位３ビット
の010Bがラッチ３へ保持され、CPU1がクロック信号▲
▼を出力すれば、アドレスデコーダ４よりスロット
S2へチップセレクト信号▲▼が出力されてスロッ
トS2が有効になる。以後、1Kバイトのアドレス空間に対
応する10ビットのアドレスバスABをすべて使用すること
により、メモリ回路とのアクセスを行なえばよい。メモ
リ回路のアクセスが終了すれば、再び、CPU1のメモリ設
定信号ＭをＬレベルとし、クロック信号▲▼をば
すしておく。
回路をアクセスする場合、第３図に示したように、ま
ず、３番目のスロットS2のメモリアドレス空間、つま
り、100Hから17FHまでの任意のアドレスへ任意のデータ
を書き込み操作した後、CPU1に於いてメモリ設定信号
をＬレベルからＨレベルへ立ち上げて選択信号▲
▼を出力すれば、アドレスバスAB上の先の上位３ビット
の010Bがラッチ３へ保持され、CPU1がクロック信号▲
▼を出力すれば、アドレスデコーダ４よりスロット
S2へチップセレクト信号▲▼が出力されてスロッ
トS2が有効になる。以後、1Kバイトのアドレス空間に対
応する10ビットのアドレスバスABをすべて使用すること
により、メモリ回路とのアクセスを行なえばよい。メモ
リ回路のアクセスが終了すれば、再び、CPU1のメモリ設
定信号ＭをＬレベルとし、クロック信号▲▼をば
すしておく。
本実施例で説明したように、本発明は、スロット指定
のためのデータをアドレスデータとして予めラッチ３に
保持してアドレスデコーダ４から各スロットS0〜S7へチ
ップセレクト信号▲▼〜▲▼を出力するの
で、CPU1とマザーボード２との接続は、アドレスバスA
B、データバスDB、書き込み信号及び読み込み信号、に
加えて、一本のクロック信号▲▼と、一本の選択
信号▲▼のみで済むのである。例えば、スロット
数が16本であれば、従来なら、デコーダを使用した際で
も、４本のチップセレクト信号を制御部からマザーボー
ドへ接続する必要があるが、本発明の場合でも、スロッ
ト数に拘わらず、選択信号▲▼と、僅か一本の兼
用チップセレクト信号としてのクロック信号▲▼
で済むのである。また、アドレスデコーダ４は、外部回
路に設けてもよいが、マザーボード２に設けられば、回
路が重複することもなく、回路構成の効率がよい。
のためのデータをアドレスデータとして予めラッチ３に
保持してアドレスデコーダ４から各スロットS0〜S7へチ
ップセレクト信号▲▼〜▲▼を出力するの
で、CPU1とマザーボード２との接続は、アドレスバスA
B、データバスDB、書き込み信号及び読み込み信号、に
加えて、一本のクロック信号▲▼と、一本の選択
信号▲▼のみで済むのである。例えば、スロット
数が16本であれば、従来なら、デコーダを使用した際で
も、４本のチップセレクト信号を制御部からマザーボー
ドへ接続する必要があるが、本発明の場合でも、スロッ
ト数に拘わらず、選択信号▲▼と、僅か一本の兼
用チップセレクト信号としてのクロック信号▲▼
で済むのである。また、アドレスデコーダ４は、外部回
路に設けてもよいが、マザーボード２に設けられば、回
路が重複することもなく、回路構成の効率がよい。
［発明の効果］ 本発明は上述のように、制御部が外部回路をアクセス
する際にメモリ回路かI/O回路かを指定する選択信号
と、メモリ回路とI/O回路とに兼用される兼用チップセ
レクト信号とを出力し、マザーボードが、アドレスバス
を通して制御部から受け取るアドレスデータの少なくと
も一部を入力とするラッチと、制御部から兼用チップセ
レクト信号が入力されるとラッチの出力データに応じた
スロットへチップセレクト信号を出力するアドレスデコ
ーダとで構成され、ラッチが、選択信号によるメモリ回
路の指定時には入力されたアドレスデータを保持するホ
ールド動作を行ない、選択信号によるI/O回路の指定時
には入力されたアドレスデータをそのまま出力するスル
ー動作を行なうトランスペアレント型のものとされてい
るものであって、アドレスバスを通して制御部から受け
取るアドレスデータの一部をスロットの選択に用いるか
ら、制御部からはアドレスバスにアドレスデータを送出
するのに加えて、スロットに接続する外部回路がメモリ
回路かI/O回路かを指定するための選択信号と、アドレ
スデコーダによるデコードのタイミングを指示する兼用
チップセレクト信号とを送出するだけで、スロットの指
定と外部回路の種別の指定とが行なえ、結果的にスロッ
トの指定のために専用の信号線を用いる必要がなく、ス
ロット数の増減にかかわらず制御部とマザーボードとの
間の接続線の極数は一定であってスロット数が多くても
制御部とマザーボードとの間の接続線の極数を少なくす
ることができるという効果を奏する。
する際にメモリ回路かI/O回路かを指定する選択信号
と、メモリ回路とI/O回路とに兼用される兼用チップセ
レクト信号とを出力し、マザーボードが、アドレスバス
を通して制御部から受け取るアドレスデータの少なくと
も一部を入力とするラッチと、制御部から兼用チップセ
レクト信号が入力されるとラッチの出力データに応じた
スロットへチップセレクト信号を出力するアドレスデコ
ーダとで構成され、ラッチが、選択信号によるメモリ回
路の指定時には入力されたアドレスデータを保持するホ
ールド動作を行ない、選択信号によるI/O回路の指定時
には入力されたアドレスデータをそのまま出力するスル
ー動作を行なうトランスペアレント型のものとされてい
るものであって、アドレスバスを通して制御部から受け
取るアドレスデータの一部をスロットの選択に用いるか
ら、制御部からはアドレスバスにアドレスデータを送出
するのに加えて、スロットに接続する外部回路がメモリ
回路かI/O回路かを指定するための選択信号と、アドレ
スデコーダによるデコードのタイミングを指示する兼用
チップセレクト信号とを送出するだけで、スロットの指
定と外部回路の種別の指定とが行なえ、結果的にスロッ
トの指定のために専用の信号線を用いる必要がなく、ス
ロット数の増減にかかわらず制御部とマザーボードとの
間の接続線の極数は一定であってスロット数が多くても
制御部とマザーボードとの間の接続線の極数を少なくす
ることができるという効果を奏する。
第１図は本発明の一実施例の回路図、第２図は同上の制
御部に設けられるCPUの要部回路図、第３図は同上の動
作説明図であり、１は演算制御回路としてのCPU、２は
マザーボード、３はラッチ、４はアドレスデコーダ、10
は制御部、ABはアドレスバス、▲▼〜▲▼
はチップセレクト信号、DBはデータバス、S0〜S7はスロ
ット、▲▼は選択信号、▲▼は兼用チップ
セレクト信号としてのクロック信号である。
御部に設けられるCPUの要部回路図、第３図は同上の動
作説明図であり、１は演算制御回路としてのCPU、２は
マザーボード、３はラッチ、４はアドレスデコーダ、10
は制御部、ABはアドレスバス、▲▼〜▲▼
はチップセレクト信号、DBはデータバス、S0〜S7はスロ
ット、▲▼は選択信号、▲▼は兼用チップ
セレクト信号としてのクロック信号である。
Claims (1)
- 【請求項１】演算制御処理回路を具備して演算及び制御
を行なう制御部と、メモリ回路とI/O回路との一方を夫
々外部回路として着脱自在に接続する複数のスロットを
具備しアドレスバス及びデータバスを介して制御部に接
続されるマザーボードとで構成され、制御部は外部回路
をアクセスする際にメモリ回路かI/O回路かを指定する
選択信号と、メモリ回路とI/O回路とに兼用される兼用
チップセレクト信号とを出力し、マザーボードは、アド
レスバスを通して制御部から受け取るアドレスデータの
少なくとも一部を入力とするラッチと、制御部から兼用
チップセレクト信号が入力されるとラッチの出力データ
に応じたスロットへチップセレクト信号を出力するアド
レスデコーダとで構成され、ラッチは、選択信号による
メモリ回路の指定時には入力されたアドレスデータを保
持するホールド動作を行ない、選択信号によるI/O回路
の指定時には入力されたアドレスデータをそのまま出力
するスルー動作を行なうトランスペアレント型のもので
あることを特徴とするプログラマブルコントローラの外
部入出力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015053A JP2680013B2 (ja) | 1988-01-26 | 1988-01-26 | プログラマブルコントローラの外部入出力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015053A JP2680013B2 (ja) | 1988-01-26 | 1988-01-26 | プログラマブルコントローラの外部入出力制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01191204A JPH01191204A (ja) | 1989-08-01 |
| JP2680013B2 true JP2680013B2 (ja) | 1997-11-19 |
Family
ID=11878093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63015053A Expired - Lifetime JP2680013B2 (ja) | 1988-01-26 | 1988-01-26 | プログラマブルコントローラの外部入出力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2680013B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60176163A (ja) * | 1984-02-22 | 1985-09-10 | Fanuc Ltd | 入出力ボ−ドのアドレス選択方式 |
| JPS60207918A (ja) * | 1984-03-30 | 1985-10-19 | Shin Meiwa Ind Co Ltd | プログラマブルコントロ−ラ |
-
1988
- 1988-01-26 JP JP63015053A patent/JP2680013B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01191204A (ja) | 1989-08-01 |
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