JPH01204118A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH01204118A JPH01204118A JP63028071A JP2807188A JPH01204118A JP H01204118 A JPH01204118 A JP H01204118A JP 63028071 A JP63028071 A JP 63028071A JP 2807188 A JP2807188 A JP 2807188A JP H01204118 A JPH01204118 A JP H01204118A
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- JP
- Japan
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- initialization
- register
- path
- main
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 12
- 230000010365 information processing Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（竜東上の利用分野）
本発明は情報処理装］ａの主記憶装置に関し、特にその
初期化に関する。
初期化に関する。
（従来の技術）
従来、この種の情報処理装置においては、アドレスバス
上の上位バイトをデコードし、主記憶装置の選択に使用
していた。この恵め、すべての主記憶装置を初期化する
場合、すべての主記憶装置のアドレスを増加しながら初
期化２行っていた。
上の上位バイトをデコードし、主記憶装置の選択に使用
していた。この恵め、すべての主記憶装置を初期化する
場合、すべての主記憶装置のアドレスを増加しながら初
期化２行っていた。
（発明が解決しようとする課題）
上述しな従来の情報処理装置では、主記憶装置を初期化
する場合に、アドレスを順次、増加させながらすべての
主記憶装置を初期化するようになっているので、主記憶
装置のａが増加するほど、初期化が完了するまでに長時
間がかかるという欠点がある。
する場合に、アドレスを順次、増加させながらすべての
主記憶装置を初期化するようになっているので、主記憶
装置のａが増加するほど、初期化が完了するまでに長時
間がかかるという欠点がある。
本発明の目的は、主記憶装置の初期化時にすべての主記
憶装置のアドレスレジスタに同一アドレスを設定できる
ようにすることによって上記欠点を除去し、初期化時間
を短縮できるように構成した情報処理装置ｌ提供するこ
とにちる。
憶装置のアドレスレジスタに同一アドレスを設定できる
ようにすることによって上記欠点を除去し、初期化時間
を短縮できるように構成した情報処理装置ｌ提供するこ
とにちる。
（課題を解決するための手段）
本発明による情報処理装置は、−組のアドレスバスに凄
続されたａ数の主記憶装置と、プロセサとから成るもの
であって、各主記憶装置は記憶素子と、制御回路と、ア
ドレスレジスタと、比較器とを具備して構成したもので
ある。
続されたａ数の主記憶装置と、プロセサとから成るもの
であって、各主記憶装置は記憶素子と、制御回路と、ア
ドレスレジスタと、比較器とを具備して構成したもので
ある。
記憶素子は、データま念はプログラムを格納するための
ものである。
ものである。
部］御回烙は、記憶素子？制御するためのものである。
アドレスレジスタは、自身の装置アドレスを規定するな
めのものである。
めのものである。
比較４は、アドレスバス上のアドレス信号と、アドレス
レジスタの内容とを比較して一致出力を得るためのもの
である。
レジスタの内容とを比較して一致出力を得るためのもの
である。
（実抱例）
次に、図面を参照して詳細に説明する。
第１図は、本発明による情報処理装置の一実施例？示す
ブロック図である。
ブロック図である。
第１図において、１１．１２はそれぞれ主記憶装置、２
はアドレスレジスタ、３はアドレス比較器、４は制御回
路、Ｓは記憶素子、６はアドレスバス、１０はプロセサ
である。
はアドレスレジスタ、３はアドレス比較器、４は制御回
路、Ｓは記憶素子、６はアドレスバス、１０はプロセサ
である。
主記憶装置１１はデータ、ま六はプログラムを格納する
なめの記憶素子５と、記憶素子Ｓを制御するための制御
回路４と、自身の装置アドレスを規定するためのアドレ
スレジスタ２と、アドレスバス６上のアドレス信号とア
ドレスレジスタ２の内容とを比較し、一致しなときには
一致信号を発生する念めのアドレス比較器３とを具備し
ている。
なめの記憶素子５と、記憶素子Ｓを制御するための制御
回路４と、自身の装置アドレスを規定するためのアドレ
スレジスタ２と、アドレスバス６上のアドレス信号とア
ドレスレジスタ２の内容とを比較し、一致しなときには
一致信号を発生する念めのアドレス比較器３とを具備し
ている。
上記におりて、信号線Ｂ上の初期化指示信号線８と、信
号線７上のアドレスレジスタｉ？ｔｌＩ伺信号とが有効
であるおきに、アドレスバス６上の信号の−ｉ分’ｔア
ドレスレジスタ２に取込むように構成されて匹る。まな
、複数の主記憶装＃ １１ 、１２の内部でプロセサ１
０より出力されるアドレスバス６上の信号線フと、初期
化指示信号−８とが接続される構成となっている。
号線７上のアドレスレジスタｉ？ｔｌＩ伺信号とが有効
であるおきに、アドレスバス６上の信号の−ｉ分’ｔア
ドレスレジスタ２に取込むように構成されて匹る。まな
、複数の主記憶装＃ １１ 、１２の内部でプロセサ１
０より出力されるアドレスバス６上の信号線フと、初期
化指示信号−８とが接続される構成となっている。
第２図は、第１図に示すアドレスバス６の接続の詳細分
示すブロック図である。
示すブロック図である。
＠２図において、第１図と同様な要素には第１図と同様
な番号が付しである。また、２１〜２３はそれぞれ第１
図におけるアドレスレジスタ２と同様な構成、および性
能？有するアドレスレジスタである。
な番号が付しである。また、２１〜２３はそれぞれ第１
図におけるアドレスレジスタ２と同様な構成、および性
能？有するアドレスレジスタである。
次に、第１図および第２図を参照して上記構成における
動作を説明する。
動作を説明する。
プロセサ１０がシステム内の全主記憶装置を初期化する
ときには、プロセサ１０より出力されている初期化指示
信号線８を有効にする。アドレスバス６の一部分でアド
レスレジスタ情報がセットされる部分を％Ｑｌとし、他
の部分でレジスタの指定を行う。これにより全主記憶装
置のアドレスレジスタ２１〜２３はすべて一〇＃にセッ
トされる。
ときには、プロセサ１０より出力されている初期化指示
信号線８を有効にする。アドレスバス６の一部分でアド
レスレジスタ情報がセットされる部分を％Ｑｌとし、他
の部分でレジスタの指定を行う。これにより全主記憶装
置のアドレスレジスタ２１〜２３はすべて一〇＃にセッ
トされる。
次に、例えば主記憶装置ｔ１１に対して書込みを行うと
、すべての主記憶装置のアドレス比較器が有効となり、
すべての主記憶装置に同時に書込みが行われる。初期化
の終了後には個々のアドレスレジスタ２１〜２３の値を
システム内でユニークに設定すれば、すべての主記憶装
置に対してアクセスすることが可能となる。
、すべての主記憶装置のアドレス比較器が有効となり、
すべての主記憶装置に同時に書込みが行われる。初期化
の終了後には個々のアドレスレジスタ２１〜２３の値を
システム内でユニークに設定すれば、すべての主記憶装
置に対してアクセスすることが可能となる。
（発明の効果）
以上説明したように本発明は、主記憶装置の初期化時に
すべての主記憶装置のアドレスレジスタに同一アドレス
を設定できるようにすることにより、主記憶装置の初期
化時間が主記憶装置の数量に依存せずに常に一部分の時
間で実施できろため、初期化に要する時間が短棒できる
という効果がある。
すべての主記憶装置のアドレスレジスタに同一アドレス
を設定できるようにすることにより、主記憶装置の初期
化時間が主記憶装置の数量に依存せずに常に一部分の時
間で実施できろため、初期化に要する時間が短棒できる
という効果がある。
第１図は、本発明による情報処理装置の一実画例を示す
ブロック図である。 第２図は、第１図に示すアドレスバスの接続の詳細を示
すブロック図である。 １拳・・主記憶装置 ２．２１〜２３・・響アドレスレジスタ３・・拳アドレ
ス比較器 ４・ｅＩＩ制（至）回路 Ｓ・・・記憶素子 ６・・・アドレスバス １０・・・プロセサ
ブロック図である。 第２図は、第１図に示すアドレスバスの接続の詳細を示
すブロック図である。 １拳・・主記憶装置 ２．２１〜２３・・響アドレスレジスタ３・・拳アドレ
ス比較器 ４・ｅＩＩ制（至）回路 Ｓ・・・記憶素子 ６・・・アドレスバス １０・・・プロセサ
Claims (1)
- 一組のアドレスバスに接続された複数の主記憶装置とプ
ロセサとから成る情報処理装置であつて、前記複数の主
記憶装置のそれぞれはデータまたはプログラムを格納す
るための記憶素子と、前記記憶素子を制御するための制
御回路と、自身の装置アドレスを規定するためのアドレ
スレジスタと、アドレスバス上のアドレス信号と前記ア
ドレスレジスタの内容とを比較して一致出力を得るため
の比較器とを具備して構成したことを特徴とする情報処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028071A JPH01204118A (ja) | 1988-02-09 | 1988-02-09 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028071A JPH01204118A (ja) | 1988-02-09 | 1988-02-09 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01204118A true JPH01204118A (ja) | 1989-08-16 |
Family
ID=12238537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63028071A Pending JPH01204118A (ja) | 1988-02-09 | 1988-02-09 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01204118A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103162A (ja) * | 1992-09-22 | 1994-04-15 | Matsushita Electric Ind Co Ltd | Ｒａｍアドレス制御装置 |
-
1988
- 1988-02-09 JP JP63028071A patent/JPH01204118A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103162A (ja) * | 1992-09-22 | 1994-04-15 | Matsushita Electric Ind Co Ltd | Ｒａｍアドレス制御装置 |
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