JPH06103162A - Ｒａｍアドレス制御装置 - Google Patents
Ｒａｍアドレス制御装置Info
- Publication number
- JPH06103162A JPH06103162A JP4252497A JP25249792A JPH06103162A JP H06103162 A JPH06103162 A JP H06103162A JP 4252497 A JP4252497 A JP 4252497A JP 25249792 A JP25249792 A JP 25249792A JP H06103162 A JPH06103162 A JP H06103162A
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- JP
- Japan
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- ram
- address
- rams
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Abstract
(57)【要約】
【目的】 ＲＡＭに格納している複数のデータを高速で
別アドレスに転送することができるＲＡＭアドレス制御
装置を提供する。 【構成】 ＲＡＭを複数に分割し、ＲＡＭ１０１〜１０
４にアドレスを記憶するレジスタ１０５〜１０８と、こ
れらレジスタ１０５〜１０８の値とアドレスバス１１３
とを比較し、各ＲＡＭ１０１〜１０４に信号を出力する
比較器１０９〜１１２を備えた。この構成において、デ
ータバス１１４を使用してレジスタ１０５〜１０８の内
容を書き換える。これにより、ＲＡＭのアドレスの変更
が可能となりＲＡＭのデータを転送するのと等しい効果
が得られる。
別アドレスに転送することができるＲＡＭアドレス制御
装置を提供する。 【構成】 ＲＡＭを複数に分割し、ＲＡＭ１０１〜１０
４にアドレスを記憶するレジスタ１０５〜１０８と、こ
れらレジスタ１０５〜１０８の値とアドレスバス１１３
とを比較し、各ＲＡＭ１０１〜１０４に信号を出力する
比較器１０９〜１１２を備えた。この構成において、デ
ータバス１１４を使用してレジスタ１０５〜１０８の内
容を書き換える。これにより、ＲＡＭのアドレスの変更
が可能となりＲＡＭのデータを転送するのと等しい効果
が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、特にマイクロプロセッ
サ、シグナルプロセッサなどに適用できるＲＡＭアドレ
ス制御装置に関するものである。
サ、シグナルプロセッサなどに適用できるＲＡＭアドレ
ス制御装置に関するものである。
【０００２】
【従来の技術】以下に従来のマイクロプロセッサ等で用
いられているＲＡＭデータを別アドレスにデータ転送す
る方法について説明する。
いられているＲＡＭデータを別アドレスにデータ転送す
る方法について説明する。
【０００３】図４は、従来のマイクロプロセッサ等のＲ
ＡＭアドレス制御装置のブロック図の一部を示すもので
ある。図４において１０１はアドレスが００番地〜ＦＦ
番地の２５６ワードのＲＡＭである。１１３はＲＡＭ１
０１のアドレスを示すアドレスバス、１１４はデータバ
ス、１１５はリード／ライト信号線、４０１はデータを
格納するレジスタであり、データバス１１４に接続され
ている。
ＡＭアドレス制御装置のブロック図の一部を示すもので
ある。図４において１０１はアドレスが００番地〜ＦＦ
番地の２５６ワードのＲＡＭである。１１３はＲＡＭ１
０１のアドレスを示すアドレスバス、１１４はデータバ
ス、１１５はリード／ライト信号線、４０１はデータを
格納するレジスタであり、データバス１１４に接続され
ている。
【０００４】以上のように構成されたＲＡＭについて、
以下そのＲＡＭに格納されている複数のデータを別アド
レスに転送するときの動作を説明する。例えばＲＡＭ１
０１のアドレス００番地〜３Ｆ番地にある６４個のデー
タをＲＡＭ１０１の別アドレスＣ０番地〜ＦＦ番地に転
送する場合、まず最初のプログラムステップでリード／
ライト信号線１１５をハイレベルにし、ＲＡＭ１０１の
００番地のデータを読み出し、データバス１１４を使用
してレジスタ４０１に転送する。次のプログラムステッ
プで、リード／ライト信号線１１５をローレベルにし、
レジスタ４０１に格納されているデータをデータバス１
１４を使用しＲＡＭ１０１のＣ０番地に転送する。この
様に２プログラムステップで１ワードの転送を実行す
る。この操作を順次繰り返し、６４個のデータを転送す
る。
以下そのＲＡＭに格納されている複数のデータを別アド
レスに転送するときの動作を説明する。例えばＲＡＭ１
０１のアドレス００番地〜３Ｆ番地にある６４個のデー
タをＲＡＭ１０１の別アドレスＣ０番地〜ＦＦ番地に転
送する場合、まず最初のプログラムステップでリード／
ライト信号線１１５をハイレベルにし、ＲＡＭ１０１の
００番地のデータを読み出し、データバス１１４を使用
してレジスタ４０１に転送する。次のプログラムステッ
プで、リード／ライト信号線１１５をローレベルにし、
レジスタ４０１に格納されているデータをデータバス１
１４を使用しＲＡＭ１０１のＣ０番地に転送する。この
様に２プログラムステップで１ワードの転送を実行す
る。この操作を順次繰り返し、６４個のデータを転送す
る。
【０００５】次に、同一データをＲＡＭの複数のアドレ
スに書き込ませる方法について説明する。
スに書き込ませる方法について説明する。
【０００６】例えば、２５６ワードのＲＡＭ１０１の全
アドレスのデータを「０」にする場合、まず最初のプロ
グラムステップでＲＡＭ１０１のアドレス００番地をア
ドレスバス１１３で示し、リード／ライト信号線１１５
をローレベルにし、データバス１１４を使用してデータ
「０」を書き込む。以下、同様の事を順次繰り返してＲ
ＡＭ１０１のアドレス０１〜ＦＦ番地にデータバス１１
４を使用してデータ「０」を書き込む。
アドレスのデータを「０」にする場合、まず最初のプロ
グラムステップでＲＡＭ１０１のアドレス００番地をア
ドレスバス１１３で示し、リード／ライト信号線１１５
をローレベルにし、データバス１１４を使用してデータ
「０」を書き込む。以下、同様の事を順次繰り返してＲ
ＡＭ１０１のアドレス０１〜ＦＦ番地にデータバス１１
４を使用してデータ「０」を書き込む。
【０００７】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、複数のデータの転送を行う場合、及び同
一データをＲＡＭの複数のアドレスに書き込む場合、プ
ログラムステップ数が増加し処理時間が長くなるという
課題を有していた。
来の構成では、複数のデータの転送を行う場合、及び同
一データをＲＡＭの複数のアドレスに書き込む場合、プ
ログラムステップ数が増加し処理時間が長くなるという
課題を有していた。
【０００８】本発明は上記従来の課題を解決するもの
で、第一には簡単な手法でＲＡＭの複数のデータを別ア
ドレスに高速に転送可能なＲＡＭアドレス制御装置を提
供することを目的とし、第二には簡単な手法で高速に同
一のデータを複数のアドレスに書き込むことが可能なＲ
ＡＭアドレス制御装置を提供することを目的とする。
で、第一には簡単な手法でＲＡＭの複数のデータを別ア
ドレスに高速に転送可能なＲＡＭアドレス制御装置を提
供することを目的とし、第二には簡単な手法で高速に同
一のデータを複数のアドレスに書き込むことが可能なＲ
ＡＭアドレス制御装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に第一には、共通のアドレス線及び共通のデータ線及び
共通の書き込み読み出し信号に接続したアクセス制御可
能な２個以上のＲＡＭと、前記２個以上の各々のＲＡＭ
をアクセスするアドレス範囲を記憶する２個以上のレジ
スタと、前記２個以上のレジスタに値を記憶させる手段
と、前記２個以上の各々のレジスタの値と前記ＲＡＭの
アドレス線を比較する比較手段と、前記比較手段によっ
て得られた結果により、前記２個以上のＲＡＭのうち１
個のＲＡＭをアクセス状態にする手段を有している。
に第一には、共通のアドレス線及び共通のデータ線及び
共通の書き込み読み出し信号に接続したアクセス制御可
能な２個以上のＲＡＭと、前記２個以上の各々のＲＡＭ
をアクセスするアドレス範囲を記憶する２個以上のレジ
スタと、前記２個以上のレジスタに値を記憶させる手段
と、前記２個以上の各々のレジスタの値と前記ＲＡＭの
アドレス線を比較する比較手段と、前記比較手段によっ
て得られた結果により、前記２個以上のＲＡＭのうち１
個のＲＡＭをアクセス状態にする手段を有している。
【００１０】第二には、共通のアドレス線及び共通のデ
ータ線及び共通の書き込み読み出し信号に接続したアク
セス制御可能な２個以上のＲＡＭと、前記２個以上の各
々のＲＡＭをアクセスするアドレス範囲を記憶する２個
以上のレジスタと、前記２個以上のレジスタに値を記憶
させる手段と、前記２個以上の各々のレジスタの値と前
記ＲＡＭのアドレス線を比較する比較手段と、前記比較
手段によって得られた結果により、書き込み時に前記２
個以上のＲＡＭのうち２個以上のＲＡＭを同時にアクセ
ス状態にする手段と、前記比較手段によって得られた結
果により読み出し時に、前記２個以上のＲＡＭのうち１
個のＲＡＭのみをアクセス状態にする手段を有してい
る。
ータ線及び共通の書き込み読み出し信号に接続したアク
セス制御可能な２個以上のＲＡＭと、前記２個以上の各
々のＲＡＭをアクセスするアドレス範囲を記憶する２個
以上のレジスタと、前記２個以上のレジスタに値を記憶
させる手段と、前記２個以上の各々のレジスタの値と前
記ＲＡＭのアドレス線を比較する比較手段と、前記比較
手段によって得られた結果により、書き込み時に前記２
個以上のＲＡＭのうち２個以上のＲＡＭを同時にアクセ
ス状態にする手段と、前記比較手段によって得られた結
果により読み出し時に、前記２個以上のＲＡＭのうち１
個のＲＡＭのみをアクセス状態にする手段を有してい
る。
【００１１】
【作用】上記構成によって、簡素な手法で複数のＲＡＭ
のデータを高速で別アドレスに転送することができ、ま
た同一データをＲＡＭの複数のアドレスに高速で書き込
むことを可能にしたＲＡＭアドレス制御装置を実現する
ことができる。
のデータを高速で別アドレスに転送することができ、ま
た同一データをＲＡＭの複数のアドレスに高速で書き込
むことを可能にしたＲＡＭアドレス制御装置を実現する
ことができる。
【００１２】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１３】図１は、本発明の第１の実施例に係るＲＡ
Ｍアドレス制御装置のブロック図であり、６４ワードの
ＲＡＭが４個ある場合を示すものである。図１において
１１３は８ビットアドレスバスである。１１４はデータ
バスである。１１５はリード／ライト信号線である。１
０１〜１０４は６４ワードのＲＡＭで、それぞれ選択信
号１２０〜１２３によりアクセスが制御され、アドレス
バス１１３の下位６ビットでアドレスが指定されるもの
であり、データ線はデータバス１１４に接続されてい
る。１０５〜１０８はそれぞれＲＡＭ１０１〜１０４の
アドレスの上位２ビットを記憶する２ビットのレジスタ
であり、データバス１１４を使用して書き込みを行う。
１０９〜１１２は、それぞれレジスタ１０５〜１０８の
各内容とアドレスバス１１３の上位２ビットを比較して
一致した場合、ＲＡＭ１０１〜１０４の選択信号を出力
する比較器である。１１６〜１１９はそれぞれレジスタ
１０５〜１０８の出力である。１２０〜１２３はそれぞ
れ比較器１０９〜１１２から出力されるＲＡＭ１０１〜
１０４の選択信号線である。
Ｍアドレス制御装置のブロック図であり、６４ワードの
ＲＡＭが４個ある場合を示すものである。図１において
１１３は８ビットアドレスバスである。１１４はデータ
バスである。１１５はリード／ライト信号線である。１
０１〜１０４は６４ワードのＲＡＭで、それぞれ選択信
号１２０〜１２３によりアクセスが制御され、アドレス
バス１１３の下位６ビットでアドレスが指定されるもの
であり、データ線はデータバス１１４に接続されてい
る。１０５〜１０８はそれぞれＲＡＭ１０１〜１０４の
アドレスの上位２ビットを記憶する２ビットのレジスタ
であり、データバス１１４を使用して書き込みを行う。
１０９〜１１２は、それぞれレジスタ１０５〜１０８の
各内容とアドレスバス１１３の上位２ビットを比較して
一致した場合、ＲＡＭ１０１〜１０４の選択信号を出力
する比較器である。１１６〜１１９はそれぞれレジスタ
１０５〜１０８の出力である。１２０〜１２３はそれぞ
れ比較器１０９〜１１２から出力されるＲＡＭ１０１〜
１０４の選択信号線である。
【００１４】以上のように構成された第１の実施例に係
るＲＡＭアドレス制御装置について以下その動作を説明
する。まず、最初にデータバス１１４を使用してレジス
タ１０５に「００」、レジスタ１０６に「０１」、レジ
スタ１０７に「１０」、レジスタ１０８に「１１」を書
き込む。この操作によって、アドレスバス１１３の上位
２ビットが「００」のとき比較器１０９からＲＡＭ１０
１の選択信号が出力され、アドレスバス１１３の上位２
ビットが「０１」のとき比較器１１０からＲＡＭ１０２
の選択信号が出力され、アドレスバス１１３の上位２ビ
ットが「１０」のとき比較器１１１からＲＡＭ１０３の
選択信号が出力され、アドレスバス１１３の上位２ビッ
トが「１１」のとき比較器１１２からＲＡＭ１０４の選
択信号が出力される。つまり、ＲＡＭ１０１のアドレス
が００番地〜３Ｆ番地にＲＡＭ１０２のアドレスが４０
番地〜７Ｆ番地にＲＡＭ１０３のアドレスが８０番地〜
ＢＦ番地にＲＡＭ１０４のアドレスがＣ０番地〜ＦＦ番
地となる。
るＲＡＭアドレス制御装置について以下その動作を説明
する。まず、最初にデータバス１１４を使用してレジス
タ１０５に「００」、レジスタ１０６に「０１」、レジ
スタ１０７に「１０」、レジスタ１０８に「１１」を書
き込む。この操作によって、アドレスバス１１３の上位
２ビットが「００」のとき比較器１０９からＲＡＭ１０
１の選択信号が出力され、アドレスバス１１３の上位２
ビットが「０１」のとき比較器１１０からＲＡＭ１０２
の選択信号が出力され、アドレスバス１１３の上位２ビ
ットが「１０」のとき比較器１１１からＲＡＭ１０３の
選択信号が出力され、アドレスバス１１３の上位２ビッ
トが「１１」のとき比較器１１２からＲＡＭ１０４の選
択信号が出力される。つまり、ＲＡＭ１０１のアドレス
が００番地〜３Ｆ番地にＲＡＭ１０２のアドレスが４０
番地〜７Ｆ番地にＲＡＭ１０３のアドレスが８０番地〜
ＢＦ番地にＲＡＭ１０４のアドレスがＣ０番地〜ＦＦ番
地となる。
【００１５】この状態で、ＲＡＭのアドレス００番地〜
３Ｆ番地にある６４個のデータをＣ０番地〜ＦＦ番地に
転送する場合の一実施例を説明する。ＲＡＭ１０１のア
ドレスをＣ０番地〜ＦＦ番地に変更するために、データ
バス１１４を使用してレジスタ１０５のデータを「０
０」から「１１」に書き換える。次にＲＡＭ１０４のア
ドレスを００番地〜３Ｆ番地に変更するために、データ
バス１１４を使用してレジスタ１０８のデータを「１
１」から「００」に書き換える。この操作により、最初
アドレス００番地〜３Ｆ番地に格納されていたデータが
アドレスＣ０番地〜ＦＦ番地に転送される。
３Ｆ番地にある６４個のデータをＣ０番地〜ＦＦ番地に
転送する場合の一実施例を説明する。ＲＡＭ１０１のア
ドレスをＣ０番地〜ＦＦ番地に変更するために、データ
バス１１４を使用してレジスタ１０５のデータを「０
０」から「１１」に書き換える。次にＲＡＭ１０４のア
ドレスを００番地〜３Ｆ番地に変更するために、データ
バス１１４を使用してレジスタ１０８のデータを「１
１」から「００」に書き換える。この操作により、最初
アドレス００番地〜３Ｆ番地に格納されていたデータが
アドレスＣ０番地〜ＦＦ番地に転送される。
【００１６】以上のように第１の実施例によれば、ＲＡ
Ｍを分割し各ＲＡＭにアドレス選択するためのレジスタ
と比較器を装備した事によりＲＡＭのアドレスを変える
ことができる。つまり、ＲＡＭのデータを高速で別アド
レスに転送するのと等しい効果を得ることができる。
Ｍを分割し各ＲＡＭにアドレス選択するためのレジスタ
と比較器を装備した事によりＲＡＭのアドレスを変える
ことができる。つまり、ＲＡＭのデータを高速で別アド
レスに転送するのと等しい効果を得ることができる。
【００１７】なお、本実施例では６４ワードのＲＡＭ４
個及び比較器でアドレスバスの上位２ビットとアドレス
の上位２ビットを記憶できるレジスタが比較できるとし
たがＲＡＭのサイズと個数及びレジスタと比較器は必要
に応じて決めればよい。
個及び比較器でアドレスバスの上位２ビットとアドレス
の上位２ビットを記憶できるレジスタが比較できるとし
たがＲＡＭのサイズと個数及びレジスタと比較器は必要
に応じて決めればよい。
【００１８】次に、本発明の第２の実施例について、図
面を参照しながら説明する。図２は、第２の実施例に係
るＲＡＭアドレス制御装置のブロック図であり、前記第
１の実施例に選択制御装置を付け加えたものである。２
０１は選択制御回路であり各比較器１０９〜１１２から
の選択信号線１２０〜１２３及びリード／ライト信号線
１１５が入力であり、ＲＡＭの選択信号２０２〜２０５
が出力となっている。
面を参照しながら説明する。図２は、第２の実施例に係
るＲＡＭアドレス制御装置のブロック図であり、前記第
１の実施例に選択制御装置を付け加えたものである。２
０１は選択制御回路であり各比較器１０９〜１１２から
の選択信号線１２０〜１２３及びリード／ライト信号線
１１５が入力であり、ＲＡＭの選択信号２０２〜２０５
が出力となっている。
【００１９】図３は図２の選択制御回路２０１の回路図
である。３０１は３入力ＯＲゲート、３０２は２入力Ｏ
Ｒゲート、３０３〜３０５は２入力ＮＡＮＤゲート、３
０６〜３０８は２入力ＡＮＤゲートであり、ＲＡＭのリ
ードの際、ＲＡＭ１０１〜１０４を同時に２個以上アク
セス状態にしないためにＲＡＭに優先順位をつける回路
構成となっている。
である。３０１は３入力ＯＲゲート、３０２は２入力Ｏ
Ｒゲート、３０３〜３０５は２入力ＮＡＮＤゲート、３
０６〜３０８は２入力ＡＮＤゲートであり、ＲＡＭのリ
ードの際、ＲＡＭ１０１〜１０４を同時に２個以上アク
セス状態にしないためにＲＡＭに優先順位をつける回路
構成となっている。
【００２０】以上のように構成された第２の実施例に係
るＲＡＭアドレス制御装置について以下その動作を説明
する。まず、最初にデータバス１１４を使用してレジス
タ１０５に「００」、レジスタ１０６に「００」、レジ
スタ１０７に「００」、レジスタ１０８に「００」を書
き込む。この操作によって、ＲＡＭ１０１〜１０４のア
ドレス範囲を同一にする。つまり、前記４個のＲＡＭの
アドレス範囲は全て００番地〜３Ｆ番地となる。
るＲＡＭアドレス制御装置について以下その動作を説明
する。まず、最初にデータバス１１４を使用してレジス
タ１０５に「００」、レジスタ１０６に「００」、レジ
スタ１０７に「００」、レジスタ１０８に「００」を書
き込む。この操作によって、ＲＡＭ１０１〜１０４のア
ドレス範囲を同一にする。つまり、前記４個のＲＡＭの
アドレス範囲は全て００番地〜３Ｆ番地となる。
【００２１】この状態でＲＡＭの全アドレスのデータを
「０」にする場合の一実施例を説明する。まず、アドレ
スバス１１３を使用して前記同一アドレスを有する４個
のＲＡＭのアドレス００番地を示し、リード／ライト信
号線１１５をローレベルにし、データバス１１４を使用
して「０」を前記４個のＲＡＭに書き込む。以下、同様
の事を順次繰り返して前記４個のＲＡＭのアドレス０１
番地〜３Ｆ番地に「０」を書き込むことにより、２５６
ワードのＲＡＭの全アドレスのデータを「０」にしたこ
とになる。また、ＲＡＭのデータを読み出すとき、同時
に２個以上のＲＡＭからデータを読み出すとデータの衝
突が発生するため、選択制御回路２０１により読み出し
時に複数のＲＡＭを同時にアクセスしないようにしてい
る。最後にデータバス１１４を使用してレジスタ１０６
に「０１」、レジスタ１０７に「１０」、レジスタ１０
８に「１１」を書き込む。この操作によって、ＲＡＭ１
０１のアドレスが００番地〜３Ｆ番地にＲＡＭ１０２の
アドレスが４０番地〜７Ｆ番地にＲＡＭ１０３のアドレ
スが８０番地〜ＢＦ番地にＲＡＭ１０４のアドレスがＣ
０番地〜ＦＦ番地となる。
「０」にする場合の一実施例を説明する。まず、アドレ
スバス１１３を使用して前記同一アドレスを有する４個
のＲＡＭのアドレス００番地を示し、リード／ライト信
号線１１５をローレベルにし、データバス１１４を使用
して「０」を前記４個のＲＡＭに書き込む。以下、同様
の事を順次繰り返して前記４個のＲＡＭのアドレス０１
番地〜３Ｆ番地に「０」を書き込むことにより、２５６
ワードのＲＡＭの全アドレスのデータを「０」にしたこ
とになる。また、ＲＡＭのデータを読み出すとき、同時
に２個以上のＲＡＭからデータを読み出すとデータの衝
突が発生するため、選択制御回路２０１により読み出し
時に複数のＲＡＭを同時にアクセスしないようにしてい
る。最後にデータバス１１４を使用してレジスタ１０６
に「０１」、レジスタ１０７に「１０」、レジスタ１０
８に「１１」を書き込む。この操作によって、ＲＡＭ１
０１のアドレスが００番地〜３Ｆ番地にＲＡＭ１０２の
アドレスが４０番地〜７Ｆ番地にＲＡＭ１０３のアドレ
スが８０番地〜ＢＦ番地にＲＡＭ１０４のアドレスがＣ
０番地〜ＦＦ番地となる。
【００２２】以上のように第２の実施例によれば、選択
制御回路を付け、各ＲＡＭに同一アドレスを持たせるこ
とを可能にすることにより、高速でＲＡＭの全アドレス
のデータを「０」にすることが可能である。
制御回路を付け、各ＲＡＭに同一アドレスを持たせるこ
とを可能にすることにより、高速でＲＡＭの全アドレス
のデータを「０」にすることが可能である。
【００２３】なお、レジスタ１０５〜１０８の値、同一
アドレスを持つＲＡＭの数，同一データにするアドレス
の数は、必要に応じて決めればよい。
アドレスを持つＲＡＭの数，同一データにするアドレス
の数は、必要に応じて決めればよい。
【００２４】
【発明の効果】本発明はＲＡＭを分割し、さらにその各
ＲＡＭにレジスタと比較器を装備することにより、高速
で複数のＲＡＭのデータを別アドレスに転送することが
実現できる。さらに、各比較器と各ＲＡＭとの間に選択
制御装置を入れることにより、高速で同一データＲＡＭ
の複数のアドレスに書き込むことが実現できる。
ＲＡＭにレジスタと比較器を装備することにより、高速
で複数のＲＡＭのデータを別アドレスに転送することが
実現できる。さらに、各比較器と各ＲＡＭとの間に選択
制御装置を入れることにより、高速で同一データＲＡＭ
の複数のアドレスに書き込むことが実現できる。
【図１】本発明の第１の実施例に係るＲＡＭアドレス制
御装置の実施例のブロック図
御装置の実施例のブロック図
【図２】本発明の第２の実施例に係るＲＡＭアドレス制
御装置の実施例のブロック図
御装置の実施例のブロック図
【図３】本発明の第２の実施例に係るＲＡＭアドレス制
御装置の選択制御回路図
御装置の選択制御回路図
【図４】従来のマイクロプロセッサ等のＲＡＭアドレス
制御装置のブロック図
制御装置のブロック図
１０１〜１０４ ＲＡＭ １０５〜１０８ レジスタ １０９〜１１２ 比較器 １１３ アドレスバス １１４ データバス １１５ リード／ライト信号 １１６〜１２３ 信号線 ２０２〜２０５ 信号線 ３０１，３０２ ＯＲゲート ３０３〜３０５ ＮＡＮＤゲート ３０６〜３０８ ＡＮＤゲート ４０１ レジスタ
Claims (2)
- 【請求項１】共通のアドレス線及び共通のデータ線及び
共通の書き込み読み出し信号に接続したアクセス制御可
能な２個以上のＲＡＭと、前記２個以上の各々のＲＡＭ
をアクセスするアドレス範囲を記憶する２個以上のレジ
スタと、前記２個以上のレジスタに値を記憶させる手段
と、前記２個以上の各々のレジスタの値と前記ＲＡＭの
アドレス線を比較する比較手段と、前記比較手段によっ
て得られた結果により、前記２個以上のＲＡＭのうち１
個のＲＡＭをアクセス状態にする手段を備えたことを特
徴とするＲＡＭアドレス制御装置。 - 【請求項２】共通のアドレス線及び共通のデータ線及び
共通の書き込み読み出し信号に接続したアクセス制御可
能な２個以上のＲＡＭと、前記２個以上の各々のＲＡＭ
をアクセスするアドレス範囲を記憶する２個以上のレジ
スタと、前記２個以上のレジスタに値を記憶させる手段
と、前記２個以上の各々のレジスタの値と前記ＲＡＭの
アドレス線を比較する比較手段と、前記比較手段によっ
て得られた結果により、書き込み時に前記２個以上のＲ
ＡＭのうち２個以上のＲＡＭを同時にアクセス状態にす
る手段と、前記比較手段によって得られた結果により読
み出し時に、前記２個以上のＲＡＭのうち１個のＲＡＭ
のみをアクセス状態にする手段を備えたことを特徴とす
るＲＡＭアドレス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252497A JPH06103162A (ja) | 1992-09-22 | 1992-09-22 | Ｒａｍアドレス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252497A JPH06103162A (ja) | 1992-09-22 | 1992-09-22 | Ｒａｍアドレス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103162A true JPH06103162A (ja) | 1994-04-15 |
Family
ID=17238200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4252497A Pending JPH06103162A (ja) | 1992-09-22 | 1992-09-22 | Ｒａｍアドレス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07325757A (ja) * | 1994-05-31 | 1995-12-12 | Nec Corp | 記憶管理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01204118A (ja) * | 1988-02-09 | 1989-08-16 | Nec Corp | 情報処理装置 |
-
1992
- 1992-09-22 JP JP4252497A patent/JPH06103162A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01204118A (ja) * | 1988-02-09 | 1989-08-16 | Nec Corp | 情報処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07325757A (ja) * | 1994-05-31 | 1995-12-12 | Nec Corp | 記憶管理装置 |
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