JPH01211395A - Ｉｃメモリ - Google Patents
ＩｃメモリInfo
- Publication number
- JPH01211395A JPH01211395A JP63037122A JP3712288A JPH01211395A JP H01211395 A JPH01211395 A JP H01211395A JP 63037122 A JP63037122 A JP 63037122A JP 3712288 A JP3712288 A JP 3712288A JP H01211395 A JPH01211395 A JP H01211395A
- Authority
- JP
- Japan
- Prior art keywords
- column
- data
- address
- memory
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 6
- 241001362574 Decodes Species 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＩＣメモリに関するものであり、特に、１回の
アクセスで複数の記憶素子に同一データを書き込むよう
にしたＩＣメモリに関するものである。
アクセスで複数の記憶素子に同一データを書き込むよう
にしたＩＣメモリに関するものである。
（従来の技術）
第４図にランダムアクセスで記憶素子を選択する従来の
方法を示す。同図において、交点選択構成になっている
メモリ１の記憶素子を選択する場合、アドレスデータＡ
Ｏ〜Ａ３の内、ＡＯおよびＡ１が列デコーダ２でデコー
ドされ、列セレクト信号３が出力される。該セレクト信
号３によって、メモリ１内の該セレクト信号に対応する
列（Ｘ方向に配置された記憶素子群）が選択される。
方法を示す。同図において、交点選択構成になっている
メモリ１の記憶素子を選択する場合、アドレスデータＡ
Ｏ〜Ａ３の内、ＡＯおよびＡ１が列デコーダ２でデコー
ドされ、列セレクト信号３が出力される。該セレクト信
号３によって、メモリ１内の該セレクト信号に対応する
列（Ｘ方向に配置された記憶素子群）が選択される。
一方、アドレスデータＡ２およびＡ３は行デコーダ４で
デコードされ、行セレクト信号５が出力される。該セレ
クト信号５によって、メモリ１内の該セレクト信号５に
対応する行（Ｙ方向に配置された記憶素子群）が選択さ
れる。そして、該選択された列と行とが交差した位置の
記憶素子に対してデータが書き込まれ、また該記憶素子
に記憶されているデータが読み出される。メモリ１に対
するデータの入出力はデータバス８を介して行われる。
デコードされ、行セレクト信号５が出力される。該セレ
クト信号５によって、メモリ１内の該セレクト信号５に
対応する行（Ｙ方向に配置された記憶素子群）が選択さ
れる。そして、該選択された列と行とが交差した位置の
記憶素子に対してデータが書き込まれ、また該記憶素子
に記憶されているデータが読み出される。メモリ１に対
するデータの入出力はデータバス８を介して行われる。
上述のように、従来のメモリでは前記選択方法に従い１
回のアクセス毎に一個の記憶素子が選択され、その記憶
内容が書き換えられるようになっていた。
回のアクセス毎に一個の記憶素子が選択され、その記憶
内容が書き換えられるようになっていた。
（発明が解決しようとする課８）
上記した従来の技術は、次のような問題点を有していた
。
。
上述のように従来のＩＣメモリでは、ＣＰＵの１回のア
クセスで１個の記憶素子の記憶内容しか書き換えること
ができず、メモリの特定ブロック内の記憶内容を書き換
えたりクリアすることができなかった。また、メモリの
内容をすべて同じデータに書き換えるような単純な処理
を行うような場合でも、ＣＰＵから記憶素子１個ずつの
アドレスデータを出力し、メモリのすべてのアドレス範
囲をアクセスしなければならなかった。このように特定
ブロック内のデータを同一のデータに書き換えるような
単純な処理においても命令の処理時間が長くなる問題点
があった。
クセスで１個の記憶素子の記憶内容しか書き換えること
ができず、メモリの特定ブロック内の記憶内容を書き換
えたりクリアすることができなかった。また、メモリの
内容をすべて同じデータに書き換えるような単純な処理
を行うような場合でも、ＣＰＵから記憶素子１個ずつの
アドレスデータを出力し、メモリのすべてのアドレス範
囲をアクセスしなければならなかった。このように特定
ブロック内のデータを同一のデータに書き換えるような
単純な処理においても命令の処理時間が長くなる問題点
があった。
本発明は、前述の問題点を解決するためになされたもの
である。
である。
（課題を解決するための手段および作用）前記の問題点
を解決するために本発明は、列デコーダに接続されたア
ドレス無効手段を具備し、データの書き込み時に前記ア
ドレス無効手段から出力される信号に従って、列アドレ
スデータの任意ビットを無効化し、前記列アドレスデー
タの内、無効化されていないビットで表されたアドレス
データによって指定される記憶素子のすべてを同じデー
タに書き換えるように構成した点に特徴がある。
を解決するために本発明は、列デコーダに接続されたア
ドレス無効手段を具備し、データの書き込み時に前記ア
ドレス無効手段から出力される信号に従って、列アドレ
スデータの任意ビットを無効化し、前記列アドレスデー
タの内、無効化されていないビットで表されたアドレス
データによって指定される記憶素子のすべてを同じデー
タに書き換えるように構成した点に特徴がある。
上記構成による本発明では、入力アドレスの一部を無効
化することによって、無効化されていない残りのアドレ
ス入力によって任意の範囲の複数の記憶素子を指定でき
るので、１回のアクセスで睨数個の記憶素子のメモリ内
容を、すべて同一データに書き換えることができる。
化することによって、無効化されていない残りのアドレ
ス入力によって任意の範囲の複数の記憶素子を指定でき
るので、１回のアクセスで睨数個の記憶素子のメモリ内
容を、すべて同一データに書き換えることができる。
したがって、メモリ内の複数箇所のデータを同一データ
に更新するような場合においてアクセスの繰返しを回避
でき、データ処理装置における命令処理速度を従来より
向上することができる。
に更新するような場合においてアクセスの繰返しを回避
でき、データ処理装置における命令処理速度を従来より
向上することができる。
（実施例）
以下に図面を参照して、本発明の詳細な説明する。第１
図は本発明の一実施例を示すブロック図である。
図は本発明の一実施例を示すブロック図である。
同図においてメモリ１は４つの行アドレス１ａ〜ｌｄに
分割されていて、さらに各行は複数の列アドレスＬＯ〜
Ｌｎに区分されている。該メモリ１の各行アドレス１ａ
〜１ｄはデータバス１２ａ〜１２ｄによって、それぞれ
行セレクタ７のゲート７ａ〜７ｄおよびＩ１０バッファ
９のゲート９ａ〜９ｄに接続されている。１００〜ＩＯ
３はＩ１０バッファ９に接続されている入出カラインで
ある。
分割されていて、さらに各行は複数の列アドレスＬＯ〜
Ｌｎに区分されている。該メモリ１の各行アドレス１ａ
〜１ｄはデータバス１２ａ〜１２ｄによって、それぞれ
行セレクタ７のゲート７ａ〜７ｄおよびＩ１０バッファ
９のゲート９ａ〜９ｄに接続されている。１００〜ＩＯ
３はＩ１０バッファ９に接続されている入出カラインで
ある。
列デコーダ２には、列アドレス入力ＡＯ〜Ａ６および該
アドレス入力ＡＯ〜Ａ６の任意の入力信号を無効化する
、アドレス無効入力ＷＯ〜Ｗ２が接続されている。列ア
ドレス入力ＡＯ〜Ａ６は列デコーダ２によってデコード
され、列アドレスＬＯ〜Ｌｎの内の所定の列アドレスを
選択するための列セレクト信号６となってメモリ１に入
力される。
アドレス入力ＡＯ〜Ａ６の任意の入力信号を無効化する
、アドレス無効入力ＷＯ〜Ｗ２が接続されている。列ア
ドレス入力ＡＯ〜Ａ６は列デコーダ２によってデコード
され、列アドレスＬＯ〜Ｌｎの内の所定の列アドレスを
選択するための列セレクト信号６となってメモリ１に入
力される。
命令デコーダ１３には動作指示信号ＣＥ、読み出し信号
ＯＥ、書き込み信号ＷＥが入力され、命令デコーダ１３
でデコードされて列デコーダ２、行セレクタ７およびＩ
１０バッファ９に出力される。命令デコーダ１３から出
力された、出力イネーブル信号１０および書き込み信号
１１は列デコーダ２に接続され、読み出し／書き込み信
号１４はＩ１０バッファ９および行セレクタ７に接続さ
れる。さらに、行セレクタ７には、行アドレス１ａ〜１
ｄのいずれかを選択する行アドレス入力Ａ７および八８
が接続される。
ＯＥ、書き込み信号ＷＥが入力され、命令デコーダ１３
でデコードされて列デコーダ２、行セレクタ７およびＩ
１０バッファ９に出力される。命令デコーダ１３から出
力された、出力イネーブル信号１０および書き込み信号
１１は列デコーダ２に接続され、読み出し／書き込み信
号１４はＩ１０バッファ９および行セレクタ７に接続さ
れる。さらに、行セレクタ７には、行アドレス１ａ〜１
ｄのいずれかを選択する行アドレス入力Ａ７および八８
が接続される。
次に、前記列デコーダ２の構成と作用を図面を参照して
説明する。第２図は列デコーダの一例を示す回路図、第
３図は該回路図に示された列デコーダにおける信号の入
出力図である。
説明する。第２図は列デコーダの一例を示す回路図、第
３図は該回路図に示された列デコーダにおける信号の入
出力図である。
第２図において、列アドレス入力ＡＯ〜Ａ６はそれぞれ
２つに分岐されて、その１つはインバータ１６ａを介し
た否定信号となり、１４個の入力となってゲートアレイ
２ａに入力される。ＷＯ〜Ｗ２は列アドレス入力ＡＯ〜
Ａ６を無効化するためのアドレス無効入力である。アド
レス無効入力ＷＯ−Ｗ２はゲートアレー２ｂに入力され
てデコードされ、該デコード出力は前記ゲートアレー２
ａに入力されて、列アドレス入力ＡＯ〜Ａ６を無効化す
るための信号となる。該無効化信号は書き込み信号１１
に応答してゲートアレー２ａに出力される。ゲートアレ
ー２ａから出力された信号はゲートアレー２Ｃに入力さ
れ、列セレクト信号！θ〜！ｎとなって出力される。該
列セレクト信号は、出力イネーブル信号１０に応答して
出力される。列セレクト信号！θ〜！ｎが出力されると
、前記メモリ１の列アドレスＬＯ〜Ｌ７の内から該列セ
レクト信号７０〜！ｎに対応する列アドレスが選択され
る。
２つに分岐されて、その１つはインバータ１６ａを介し
た否定信号となり、１４個の入力となってゲートアレイ
２ａに入力される。ＷＯ〜Ｗ２は列アドレス入力ＡＯ〜
Ａ６を無効化するためのアドレス無効入力である。アド
レス無効入力ＷＯ−Ｗ２はゲートアレー２ｂに入力され
てデコードされ、該デコード出力は前記ゲートアレー２
ａに入力されて、列アドレス入力ＡＯ〜Ａ６を無効化す
るための信号となる。該無効化信号は書き込み信号１１
に応答してゲートアレー２ａに出力される。ゲートアレ
ー２ａから出力された信号はゲートアレー２Ｃに入力さ
れ、列セレクト信号！θ〜！ｎとなって出力される。該
列セレクト信号は、出力イネーブル信号１０に応答して
出力される。列セレクト信号！θ〜！ｎが出力されると
、前記メモリ１の列アドレスＬＯ〜Ｌ７の内から該列セ
レクト信号７０〜！ｎに対応する列アドレスが選択され
る。
上記列デコーダ２におけるデータの入出力関係を第３図
を参照して説明する。同図では、列アドレス入力［Ａ８
．Ａ５．Ａ４．Ａ３．Ａ２．Ａ１．ＡＯ］が［００１１
００１１に対して、アドレス無効入力［Ｗ２．シ１．シ
０］が［０００１〜［＋１１１の場合に出力される列セ
レクト信号を示す。
を参照して説明する。同図では、列アドレス入力［Ａ８
．Ａ５．Ａ４．Ａ３．Ａ２．Ａ１．ＡＯ］が［００１１
００１１に対して、アドレス無効入力［Ｗ２．シ１．シ
０］が［０００１〜［＋１１１の場合に出力される列セ
レクト信号を示す。
同図において、アドレス無効入力［Ｗ２．Ｗｌ、ＷＯ３
が［０００１の場合は列アドレス入力Ａ６〜ＡＯはすべ
て有効であり、列アドレス入力［００１１００１］がデ
コードされて出力される列セレクト信号！２５が出力さ
れ列アドレスＬ２５が指定される。アドレス無効入力［
Ｗ２．Ｗｌ、ＷＯ３が［００１］ （７）場合ハ列アド
レス入力ＡＯが無効化され、列アドレス入力ＡＯが”ｏ
’ と”ｉ”すなわち［００１１０００］ 、 ［００
１１００１１の場合の列セレクト信号！２４および！２
５が出力され、列アドレスＬ２４およびＬ２５の２列が
指定される。アドレス無効入力ｃｖｚ、ｖｔ、ｗｏ］が
［０１０１の場合は列アドレス入力ＡＯおよびＡ１が無
効化され、列アドレス入力ＡＯおよびＡ１が０′と“１
１すなわち［００１１０００］、［００１１００１］。
が［０００１の場合は列アドレス入力Ａ６〜ＡＯはすべ
て有効であり、列アドレス入力［００１１００１］がデ
コードされて出力される列セレクト信号！２５が出力さ
れ列アドレスＬ２５が指定される。アドレス無効入力［
Ｗ２．Ｗｌ、ＷＯ３が［００１］ （７）場合ハ列アド
レス入力ＡＯが無効化され、列アドレス入力ＡＯが”ｏ
’ と”ｉ”すなわち［００１１０００］ 、 ［００
１１００１１の場合の列セレクト信号！２４および！２
５が出力され、列アドレスＬ２４およびＬ２５の２列が
指定される。アドレス無効入力ｃｖｚ、ｖｔ、ｗｏ］が
［０１０１の場合は列アドレス入力ＡＯおよびＡ１が無
効化され、列アドレス入力ＡＯおよびＡ１が０′と“１
１すなわち［００１１０００］、［００１１００１］。
［００１１０１０］、［０Ｏ１１０１１］の場合の列セ
レクト信号１２４、 ｌ ２５． ｌ ２６． ｌ ２
７が出力され、列アドレスＬ２４〜Ｌ２７の４列が指定
される。
レクト信号１２４、 ｌ ２５． ｌ ２６． ｌ ２
７が出力され、列アドレスＬ２４〜Ｌ２７の４列が指定
される。
以下、上記と同様に無効化されたアドレス入力が“θ″
および“１”の場合の列セレクト信号が出力され、該列
セレクト信号に従って列アドレスが指定される。このよ
うに無効化されたアドレス入力がｎ個の場合には、２の
ｎ乗個の列アドレスが指定される。したがって、アドレ
ス無効入力ｃｗ２．ｗｔ、ｗｏ］が［１１１］の場合は
２の７乗個、すなわちＡＯ〜Ａ６で指定されるすべての
列アドレスが選択される。
および“１”の場合の列セレクト信号が出力され、該列
セレクト信号に従って列アドレスが指定される。このよ
うに無効化されたアドレス入力がｎ個の場合には、２の
ｎ乗個の列アドレスが指定される。したがって、アドレ
ス無効入力ｃｗ２．ｗｔ、ｗｏ］が［１１１］の場合は
２の７乗個、すなわちＡＯ〜Ａ６で指定されるすべての
列アドレスが選択される。
このように無効入力ＷＯ〜Ｗ２を入力することにより、
１種類の列アドレス入力によって、換言すれば、１０の
アクセスによって複数の列アドレスが指定できる。
１種類の列アドレス入力によって、換言すれば、１０の
アクセスによって複数の列アドレスが指定できる。
次に、」二記構成による本実施例におけるデータの読み
出し書き込みの動作を説明する。まずメモリ１からデー
タを読み出す場合には、列デコーダ２に列アドレスＡＯ
〜Ａ６を入力し、行セレクタ７に行アドレスＡ７および
八８を入力する。命令デコーダ１３には動作指示信号Ｃ
Ｅと、読み出し信号ＯＥを入力する。
出し書き込みの動作を説明する。まずメモリ１からデー
タを読み出す場合には、列デコーダ２に列アドレスＡＯ
〜Ａ６を入力し、行セレクタ７に行アドレスＡ７および
八８を入力する。命令デコーダ１３には動作指示信号Ｃ
Ｅと、読み出し信号ＯＥを入力する。
命令デコーダ１３に入力された動作指示信号ＣＥはデコ
ードされ、出力イネーブル信号１０となって列デコーダ
２に入力される。列デコーダ２は出力イネーブル信号１
０に応答して列セレクト信号６をメモリ１に出力する。
ードされ、出力イネーブル信号１０となって列デコーダ
２に入力される。列デコーダ２は出力イネーブル信号１
０に応答して列セレクト信号６をメモリ１に出力する。
該列セレクト信号６によって選択された列アドレスのメ
モリ素子の記憶内容がデータバス１２ａ〜１２ｄに出力
される。
モリ素子の記憶内容がデータバス１２ａ〜１２ｄに出力
される。
行セレクタ７においては、行アドレス入力Ａ？。
Ａ８および読み出し／書き込み信号１４に応答してゲー
ト７ａ〜７ｄのいずれか１つが、出力方向に開かれる。
ト７ａ〜７ｄのいずれか１つが、出力方向に開かれる。
ゲート？ａ〜７ｄのいずれかが選択されて開かれると、
データバス１２ａ〜１２ｄに出力されたデータの内の１
つが、Ｉ１０バッファ９を介して入出カライン１００〜
ＩＯ３の内の、前記選択されたゲートに対応するライン
に出力される。Ｉ１０バッファ９の各ゲート９ａ〜９ｄ
も読み出し／書き込み信号１４に応答して、その開方向
が決定される。
データバス１２ａ〜１２ｄに出力されたデータの内の１
つが、Ｉ１０バッファ９を介して入出カライン１００〜
ＩＯ３の内の、前記選択されたゲートに対応するライン
に出力される。Ｉ１０バッファ９の各ゲート９ａ〜９ｄ
も読み出し／書き込み信号１４に応答して、その開方向
が決定される。
メモリ１にデータを書き込む場合には、列デコーダ２に
列アドレスＡＯ〜Ａ６および列アドレス無効入力ＷＯ〜
Ｗ２を入力し、行セレクタ７に行アドレスＡ７およびＡ
８を入力する。命令デコーダ１３には動作指示信号ＣＥ
と、書き込み信号ＷＥを入力する。
列アドレスＡＯ〜Ａ６および列アドレス無効入力ＷＯ〜
Ｗ２を入力し、行セレクタ７に行アドレスＡ７およびＡ
８を入力する。命令デコーダ１３には動作指示信号ＣＥ
と、書き込み信号ＷＥを入力する。
命令デコーダ１３に入力された動作指示信号ＣＥおよび
書き込み信号ＷＥはデコードされ、出力イネーブル信号
１０および書き込み信号１１となって列デコーダ２に入
力される。列デコーダ２は出力イネーブル信号１０およ
び書き込み信号１１を受けると、列アドレス無効入力Ｗ
Ｏ〜Ｗ２に従って無効化された列アドレス入力ＡＯ〜Ａ
６をデコードして列セレクト信号６を出力する。列デコ
ーダ２における信号の人出力の関係は第２〜第３図を参
照して上述したので省略する。
書き込み信号ＷＥはデコードされ、出力イネーブル信号
１０および書き込み信号１１となって列デコーダ２に入
力される。列デコーダ２は出力イネーブル信号１０およ
び書き込み信号１１を受けると、列アドレス無効入力Ｗ
Ｏ〜Ｗ２に従って無効化された列アドレス入力ＡＯ〜Ａ
６をデコードして列セレクト信号６を出力する。列デコ
ーダ２における信号の人出力の関係は第２〜第３図を参
照して上述したので省略する。
一方、入力されるデータは入出カライン１００〜ＩＯ３
を介して、書き込み信号１４によって入力側に開かれた
１０バツフア９から、行アドレス入力Ａ７およびＡ８に
よって選択された行セレクタ７のゲート７ａ〜７ｄの内
のいずれかに入力される。
を介して、書き込み信号１４によって入力側に開かれた
１０バツフア９から、行アドレス入力Ａ７およびＡ８に
よって選択された行セレクタ７のゲート７ａ〜７ｄの内
のいずれかに入力される。
行セレクタ７のゲート７ａ〜７ｄの内のいずれかに入力
されたデータは、データバス１２ａ〜１２ｄの内、前記
ゲー）７ａ〜７ｄの内の選択されたいずれかのゲートに
対応するバスを通って、メモリ１内の前記列セレクタ信
号６で選択された列アドレスの記憶素子に格納される。
されたデータは、データバス１２ａ〜１２ｄの内、前記
ゲー）７ａ〜７ｄの内の選択されたいずれかのゲートに
対応するバスを通って、メモリ１内の前記列セレクタ信
号６で選択された列アドレスの記憶素子に格納される。
ここで、列セレクタ信号６によって選択された列アドレ
スが複数であれば、複数の記憶素子に同一データが格納
される。無効信号ＷＯ〜Ｗ２をすべて“１“にすれば列
アドレス入力はすべて無効化されるので、メモリのすべ
ての列アドレスが選択され、行セレクタ７で選択される
行アドレス１ａ〜１ｄの内のいずれか１つの行のすべて
の記憶素子の記憶内容を更新することができる。
スが複数であれば、複数の記憶素子に同一データが格納
される。無効信号ＷＯ〜Ｗ２をすべて“１“にすれば列
アドレス入力はすべて無効化されるので、メモリのすべ
ての列アドレスが選択され、行セレクタ７で選択される
行アドレス１ａ〜１ｄの内のいずれか１つの行のすべて
の記憶素子の記憶内容を更新することができる。
本実施例では上述の説明のように、１回の列アドレス入
力で複数の列アドレスを選択できるので、１回のメモリ
サイクルで該複数列アドレスの記憶内容を更新できる。
力で複数の列アドレスを選択できるので、１回のメモリ
サイクルで該複数列アドレスの記憶内容を更新できる。
また、無効入力ＷＯ〜Ｗ２を選択して、列アドレス入力
ＡＯ〜Ａ６の任意のビットを無効化できるので列アドレ
スを任意の範囲で指定できる。
ＡＯ〜Ａ６の任意のビットを無効化できるので列アドレ
スを任意の範囲で指定できる。
なお、本実施例では行セレクト信号Ａ７およびＡ８によ
ってゲート７ａ〜７ｄのいずれか１つを開くように構成
した例を示したが、該行セレクト信号Ａ７および八８を
行デコーダ（図示せず）を介して行セレクタ７に入力す
るようにし、前記行デコーダに前記ＷＯ〜Ｗ２と同様の
無効入力を与えることによって、前記行セレクト信号Ａ
７およびＡ８あるいは該行セレクト信号Ａ７およびＡ８
のいずれかを無効化することにより、複数個のゲートを
開くようにし、複数行の記憶内容を更新するようにする
こともできる。この場合の無効信号も前記列アドレス無
効信号と同様、命令デコーダ１３からの書き込み信号に
応答して、行デコーダに信号を出力するように構成する
。
ってゲート７ａ〜７ｄのいずれか１つを開くように構成
した例を示したが、該行セレクト信号Ａ７および八８を
行デコーダ（図示せず）を介して行セレクタ７に入力す
るようにし、前記行デコーダに前記ＷＯ〜Ｗ２と同様の
無効入力を与えることによって、前記行セレクト信号Ａ
７およびＡ８あるいは該行セレクト信号Ａ７およびＡ８
のいずれかを無効化することにより、複数個のゲートを
開くようにし、複数行の記憶内容を更新するようにする
こともできる。この場合の無効信号も前記列アドレス無
効信号と同様、命令デコーダ１３からの書き込み信号に
応答して、行デコーダに信号を出力するように構成する
。
このように複数列、複数行の記憶素子を指定することに
よってＣＰＵの１回のアクセスで広範囲の記憶素子の記
憶内容を書き換えることが可能となる。
よってＣＰＵの１回のアクセスで広範囲の記憶素子の記
憶内容を書き換えることが可能となる。
（発明の効果）
以上の説明から明らかなように、本発明によれば、ＣＰ
Ｕの１回のアクセスで複数個の記憶素子の記憶内容を書
き換えることができ、メモリの内容をすべて同じデータ
に書き換えるような場合でも、メモリのすべてのアドレ
ス範囲をアクセスする必要がなくなった。したがって特
定ブロック内のデータを同一のデータに書き換えるよう
な単純な処理において、命令の処理時間を大幅に短縮で
きるようになった。
Ｕの１回のアクセスで複数個の記憶素子の記憶内容を書
き換えることができ、メモリの内容をすべて同じデータ
に書き換えるような場合でも、メモリのすべてのアドレ
ス範囲をアクセスする必要がなくなった。したがって特
定ブロック内のデータを同一のデータに書き換えるよう
な単純な処理において、命令の処理時間を大幅に短縮で
きるようになった。
第１図は本発明の実施例を示すブロック図、第２図は列
デコーダの回路図、第３図は列デコーダの信号入出力図
、第４図は従来のメモリのブロック図である。 １・・・メモリ、２・・・列デコーダ、４・・・行デコ
ーダ、６・・・列セレクタ信号、７・・・行セレクタ、
９・・・Ｉ１０バッファ、１０・・・出力イネーブル信
号、１１・・・書き込み信号、！２ａ〜１２ｄ・・・デ
ータバス、１３・・・命令デコーダ、１４・・・読み出
し／書き込み信号、Ａ Ｏ−Ａ ６・・・列アドレス入
力、Ａ？、Ａ８・・・行アドレス入力、ＷＯ〜Ｗ２・・
・列アドレス無効入力 代理人 弁理士 平木道人 外１２ 第 １ 図 第 ４ 図
デコーダの回路図、第３図は列デコーダの信号入出力図
、第４図は従来のメモリのブロック図である。 １・・・メモリ、２・・・列デコーダ、４・・・行デコ
ーダ、６・・・列セレクタ信号、７・・・行セレクタ、
９・・・Ｉ１０バッファ、１０・・・出力イネーブル信
号、１１・・・書き込み信号、！２ａ〜１２ｄ・・・デ
ータバス、１３・・・命令デコーダ、１４・・・読み出
し／書き込み信号、Ａ Ｏ−Ａ ６・・・列アドレス入
力、Ａ？、Ａ８・・・行アドレス入力、ＷＯ〜Ｗ２・・
・列アドレス無効入力 代理人 弁理士 平木道人 外１２ 第 １ 図 第 ４ 図
Claims (2)
- （１）メモリの列アドレスを選択するための列セレクト
信号を出力するデコーダ、および該デコーダに出力命令
を出力する命令デコーダを有するＩＣメモリにおいて、
前記デコーダに入力された列アドレスデータを無効化す
るアドレス無効信号が前記デコーダに接続され、前記命
令デコーダから出力されるデータ書き込み信号に応答し
て、前記アドレス無効信号により列アドレスデータの任
意ビットを無効化し、無効化されていないビットの列ア
ドレスデータで表される列セレクト信号をメモリに出力
するように構成したことを特徴とするＩＣメモリ。 - （２）メモリの列アドレスを選択するための列セレクト
信号を出力するデコーダ、メモリの行アドレスを選択す
るためのデコーダ、および該両デコーダに出力命令を出
力する命令デコーダを有するＩＣメモリにおいて、前記
デコーダに入力された列アドレスデータを無効化するア
ドレス無効信号、および行アドレスデータを無効化する
無効信号が、それぞれ前記両デコーダに接続され、前記
命令デコーダから出力されるデータ書き込み信号に応答
して、前記アドレス無効信号により列アドレスデータお
よび行アドレスデータの任意ビットを無効化し、無効化
されていないビットの列アドレスデータおよび行アドレ
スデータで表される列セレクト信号および行セレクト信
号をメモリに出力するように構成したことを特徴とする
ＩＣメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63037122A JPH01211395A (ja) | 1988-02-19 | 1988-02-19 | Ｉｃメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63037122A JPH01211395A (ja) | 1988-02-19 | 1988-02-19 | Ｉｃメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01211395A true JPH01211395A (ja) | 1989-08-24 |
Family
ID=12488798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63037122A Pending JPH01211395A (ja) | 1988-02-19 | 1988-02-19 | Ｉｃメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01211395A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278389A (ja) * | 1990-03-27 | 1991-12-10 | Nec Corp | 読み書き制御回路 |
| JP2006040519A (ja) * | 2004-07-22 | 2006-02-09 | Samsung Electronics Co Ltd | 単位ｓｒａｍ単位で初期化できる半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61129796A (ja) * | 1984-11-28 | 1986-06-17 | Toshiba Corp | 半導体記憶装置 |
-
1988
- 1988-02-19 JP JP63037122A patent/JPH01211395A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61129796A (ja) * | 1984-11-28 | 1986-06-17 | Toshiba Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278389A (ja) * | 1990-03-27 | 1991-12-10 | Nec Corp | 読み書き制御回路 |
| JP2006040519A (ja) * | 2004-07-22 | 2006-02-09 | Samsung Electronics Co Ltd | 単位ｓｒａｍ単位で初期化できる半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5226147A (en) | Semiconductor memory device for simple cache system | |
| US5239642A (en) | Data processor with shared control and drive circuitry for both breakpoint and content addressable storage devices | |
| US5752260A (en) | High-speed, multiple-port, interleaved cache with arbitration of multiple access addresses | |
| US6282603B1 (en) | Memory with pipelined accessed and priority precharge | |
| EP0218523B1 (en) | programmable access memory | |
| US4384342A (en) | System for reducing access time to plural memory modules using five present-fetch and one prefetch address registers | |
| US5343437A (en) | Memory having nonvolatile and volatile memory banks | |
| JPH0612863A (ja) | デュアルポートｄｒａｍ | |
| JPH03286495A (ja) | 半導体記憶装置 | |
| US4884270A (en) | Easily cascadable and testable cache memory | |
| US4349875A (en) | Buffer storage control apparatus | |
| EP0122081A2 (en) | Semiconductor memory device | |
| US5703810A (en) | DRAM for texture mapping | |
| US4831625A (en) | Easily cascadable and testable cache memory | |
| JPH01211395A (ja) | Ｉｃメモリ | |
| US4982379A (en) | Semiconductor memory device having associative function | |
| JPH01124193A (ja) | 半導体記憶装置 | |
| JP2005149547A (ja) | メモリ制御装置及び集積回路 | |
| JPH0514359B2 (ja) | ||
| KR100575260B1 (ko) | 고속 라이트 기능을 갖는 그래픽 메모리 및 그 고속라이트방법 | |
| SU1417004A1 (ru) | Устройство адресации оперативной пам ти | |
| JPS62146480A (ja) | 半導体記憶装置 | |
| JPS5824942A (ja) | デ−タバス | |
| JPH06103162A (ja) | Ｒａｍアドレス制御装置 | |
| JPH0585988B2 (ja) |