JPS5824942A - デ−タバス - Google Patents
デ−タバスInfo
- Publication number
- JPS5824942A JPS5824942A JP56123199A JP12319981A JPS5824942A JP S5824942 A JPS5824942 A JP S5824942A JP 56123199 A JP56123199 A JP 56123199A JP 12319981 A JP12319981 A JP 12319981A JP S5824942 A JPS5824942 A JP S5824942A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- bit
- processing
- processing section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数ビットを並列に転送するデータバスを有す
る装置において、ビット単位のデータ転送を行なう方法
に関するものである。
る装置において、ビット単位のデータ転送を行なう方法
に関するものである。
従来一度セッドしたデータのうち１つ、あるいは２つ以
上のビットデータを変更する場合は、セットしたデータ
を制御装置（以下「（ｌＰｔｒＪと記す）に読みとって
ビット変更処理後再び元のレジスタに書き込む方法と、
レジスタ回路をビット単位で動作する回路とする方法が
とられていた。しかし前者は、データの読みとり、ビッ
ト処理、再書き込み、の手順を経るので処理速度が遅く
、プログツム容量も多く必要とする。また後者は、レジ
スタ回路が複雑になるため実装面積が増大する、などの
欠点があった。
上のビットデータを変更する場合は、セットしたデータ
を制御装置（以下「（ｌＰｔｒＪと記す）に読みとって
ビット変更処理後再び元のレジスタに書き込む方法と、
レジスタ回路をビット単位で動作する回路とする方法が
とられていた。しかし前者は、データの読みとり、ビッ
ト処理、再書き込み、の手順を経るので処理速度が遅く
、プログツム容量も多く必要とする。また後者は、レジ
スタ回路が複雑になるため実装面積が増大する、などの
欠点があった。
本発明は前記の欠点を解決し高速にビット処理が行なえ
るようにするものである。
るようにするものである。
以下、本発明を図面と共に詳細に説明する。
第１図は、実施例を示すブロック図であり、データ制御
を行なう０Ｐｔｒ（１）と、ａｒｍ（１）の出力するレ
ジスタ指定のアドレス信号をラッチするアドレスラッチ
（２）と、ビット単位のデータ変更処理を行なうビット
処理部（３）と、データを保持するレジスタ（４）、（
５）から構成される。レジスタが３つ以上の場合も同様
である。
を行なう０Ｐｔｒ（１）と、ａｒｍ（１）の出力するレ
ジスタ指定のアドレス信号をラッチするアドレスラッチ
（２）と、ビット単位のデータ変更処理を行なうビット
処理部（３）と、データを保持するレジスタ（４）、（
５）から構成される。レジスタが３つ以上の場合も同様
である。
このような構成の中で、レジスタ０１つ、たとえば（４
）のデータの内容を変更するには、まずＯＰυ（１）が
レジスタ（４）の番号を出力する。レジスタ番号はアド
レスラッチ（２）に記憶されアドレスバス（ム）に出力
する。読いてビット処理５（５）はレジスタ（４）の内
容を読みとる。次にＯ］ＦＶ（１）は変更するビットを
指定するデータを出力する。ビット処理部（３）は指定
されたピッ）のデータ変更処】後、データバス（！Ｉ）
に出力して並列にレジスタ（４）に書き込む。
）のデータの内容を変更するには、まずＯＰυ（１）が
レジスタ（４）の番号を出力する。レジスタ番号はアド
レスラッチ（２）に記憶されアドレスバス（ム）に出力
する。読いてビット処理５（５）はレジスタ（４）の内
容を読みとる。次にＯ］ＦＶ（１）は変更するビットを
指定するデータを出力する。ビット処理部（３）は指定
されたピッ）のデータ変更処】後、データバス（！Ｉ）
に出力して並列にレジスタ（４）に書き込む。
第２図は、１ビット分のビット処理回路例である。ゲー
ト（ｄ）、（７）と７リツプフロツプ（８）から構成さ
れる。ゲー）（６）と（７）の一方の入力は共に１１に
接続され、それぞれの出力は７リツププロツプのセット
、リセット入力に接続される。このような回路において
クロック人力（０）を加えてフリップ７０ツブ（８）の
出力（ｑ）を入力（Ｄｌ）と同じ状態にする。次にデー
タを変更する場合は入力（Ｄｌ）をハイレベルにしてセ
ット入力（Ｓ）、あるいはリセット入力（玖）を加える
。データを変更しない場合は入力（ＤＩ）をローレベル
とする。
ト（ｄ）、（７）と７リツプフロツプ（８）から構成さ
れる。ゲー）（６）と（７）の一方の入力は共に１１に
接続され、それぞれの出力は７リツププロツプのセット
、リセット入力に接続される。このような回路において
クロック人力（０）を加えてフリップ７０ツブ（８）の
出力（ｑ）を入力（Ｄｌ）と同じ状態にする。次にデー
タを変更する場合は入力（Ｄｌ）をハイレベルにしてセ
ット入力（Ｓ）、あるいはリセット入力（玖）を加える
。データを変更しない場合は入力（ＤＩ）をローレベル
とする。
本発明は上記のようにビット処理部を設ける事によって
、１回の出力命令でビット単位のデータ転送を行なう事
ができるため、高速かつプログラムも容易となる。更に
第１図におけるレジスタ（４）、（５）はアリツブプロ
ップを並列に配置するだけであるので実装面積も少なく
て済むなどの効果がある。
、１回の出力命令でビット単位のデータ転送を行なう事
ができるため、高速かつプログラムも容易となる。更に
第１図におけるレジスタ（４）、（５）はアリツブプロ
ップを並列に配置するだけであるので実装面積も少なく
て済むなどの効果がある。
図面の簡単な親羽
第１図は本発明の実施例を示すブロック図であり、第２
図は１ビット分のビット処理回路図である。
図は１ビット分のビット処理回路図である。
１・・・・・・制御部（（ｌＰｔｒ）
２・・・・・・アドレスラッチ
５・−・・−ビット処理部
４．５・・・・・・レジスタ回路
６．７−・・・・・ゲー）回路
８・・・・・・７リツプ７０ツブである。
以 上
出願人 株式会社第二精工舎
代理人 弁理士 最上 務
Claims (1)
- 複数ビットを並列に転送するデータバスを有はる装置に
おいて、ピッＦ処理部を装備し、容易にビット単位のデ
ータ転送ができる事を特徴とするデータバス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56123199A JPS5824942A (ja) | 1981-08-06 | 1981-08-06 | デ−タバス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56123199A JPS5824942A (ja) | 1981-08-06 | 1981-08-06 | デ−タバス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5824942A true JPS5824942A (ja) | 1983-02-15 |
Family
ID=14854640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56123199A Pending JPS5824942A (ja) | 1981-08-06 | 1981-08-06 | デ−タバス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62164132A (ja) * | 1986-01-16 | 1987-07-20 | Fujitsu Ltd | デイジタル信号処理回路 |
-
1981
- 1981-08-06 JP JP56123199A patent/JPS5824942A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62164132A (ja) * | 1986-01-16 | 1987-07-20 | Fujitsu Ltd | デイジタル信号処理回路 |
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