JPS62298836A - プログラム格納用ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［概　要］ 装置等を制御するためのマイクロプログラムを格納する
ＲＡ　Ｍ　＆−おいては通常メモリへのデータの書き込
みに用いるデータバスの幅くビット数）よりマイクロ命
令の長さく１ステップの長さ）の方がはるかに長い。そ
のなめ、従来、メモリにマイクロプログムを書き込むた
めの、マイクロ命令の長さの専用のレジスタを設け、こ
れによってマイクロプログラムのｉＰＬを行なっていた
。しかし、これはマイクロプラグラムのｉＰＬ　時しか
使うことのないレジスタが存在することによって装置の
小形化が阻害されているという問題点を有していた。本
発明はこのような従来の問題点を解決するため命令読み
出しレジスタにマイクロ命令を格納してこれをメモリに
並列的に書き込むことにより、従来のようなマイクロプ
ログラムのｉＰＬ専用の大量のレジスタを必要としない
ため、装置の小形化を図ることのできるＲＡＭの構成に
ついて開示している。

［産業上の利用分野］ 本発明はｉＣメモリの構成に関するものであって、特に
、マイクロプログラムのｉＰＬするための回路を内蔵す
るランダムアクセスメモリ（ＲＡＭ）の構成に係る。

［従来の技術］ 第４図は従来のＲＡＭを用いたプロセッサの構成を示す
図であって、５０１〜５０ｎはそれぞれＲＡＭ、５１、
・〜５１１１は書き込みレジスタ、５２１〜５２ｎは読
み出しレジスタ、５３は命令読み出しレジスタ、５４は
データバスを表している。

第４図において、ＲＡ　Ｍ　５１　＋　〜５１　ｎに貯
えられているマイクロプログラムは１命令ごとに命令レ
ジスタ５３に読み出されて実行される。

該マイクロブ１コグラムはシステム立ち上げ時や電源投
入時、あるいは障Ｗなどに伴うシステムリセット後の再
立上げ時等を契機として、外部記憶やホストプロセッサ
から転送されたものがイニシャルプログラムロード（ｉ
ＰＬ）としてＲＡＭに書き込まれる。

マイクロプログラムを構成する各マイクロ命令の令令長
は　通常、データバス５４のデータ幅に比し、かなり大
である。（例えば命令長が７２ビツト、データバスの幅
が１６ビツト等の例がある９）そのためマイクロプログ
ラムを　ＲＡＭに格納（ｉＰＬ）するときには、１マイ
クロ命令を何回かに分けてデータバス５４によって転送
し７、これを書き込みレジスタ５１１〜５１ｎにそれぞ
れ格納して対応するＲＡＭに書き込んでいた。

また、これらを読み出すためにはレジスタ５２１〜５２
ｎを用いて行なっていた。

［発明が解決しようとする問題点］ 上述したように従来のＲＡＭにおいては、初期設定時に
マイクロプログラムをｉＰＬするために用いる多量のレ
ジスタを設けなければならなかったにれらのレジスタは
、ＲＡＭからマイクロ命令を実行するため読み出す通常
の動作系とは別個に設けられるものであって、ｉＰＬ時
のみに用いられるものでありながら、その量も多く、装
置の小形化を阻んでいるという問題゛　　二３一 点があった。

本発明はこのような従来の問題点に鑑み、マイクロプロ
グラムのｉＰＬ専用のレジスタを設ける必要がなく、そ
のため、装置の小形化を図ることの可能なプログラム格
納用ＲＡＭを提供することを目的としている。

［問題点を解決するための手段］ 本発明によれば上述の目的は前記特許請求の範囲に記載
のとおり、マイクロプログラムを格納する　ｉＣメモリ
であって、実行するため読み出した１ステップのマイク
ロ命令を保持するレジスタと、該レジスタの各ビットの
値をそれぞれのビットの一方に隣接するビットに転送す
る回路と、該レジスタの全ビットの内容を並列的にメモ
リに書き込む回路とを具備することを特徴とするプログ
ラム格納用ＲＡＭにより達成される。

゛　　二４− ［作　用］ 本発明によるＲＡＭにおいては、通常はマイクロ命令の
実行に際してその１ステップを読み出して保持せしめる
レジスタに、マイクロ命令を分割して入出力バスによっ
て複数ビットずつ送り込むか、あるいは、その一端から
直列的にデータ（マイクロ命令）を１ビツトずつ送り込
み、これらを順次シフトすることにより、該レジスタに
１ステップ゛分のマイクロ命令全部が格納されたとき、
これを並列的にメモリに書き込むという処理を反復して
実施することによりマイクロプラグラムのｉＰＬを行な
う。そのため、従来のようなマイクロプラグラムのｉＰ
Ｉ、のための専用のレジスタを必要としない。

［実　施　例］ 第１図は本発明の　１実施例のブロック図であって、１
７．１□はＲＡＭ、２はアドレスデコーダ、３は制御回
路、４はメモリ部、５〜７はフリップフロップ、８〜１
０はトライステートバッファを表している。

第２図は上記ブロック図内の制御回路の構成の例を示す
図で１１〜１３はフリップフロップ、１４はＮＡＮＤＨ
路、１５はＯＲ回路を表している。

第３図は本発明の１実施例の動作を示すタイムチャート
であって、マイクロプラグラムのｉＰＬに際する動作を
表している。

以下、第１図〜第３図によって本発明の１実施例におけ
る　ｉＰＬ時のマイクロ命令の書き込み動作を説明する
。

第１図における制御回路３は＊Ｃ８信号の立下りのエツ
ジで＊ＷＥ信号のレベル判定を行ない［シフトモード］
か「ライトモード」かを決める。

そして、書き込み動作は以下の手順により行なわれる。

■まず、＊ＷＥ信号を“Ｌ”レベルとして＊Ｃ８信号の
立下りエツジでシフトモードにする。

■フリップフロップ６にＳＨＩ　ＦＴ　−ＣＫ信号を与
えると共にトライステートバッファ９にＳＢＦ　−ＥＮ
信号を与えて、直列データとして与えられるデータ（マ
イクロ命令の１ステップ）をフリップフロップ６に順次
格納する。

■上記の動作を必要なビット数について繰り返し行なう
７ ■各フリップフロップへのデータの格納が終わると＊Ｃ
８信号を０ＦＦ（“Ｈ″レベルにしてシフトモードを終
了する。

■次に、＊ＷＥ信号を“Ｈ″レベルして＊Ｃ８信号の立
下りのエツジでメモリライトモードにする。

■そして、トライステートバッファ９にＳＢＦ・ＥＮ信
号を与えメモリ部の入出力線にライトデータをのせ、こ
れをメモリ部に書き込む。

■メモリ部へのデータの書き込みが終了したら＊Ｃ８信
号を０ＦＦ（“Ｈ″レベルとしてメモリライトモードを
終了する。

上記実施例においては、マイクロ命令を直列データとし
て１ビツトずつレジスタに格納しながら、これを順次シ
フトすることにより、該マ゛　　　ニフー イクロ命令の１ステップ分のデータが該レジスタに格納
し終えたときメモリに書き込む場合について説明してい
るが、本発明は、また、入出力バスを用いて、マイクロ
命令を複数ビット（入出力バス幅分）一度にレジスタに
格納した後、シフトして１ビツトずつ他のメモリのレジ
スタに書き込み、書き込み終えたら再び複数ビットを一
度にに前記レジスタに書き込んで、これをシフトすると
いう動作を繰り返すことにより、マイクロ命令ｌステ７
１分のデータをレジスタに格納する方式を採ることもで
きる。

［発明の効果］ 以上説明したように本発明のプログラム格納用ＲＡＭに
おいては、マイクロプログラムのｉＰＬのために用いる
専用のレジスタを必要としないから、従来に比しハード
ウェア量を削減することができるので、装置をより小形
なものと成し得る利点がある。

本発明の実現のためにマイクロ命令保持用の゛　　二８
− レジスタに付加するトライステートバッファからなるシ
フト回路は、通常のマイクロ命令読み出し・実行の動作
やその速度に影響を与えることは全くない、そして、こ
れらの回路がメモリ内に設けられているのでメモリ周辺
の回路を簡潔なものと成し得る利点をも有する。

【図面の簡単な説明】

第１図は本発明の１実施例のブロック図、第２図は制御
回路の構成の例を示す図、第３図は本発明の１実施例の
動作を示すタイムチャート、第４図は従来のＲＡＭを用
いたプロセッサの構成を示す図である。 １．１□・・・・・・ＲＡＭ、２・・・・・・アドレス
デコーダ、３・・・・・・制御回路、４・・・・・・メ
モリ部、５〜７．１１〜１３・・・・・・フリップフロ
ップ、１４・・・・・・ＮＡＮＤ回路、１５・・・・・
・ＯＲ回路２．・′−丁゛＼、 代理人　弁理士　井　桁　貞　尖−；）制御回路℃ａ域
ανＡ示す図 第　２図 従来のＲＡｌｖ７を用い たプロセッサのオ組成を示す図 悴４　回

Claims (1)

【特許請求の範囲】
1. マイクロプログラムを格納するｉＣメモリであって、実
   行するため読み出した１ステップのマイクロ命令を保持
   するレジスタと、該レジスタの各ビットの値をそれぞれ
   のビットの一方に隣接するビットに転送する回路と、該
   レジスタの全ビットの内容を並列的にメモリに書き込む
   回路とを具備することを特徴とするプログラム格納用Ｒ
   ＡＭ。