JPS5888889A - 電子計算機 - Google Patents
電子計算機Info
- Publication number
- JPS5888889A JPS5888889A JP18597881A JP18597881A JPS5888889A JP S5888889 A JPS5888889 A JP S5888889A JP 18597881 A JP18597881 A JP 18597881A JP 18597881 A JP18597881 A JP 18597881A JP S5888889 A JPS5888889 A JP S5888889A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- writing
- designated
- written
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、処理装置の有効利用を図った電子計算機に関
する。
する。
電子計算機を画像処理や漢字処理等の目的で使用する場
合、メモリのクリアまたはメモリへの一定ピット列、即
ち同一パターンのくり返されるデータの書込処理が高速
で行なわれることが要求される。
合、メモリのクリアまたはメモリへの一定ピット列、即
ち同一パターンのくり返されるデータの書込処理が高速
で行なわれることが要求される。
従来の電子計算機においては、このようなメモリのクリ
アやメモリへの一定ビット列の書込処理は、プログラム
による処理装置に対するメモリ格納命令により処理装置
がデータの転送及び書込を行なうか、または磁気ディス
クなどの周辺装置から直接メモリへデータ転送を行なう
方法により実施していた。
アやメモリへの一定ビット列の書込処理は、プログラム
による処理装置に対するメモリ格納命令により処理装置
がデータの転送及び書込を行なうか、または磁気ディス
クなどの周辺装置から直接メモリへデータ転送を行なう
方法により実施していた。
ところが、前者の方法では、大量のデータ転送を行なう
場合、処理装置の１実行サイクルで転送できるデータ量
が限定されているため、実行サイクルを多く必要とし、
この間の処理装置の利用が制限を受けるという難点があ
った。また後者の方法では、処理装置を他の処理に有効
に使えるという利点はあるが、データ転送時間が長くか
かるという難点があった。
場合、処理装置の１実行サイクルで転送できるデータ量
が限定されているため、実行サイクルを多く必要とし、
この間の処理装置の利用が制限を受けるという難点があ
った。また後者の方法では、処理装置を他の処理に有効
に使えるという利点はあるが、データ転送時間が長くか
かるという難点があった。
本発明は、上記の事情に着目してなされたもので、その
目的とするところは、処理装置と非同期で動作する専用
の指定ピット列メモリ連続書込装置を、処理装置とは別
個に設けることによって、処理装置を使用することなく
メモリのクリアまたはメモリへの一定ピット列の書込処
理を＾速で行ない得る電子計算機を提供することにある
。
目的とするところは、処理装置と非同期で動作する専用
の指定ピット列メモリ連続書込装置を、処理装置とは別
個に設けることによって、処理装置を使用することなく
メモリのクリアまたはメモリへの一定ピット列の書込処
理を＾速で行ない得る電子計算機を提供することにある
。
第１図は本発明の電子計算機の一実施例のブロックダイ
ヤグラムである。
ヤグラムである。
図において、処理装置１とメモリ２と指定ピット列メモ
リ連続書込装置３とはパスライン４を介して連結されて
いる。
リ連続書込装置３とはパスライン４を介して連結されて
いる。
この指定ピット列メモリ連続書込装置３は、パスライン
４にメモリ２と並列に接続された。Ｉ Ｃや基板から成
り、処理装置１とは別個に設けられ、かつこれと非同期
で動作する装置であって、制御部３・１、メモリ書込ア
ドレス保持レジスタ３・２、未書込バイト数保持レジス
タ３・３およびビット列保持レジスタ３・４とから構成
されている。
４にメモリ２と並列に接続された。Ｉ Ｃや基板から成
り、処理装置１とは別個に設けられ、かつこれと非同期
で動作する装置であって、制御部３・１、メモリ書込ア
ドレス保持レジスタ３・２、未書込バイト数保持レジス
タ３・３およびビット列保持レジスタ３・４とから構成
されている。
一方、メモリ２内の制御用情報５は書込開始アドレス５
・１、書込バイト数５・２および指定ビット列５・３の
各データから構成されている。また、書込領域６は、メ
モリ２内に存在するクリア処理または一定ピット列の書
込処理を行なう領域であって、この書込領域６は書込セ
ル６・１．６・２、・・・６・ｎから構成されている。
・１、書込バイト数５・２および指定ビット列５・３の
各データから構成されている。また、書込領域６は、メ
モリ２内に存在するクリア処理または一定ピット列の書
込処理を行なう領域であって、この書込領域６は書込セ
ル６・１．６・２、・・・６・ｎから構成されている。
なお、本明細書において一定ピット列とは、例えば画像
信号の場合、罫線等の同一パターンのく゛り返し信号等
を意味しており、メモリのクリア処理は、すべてのビッ
トが０の一定ピット列の書込処理と同一であるから以下
の説明では、一定ピット列の書込についてのみ説明する
。
信号の場合、罫線等の同一パターンのく゛り返し信号等
を意味しており、メモリのクリア処理は、すべてのビッ
トが０の一定ピット列の書込処理と同一であるから以下
の説明では、一定ピット列の書込についてのみ説明する
。
第１図に示した構成の本発明の電子計算機は次のように
動作する。
動作する。
まず、プログラム中に指定ピット列メモリ連続書込装置
３を使用する命令が存在した場合、処理装置１は指定ピ
ット列メモリ連続書込装置３に対して動作開始のための
所定のコマンドを出力する。
３を使用する命令が存在した場合、処理装置１は指定ピ
ット列メモリ連続書込装置３に対して動作開始のための
所定のコマンドを出力する。
この時、事前にプログラムによってメモリ２内の制御用
情報５には転送されるべき所定のデータが格納されてい
るものとする。
情報５には転送されるべき所定のデータが格納されてい
るものとする。
さて、指定ピット列メモリ連続書込装置３内の制御部３
・１は、処理装置１からのコマンドに対応して、コマン
ド内に指定された制御用情報５の先頭アドレスを割り出
す。そして、制御部３・１は制御用情報５中の書込開始
アドレス５・１の値を指定ピット列メモリ連続書込装置
３のメモリ書込アドレス保持レジスタ３・２に書き込む
。
・１は、処理装置１からのコマンドに対応して、コマン
ド内に指定された制御用情報５の先頭アドレスを割り出
す。そして、制御部３・１は制御用情報５中の書込開始
アドレス５・１の値を指定ピット列メモリ連続書込装置
３のメモリ書込アドレス保持レジスタ３・２に書き込む
。
このメモリ書込アドレス保持レジスタ３・２の値は、書
込領域６の先頭アドレス、即ち書込領域のセル６・１の
アドレスである。次に制御部３・１は制御情報５中の書
込バイト数５・２の値を未書込バイト数保持レジスタ３
・３に書き込む。この時、未書込バイト数保持レジスタ
４・３には書込領域に書き込むべきくり返しデータの全
バイト数として、例えば数字ｎが書き込まれる。続いて
制御部３・１は指定ピット列５・３の値、即ち一定ピッ
ト列、例えば１バイト分の罫線データをビット列保持レ
ジスタ３・４に書こ込む。次に、制御部３・１はメモリ
書込アドレス保持レジスタ３・２の示すメモリ内のアド
レスである書込領域のセル６・１にビット列保持レジス
タ３・４のデータを書き込む。そしてこのとき、メモリ
書込アドレス保持レジスタ３・２の値に１を加えるとと
もに未書込バイト数保持しジス３・３の値から１を減す
る。この結果、メモリ書込アドレス保持レジスタ３・２
の値は書込領域のセル６・２のアドレスとなり、未書込
バイト数保持レジスタ３・３の値はｎ−１となる。さら
に、制御部３・１は上記の動作をくり返し、未書込バイ
ト数保持レジスタ３・３の値がＯになるまでメモリ書込
アドレス保持レジスタ３・２の示すメモリ内のアドレス
である書込領域６のセルにビット列保持レジスタ３・４
の値を書き込む。こうして、制御部３・１が書込領域の
セル６・ｎにビット列保持レジスタ３・４の値を書き込
んだ後、未書込バイト数保持レジスタ３・３の値がＯに
なり書込処理を完了する。
込領域６の先頭アドレス、即ち書込領域のセル６・１の
アドレスである。次に制御部３・１は制御情報５中の書
込バイト数５・２の値を未書込バイト数保持レジスタ３
・３に書き込む。この時、未書込バイト数保持レジスタ
４・３には書込領域に書き込むべきくり返しデータの全
バイト数として、例えば数字ｎが書き込まれる。続いて
制御部３・１は指定ピット列５・３の値、即ち一定ピッ
ト列、例えば１バイト分の罫線データをビット列保持レ
ジスタ３・４に書こ込む。次に、制御部３・１はメモリ
書込アドレス保持レジスタ３・２の示すメモリ内のアド
レスである書込領域のセル６・１にビット列保持レジス
タ３・４のデータを書き込む。そしてこのとき、メモリ
書込アドレス保持レジスタ３・２の値に１を加えるとと
もに未書込バイト数保持しジス３・３の値から１を減す
る。この結果、メモリ書込アドレス保持レジスタ３・２
の値は書込領域のセル６・２のアドレスとなり、未書込
バイト数保持レジスタ３・３の値はｎ−１となる。さら
に、制御部３・１は上記の動作をくり返し、未書込バイ
ト数保持レジスタ３・３の値がＯになるまでメモリ書込
アドレス保持レジスタ３・２の示すメモリ内のアドレス
である書込領域６のセルにビット列保持レジスタ３・４
の値を書き込む。こうして、制御部３・１が書込領域の
セル６・ｎにビット列保持レジスタ３・４の値を書き込
んだ後、未書込バイト数保持レジスタ３・３の値がＯに
なり書込処理を完了する。
最後に制御部３・１は、処理装置１に割り込みをかけ指
定ビット列メモリ連続書込−置３での処理が完了したこ
とを処理装置１に知らせる。
定ビット列メモリ連続書込−置３での処理が完了したこ
とを処理装置１に知らせる。
上記の処理の因、指定ピット列メモリ連続書込装置３の
制御部３・１は処理装置とは独立に、かつこれと非同期
で動作するので、この間処理装置１は他の処理を実行す
ることができる。
制御部３・１は処理装置とは独立に、かつこれと非同期
で動作するので、この間処理装置１は他の処理を実行す
ることができる。
なお、第２図に示すように指定ピット列メモリ連続書連
装ｗ１３の複数台をメモリ２に接続し、処理装置１から
のコマンドに対して指定ピット列メモリ連続書込装置３
を並列に動作させることによってメモリ２の広範囲な領
域に対して処理装置を使用することなく随時高速で一層
パターンを書き込むことが可能となり、処１Ｎ！時間の
一層の短縮化をはかることができる。
装ｗ１３の複数台をメモリ２に接続し、処理装置１から
のコマンドに対して指定ピット列メモリ連続書込装置３
を並列に動作させることによってメモリ２の広範囲な領
域に対して処理装置を使用することなく随時高速で一層
パターンを書き込むことが可能となり、処１Ｎ！時間の
一層の短縮化をはかることができる。
以上説明したように本発明の電子計算機は、メモリのク
リアまたは一層ビット列の書込処理を処理・装置とは非
同期で動作する指定ピット列メモリ連続書込装置で処理
するので処理時間の短縮化と処理装置の有効利用をはか
ることが可能である。
リアまたは一層ビット列の書込処理を処理・装置とは非
同期で動作する指定ピット列メモリ連続書込装置で処理
するので処理時間の短縮化と処理装置の有効利用をはか
ることが可能である。
第１図は本発明の電子計算機位置実施例の構成を示すブ
ロックダイヤグラム、第２図は他の実施例の１０ツクダ
イヤグラムである。 １・・・処理装置 ２・・・メモリ ３・・・指定ピット列メモリ連続書込装置３・１・・・
制御部 ３・２・・・メモリ書込アドレス保持 レジスタ ３・３・・・未書込バイト数保持レジ スタ ４・・・・・・・・・パスライン ５・・・・・・・・・制御用情報 ５・１・・・書込開始アドレス ５・２・・・書込バイト数 ５・３・・・指定ピット列 ６・・・・・・・・・書込領域 ６・１・・・書込領域のセル ６・２・・・書込領域のセル ６・ｎ・・・書込領域のセル 代理人 弁理士 須 山 佐 −
ロックダイヤグラム、第２図は他の実施例の１０ツクダ
イヤグラムである。 １・・・処理装置 ２・・・メモリ ３・・・指定ピット列メモリ連続書込装置３・１・・・
制御部 ３・２・・・メモリ書込アドレス保持 レジスタ ３・３・・・未書込バイト数保持レジ スタ ４・・・・・・・・・パスライン ５・・・・・・・・・制御用情報 ５・１・・・書込開始アドレス ５・２・・・書込バイト数 ５・３・・・指定ピット列 ６・・・・・・・・・書込領域 ６・１・・・書込領域のセル ６・２・・・書込領域のセル ６・ｎ・・・書込領域のセル 代理人 弁理士 須 山 佐 −
Claims (1)
- メモリと、処理装置と、この処理装置とは別個に設けら
れかつこれと非同期で動作する指定ピット列メモリ連続
書込装置を有し、この指定ピット列メモリ連続書込装置
は、書き込むべきデータのメモリ内のアドレスを記憶す
るメモリ書込アドレス保持レジスタと、書き込むべきデ
ータのバイト数を記憶する未書込バイト数保持レジスタ
と、書き込むべきデータの１単位を記憶するピット列保
持レジスタとから構成されていることを特徴とする電子
計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18597881A JPS5888889A (ja) | 1981-11-19 | 1981-11-19 | 電子計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18597881A JPS5888889A (ja) | 1981-11-19 | 1981-11-19 | 電子計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5888889A true JPS5888889A (ja) | 1983-05-27 |
Family
ID=16180203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18597881A Pending JPS5888889A (ja) | 1981-11-19 | 1981-11-19 | 電子計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5888889A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62251982A (ja) * | 1986-04-25 | 1987-11-02 | Fanuc Ltd | 画像処理装置 |
| JPH02100526A (ja) * | 1988-10-07 | 1990-04-12 | Fuji Electric Co Ltd | 個体識別方法 |
| JPH0991192A (ja) * | 1995-09-20 | 1997-04-04 | Chugoku Nippon Denki Software Kk | メモリ制御装置 |
-
1981
- 1981-11-19 JP JP18597881A patent/JPS5888889A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62251982A (ja) * | 1986-04-25 | 1987-11-02 | Fanuc Ltd | 画像処理装置 |
| JPH02100526A (ja) * | 1988-10-07 | 1990-04-12 | Fuji Electric Co Ltd | 個体識別方法 |
| JPH0991192A (ja) * | 1995-09-20 | 1997-04-04 | Chugoku Nippon Denki Software Kk | メモリ制御装置 |
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