JPS61269288A - 記憶素子モジユ−ル - Google Patents
記憶素子モジユ−ルInfo
- Publication number
- JPS61269288A JPS61269288A JP60110551A JP11055185A JPS61269288A JP S61269288 A JPS61269288 A JP S61269288A JP 60110551 A JP60110551 A JP 60110551A JP 11055185 A JP11055185 A JP 11055185A JP S61269288 A JPS61269288 A JP S61269288A
- Authority
- JP
- Japan
- Prior art keywords
- storage element
- shift
- memory element
- address
- register
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ処理装置における記憶素子に関し、特に
シフト動作制御に関する。
シフト動作制御に関する。
従来この種の記憶素子に対するシフト動作は、シフト制
御部と関連するアドレスレジスタ、書込み用レジスタ、
読出し用レジスタを記憶素子外部に構成し、シフト制御
によりアドレスを設定し、クロツクを与えることにより
読出し、通常のシフトパスを用い引き出していた。又、
書込みにおいてもアドレスと書込みデータを設定し、書
込み用クロックを与えることにより書込みを行っていた
。
御部と関連するアドレスレジスタ、書込み用レジスタ、
読出し用レジスタを記憶素子外部に構成し、シフト制御
によりアドレスを設定し、クロツクを与えることにより
読出し、通常のシフトパスを用い引き出していた。又、
書込みにおいてもアドレスと書込みデータを設定し、書
込み用クロックを与えることにより書込みを行っていた
。
（発明が解決しようとする問題点）
上述した従来の記憶素子のシフト動作は、外部にあるア
ドレスレジスタ、書込み用レジスタ等に対しシフト制御
部が設定する方式であり、記憶素子のアドレス１つに対
して必ずその都度設定しなければならない。その為シフ
ト制御部が複雑になりより多くのタイミングロスが出て
いた。
ドレスレジスタ、書込み用レジスタ等に対しシフト制御
部が設定する方式であり、記憶素子のアドレス１つに対
して必ずその都度設定しなければならない。その為シフ
ト制御部が複雑になりより多くのタイミングロスが出て
いた。
本発明の目的は、上述の欠点を改善し、シフト動作機能
を持つ記憶素子モジュールを提供することにある。
を持つ記憶素子モジュールを提供することにある。
本発明の記憶素子モジュールは、書込み及び読出し可能
な記憶素子と、前記記憶素子をアドレスする手段と、前
記アドレス手段の内容を＋１する手段と、前記記憶素子
への書込みデータを保持する手段と、前記記憶素子から
の読出しデータを保持する手段と、通常書込み・読出し
機能を切替える手段とを具備し、前記記憶素子に対する
シフト動作を可能としたことを特徴としている。
な記憶素子と、前記記憶素子をアドレスする手段と、前
記アドレス手段の内容を＋１する手段と、前記記憶素子
への書込みデータを保持する手段と、前記記憶素子から
の読出しデータを保持する手段と、通常書込み・読出し
機能を切替える手段とを具備し、前記記憶素子に対する
シフト動作を可能としたことを特徴としている。
以下本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例である記憶素子モジュールを
示す。この記憶素子モジュールｌは、記憶素子２、アド
レスレジスタ３、アダー（加算器）４、フリップフロッ
プ５，６、セレクトゲート８．９を備えている。
示す。この記憶素子モジュールｌは、記憶素子２、アド
レスレジスタ３、アダー（加算器）４、フリップフロッ
プ５，６、セレクトゲート８．９を備えている。
記憶素子２は書込み及び読出し可能な記憶素子であり、
レジスタ３は記憶素子２のアドレスを保持するアドレス
レジスタである。アダー４はレジスタ３のカウントアツ
プ（＋１）の為の演算回路である。アドレスレジスタ３
は、セレクトゲート８を介して記憶素子２に結合されて
いる。セレクトゲート８は、記憶素子モジュール１の外
部に設けられている通常の読出し・書込み用外部アドレ
スレジスタ９と、アドレスレジスタ３との切替えを行う
ゲートである。
レジスタ３は記憶素子２のアドレスを保持するアドレス
レジスタである。アダー４はレジスタ３のカウントアツ
プ（＋１）の為の演算回路である。アドレスレジスタ３
は、セレクトゲート８を介して記憶素子２に結合されて
いる。セレクトゲート８は、記憶素子モジュール１の外
部に設けられている通常の読出し・書込み用外部アドレ
スレジスタ９と、アドレスレジスタ３との切替えを行う
ゲートである。
フリップフロップ５は、シフトデータ用バス１０からシ
フトアウトデータ（書込みデータ）を受取り、書込みが
終了するまで保持するものであり、セレクトゲート７を
介して記憶素子２に結合されている。セレクトゲート７
は、記憶素子モジュール１の外部に設けられ、書込み用
データを保持する通常の書込み用外部レジスタ１１と、
フリップフロップ５との切替えを行うゲートである。
フトアウトデータ（書込みデータ）を受取り、書込みが
終了するまで保持するものであり、セレクトゲート７を
介して記憶素子２に結合されている。セレクトゲート７
は、記憶素子モジュール１の外部に設けられ、書込み用
データを保持する通常の書込み用外部レジスタ１１と、
フリップフロップ５との切替えを行うゲートである。
フリップフロップ６は、記憶素子２と接続されており、
記憶素子２からの読出しデータを受取り、シフトデータ
用バス１２にシフトアウトデータとして送出する。記憶
素子２は、また、通常の読出しバス１３に接続されてい
る。
記憶素子２からの読出しデータを受取り、シフトデータ
用バス１２にシフトアウトデータとして送出する。記憶
素子２は、また、通常の読出しバス１３に接続されてい
る。
次に、本実施例の記憶素子モジュールの動作を説明する
。
。
シフト動作開始前にアドレスレジスタ３をリセットし記
憶素子２のアドレスを初期化する（０番地）、次に、記
憶素子２に読出し用クロックが与えられるとアドレスレ
ジスタ３で示された記憶素子２の内容（０番地）が読出
され、フリップフロップ６に取込まれる。フリップフロ
ップ６の出力はシフトデータ用バス１２を経て別な記憶
素子モジュール等へのシフトアウトデータとして提供さ
れる。
憶素子２のアドレスを初期化する（０番地）、次に、記
憶素子２に読出し用クロックが与えられるとアドレスレ
ジスタ３で示された記憶素子２の内容（０番地）が読出
され、フリップフロップ６に取込まれる。フリップフロ
ップ６の出力はシフトデータ用バス１２を経て別な記憶
素子モジュール等へのシフトアウトデータとして提供さ
れる。
又、フリップフロップ５へは他の記憶素子モジュール等
からのシフトアウトデータがシフトデータ用パス１０を
経て取込まれ書込み用データとして保持される。次に、
書込み用クロ・ツクが与えられるとレジスタ３で示され
た記憶素子２のアドレスヘフリフプフロップ５の内容が
書込まれる。又、レジスタ３は記憶素子２の次に処理す
るアドレスを示す為アダー４の内容（＋１）が取込まれ
る。
からのシフトアウトデータがシフトデータ用パス１０を
経て取込まれ書込み用データとして保持される。次に、
書込み用クロ・ツクが与えられるとレジスタ３で示され
た記憶素子２のアドレスヘフリフプフロップ５の内容が
書込まれる。又、レジスタ３は記憶素子２の次に処理す
るアドレスを示す為アダー４の内容（＋１）が取込まれ
る。
以上の動作を記憶素子２の全アドレスまで繰返すことに
よりシフト動作を行わせることができる。
よりシフト動作を行わせることができる。
以上、本発明の一実施例について説明したが、本発明は
この実施例にのみ限定されるものではなく、本発明の範
囲内で種々の変形、変更が可能なことは勿嘉余である。
この実施例にのみ限定されるものではなく、本発明の範
囲内で種々の変形、変更が可能なことは勿嘉余である。
以上説明したように本発明は、記憶素子に対しシフト動
作回路を付加した記憶素子モジュールにすることにより
、記憶素子のシフト動作が周辺部に特別なシフト制御を
用いること無く高速に処理出来る効果がある。
作回路を付加した記憶素子モジュールにすることにより
、記憶素子のシフト動作が周辺部に特別なシフト制御を
用いること無く高速に処理出来る効果がある。
第１図は本発明の一実施例を示す図である。
１・・・・・記憶素子モジュール
２・・・・・記憶素子
３・・・・・アドレスレジスタ
４・・・・・アダー
５．６・・・フリップフロップ
７．８・・・セレクトゲート
Claims (1)
- （１）書込み及び読出し可能な記憶素子と、前記記憶素
子をアドレスする手段と、前記アドレス手段の内容を＋
１する手段と、前記記憶素子への書込みデータを保持す
る手段と、前記記憶素子からの読出しデータを保持する
手段と、通常書込み・読出し機能を切替える手段とを具
備し、前記記憶素子に対するシフト動作を可能としたこ
とを特徴とする記憶素子モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110551A JPS61269288A (ja) | 1985-05-24 | 1985-05-24 | 記憶素子モジユ−ル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110551A JPS61269288A (ja) | 1985-05-24 | 1985-05-24 | 記憶素子モジユ−ル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269288A true JPS61269288A (ja) | 1986-11-28 |
Family
ID=14538690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110551A Pending JPS61269288A (ja) | 1985-05-24 | 1985-05-24 | 記憶素子モジユ−ル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269288A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02168496A (ja) * | 1988-09-14 | 1990-06-28 | Kawasaki Steel Corp | 半導体メモリ回路 |
| WO2019054495A1 (ja) * | 2017-09-15 | 2019-03-21 | 国立大学法人東北大学 | メモリ回路デバイス及びその使用方法 |
-
1985
- 1985-05-24 JP JP60110551A patent/JPS61269288A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02168496A (ja) * | 1988-09-14 | 1990-06-28 | Kawasaki Steel Corp | 半導体メモリ回路 |
| WO2019054495A1 (ja) * | 2017-09-15 | 2019-03-21 | 国立大学法人東北大学 | メモリ回路デバイス及びその使用方法 |
| JPWO2019054495A1 (ja) * | 2017-09-15 | 2021-01-07 | 国立大学法人東北大学 | メモリ回路デバイス及びその使用方法 |
| US11183228B2 (en) | 2017-09-15 | 2021-11-23 | Tohoku University | Memory circuit device including a selection circuit unit shared by a write circuit unit and a read circut unit |
| US11600313B2 (en) | 2017-09-15 | 2023-03-07 | Tohoku University | Memory circuit device including a selection circuit unit shared by a write circuit unit and a read circuit unit |
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