JPS60253086A - ラツチ機能付メモリ集積回路 - Google Patents
ラツチ機能付メモリ集積回路Info
- Publication number
- JPS60253086A JPS60253086A JP59110617A JP11061784A JPS60253086A JP S60253086 A JPS60253086 A JP S60253086A JP 59110617 A JP59110617 A JP 59110617A JP 11061784 A JP11061784 A JP 11061784A JP S60253086 A JPS60253086 A JP S60253086A
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- JP
- Japan
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- write
- pulse
- address
- information
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はメモリＩＣに関するもので、特にメモ’ＪＩＣ
の書込み機能に関するものである。
の書込み機能に関するものである。
（従来の技術）
この種の外部書込みパルスのエッヂで規定した内部整形
パルスを用いる方式は、外部装置での書込みパルス作成
が簡単になるために用いられている。
パルスを用いる方式は、外部装置での書込みパルス作成
が簡単になるために用いられている。
従来、この種のメモリＩＣにおいては第４図のブロック
図に示すように、アドレス情報はアドレス情報入力端子
１０からアドレスバッファ回路２０′。
図に示すように、アドレス情報はアドレス情報入力端子
１０からアドレスバッファ回路２０′。
アドレスデコーダ部２２を経てメモリセル２３の特定セ
ルを指定し、書込み情報は書込み情報入力端子１１から
データバッファ回路２１”ｉ経てメモリセル２３に供給
さノｔ、書込みパルスは書込ミパルス入力端子１２から
書込みパルス整形回路２５゜書込みパルスバッファ回路
４１を経て内部整形パルスとなってメモリセル２３に入
力していた。また、読出し動作時には、メモリセル２３
から読出し情報パ、ファ部２４を通して読出し情報出力
端子１３から読出し情報が出力される構成になっていた
。しかしこの方式では、メモリＩＣ自体の内部整形パル
ス幅のばらつきが大きい。第３図（ａｌの書込みタイミ
ング図に示すように１このパルス幅のばらつきを保障す
るために、アドレスホールド規定値、書込みデータホー
ルド規定値が大きくなるという欠点金もっていた。した
がって、アドレスホールド値およびデータホールド値を
保障するために、書込みサイクルを小さくできないとい
う欠点があった。
ルを指定し、書込み情報は書込み情報入力端子１１から
データバッファ回路２１”ｉ経てメモリセル２３に供給
さノｔ、書込みパルスは書込ミパルス入力端子１２から
書込みパルス整形回路２５゜書込みパルスバッファ回路
４１を経て内部整形パルスとなってメモリセル２３に入
力していた。また、読出し動作時には、メモリセル２３
から読出し情報パ、ファ部２４を通して読出し情報出力
端子１３から読出し情報が出力される構成になっていた
。しかしこの方式では、メモリＩＣ自体の内部整形パル
ス幅のばらつきが大きい。第３図（ａｌの書込みタイミ
ング図に示すように１このパルス幅のばらつきを保障す
るために、アドレスホールド規定値、書込みデータホー
ルド規定値が大きくなるという欠点金もっていた。した
がって、アドレスホールド値およびデータホールド値を
保障するために、書込みサイクルを小さくできないとい
う欠点があった。
（発明が解決しようとする問題点）
本発明の目的は、上述の書込み機能に関して書込みサイ
クルを小さくできないという問題点全解決したメモリＩ
Ｃｔ−提供することにある。
クルを小さくできないという問題点全解決したメモリＩ
Ｃｔ−提供することにある。
（問題点を解決するための手段）
本発明は上述の問題点を解決するために１行および列に
配置されたＩＣメモリセルを含み、外部より与えられる
アドレス情報に対応した特定のメモリセルに、書込みパ
ルスのエッヂで規定した内部整形パルス入力により、書
込み情報を書込む機能と、前記メモリセルから情報を読
出す機能とを有スるランダムアクセスメモリＩＣにおい
て、前記アドレス情報および書込み情報入力部に、前記
アドレスおよび書込み情報を入力とし、前記書込みパル
スのエッヂで規定した内部整形パルス全クロック入力と
するアドレスおよびデータラッチ回路全それぞれ付加し
、前記う、子回路のアドレスおよび書込み情報出力をメ
モリセルに入力させる構成を採用するものである。
配置されたＩＣメモリセルを含み、外部より与えられる
アドレス情報に対応した特定のメモリセルに、書込みパ
ルスのエッヂで規定した内部整形パルス入力により、書
込み情報を書込む機能と、前記メモリセルから情報を読
出す機能とを有スるランダムアクセスメモリＩＣにおい
て、前記アドレス情報および書込み情報入力部に、前記
アドレスおよび書込み情報を入力とし、前記書込みパル
スのエッヂで規定した内部整形パルス全クロック入力と
するアドレスおよびデータラッチ回路全それぞれ付加し
、前記う、子回路のアドレスおよび書込み情報出力をメ
モリセルに入力させる構成を採用するものである。
（実施例）
次に本発明の実施例について図面全参照して説明する。
本発明の実施例を示す第１図のブロック回路図を参照す
ると、本発明のラッチ機能付メモＩＪ Ｉ Ｃは、アド
レス入力端子１０と書込み情報入力端子１１にラッチ回
路２０および２１を接続し、又書込みパルスは書込みパ
ルス入力端子１２から書込みパルス整形回路２５．書込
みパルスバッファ回路４１を経て内部整形パルスとなり
、上記のラッチ回路２０および２１のクロ、り入力とし
て供給されている。そして、ラッチ回路２０および２１
の出力はメモリセル２３に入力する。その他については
従来の構成を示す第４図と同様である。
ると、本発明のラッチ機能付メモＩＪ Ｉ Ｃは、アド
レス入力端子１０と書込み情報入力端子１１にラッチ回
路２０および２１を接続し、又書込みパルスは書込みパ
ルス入力端子１２から書込みパルス整形回路２５．書込
みパルスバッファ回路４１を経て内部整形パルスとなり
、上記のラッチ回路２０および２１のクロ、り入力とし
て供給されている。そして、ラッチ回路２０および２１
の出力はメモリセル２３に入力する。その他については
従来の構成を示す第４図と同様である。
次に本実施例の動作について説明する。アドレス情報は
アドレス情報入力端子１０に入力し、アドレスラッチ回
路２０全通ってアドレスデコーダ部２２でデコードされ
、メモリセル２３の特定メモリセルを選択する。書込み
情報は書込み情報入力端子１１に入力し、データラッチ
回路２１全通しメモリセル２３に送られる。又メモリセ
ル２３からアドレス情報で選択された内容が、読出［５
情報バッファ部２４全通して読出し情報出力端子１３か
ら出力される。書込みパルス入力端子１２に入力した書
込みパルスは、書込みパルス整形回路２５で規定パルス
１ｌｔｉｋ作成し、内部整形パルスとするとともに、書
込みパルス整形回路２５の出力は、アドレスラッチ回路
２０及びデータラッチ回路２１のクロック入力となる。
アドレス情報入力端子１０に入力し、アドレスラッチ回
路２０全通ってアドレスデコーダ部２２でデコードされ
、メモリセル２３の特定メモリセルを選択する。書込み
情報は書込み情報入力端子１１に入力し、データラッチ
回路２１全通しメモリセル２３に送られる。又メモリセ
ル２３からアドレス情報で選択された内容が、読出［５
情報バッファ部２４全通して読出し情報出力端子１３か
ら出力される。書込みパルス入力端子１２に入力した書
込みパルスは、書込みパルス整形回路２５で規定パルス
１ｌｔｉｋ作成し、内部整形パルスとするとともに、書
込みパルス整形回路２５の出力は、アドレスラッチ回路
２０及びデータラッチ回路２１のクロック入力となる。
次に書込みパルス整形回路２５およびアドレスラッチ回
路２０、データラッチ回路２１について、その詳細を示
す第２図を参照すると、情報入力端子群３０はアドレス
情報入力端子１０又は書込み情報入力端子１１を示し、
ラッチ回路４０はアドレスラッチ回路２０又はデータラ
ッチ回路２１を示し、出力群３２Ｆ′ｉラッチ回路２０
又は２１の出力を示している。書込みパルス入力端子１
２からの入力は書込みパルス整形回路２５で規定パルス
幅を作成し、書込みパルスバッファ回路４１’ｊ経てメ
モリセル２３の書込み用内部整形パルスとなると共に、
う、子回路４０のクロ、り入力となる。
路２０、データラッチ回路２１について、その詳細を示
す第２図を参照すると、情報入力端子群３０はアドレス
情報入力端子１０又は書込み情報入力端子１１を示し、
ラッチ回路４０はアドレスラッチ回路２０又はデータラ
ッチ回路２１を示し、出力群３２Ｆ′ｉラッチ回路２０
又は２１の出力を示している。書込みパルス入力端子１
２からの入力は書込みパルス整形回路２５で規定パルス
幅を作成し、書込みパルスバッファ回路４１’ｊ経てメ
モリセル２３の書込み用内部整形パルスとなると共に、
う、子回路４０のクロ、り入力となる。
書込みパルス入力端子１２への入力の無効時、つまり読
出し動作時には、情報入力端子群３０への入力はラッチ
回路４０をバッファとして使用し、出力群３２として出
力される。書込みパルス入力端子１２への入力の有効時
、つ１り書込み動作時には、情報入力端子群３０への入
力の内部整形パルス直前の情報入力の内容全データラ、
子回路４０でホールドし、そのホールド内容を出力群３
２として出力する。書込みパルス整形回路２５で規定さ
れたパルス幅まで、ラッチ構成回路が動作する。
出し動作時には、情報入力端子群３０への入力はラッチ
回路４０をバッファとして使用し、出力群３２として出
力される。書込みパルス入力端子１２への入力の有効時
、つ１り書込み動作時には、情報入力端子群３０への入
力の内部整形パルス直前の情報入力の内容全データラ、
子回路４０でホールドし、そのホールド内容を出力群３
２として出力する。書込みパルス整形回路２５で規定さ
れたパルス幅まで、ラッチ構成回路が動作する。
次に本発明のメモＩＪ Ｉ Ｃを使用した場合の書込み
サイクルについて説明する。従来技術について前に説明
した通り、メモＩＪ Ｉ Ｃ入力点でのばらつきや、メ
モリＩＣ内部の特にパルス整形回路でのばらつきは、ど
の装置構成をとっても避けられないものであり、この現
状の中でいかに書込みサイクルを小さくするかが問題と
なる。本発明のメモリＩＣを装置に採用することにより
、第３図ｉａｌのタイミング図による書込みサイクルか
ら第３図ｆｂｌのタイミング図による書込みサイクルへ
書込みサイクルを小さくすることが可能となる。
サイクルについて説明する。従来技術について前に説明
した通り、メモＩＪ Ｉ Ｃ入力点でのばらつきや、メ
モリＩＣ内部の特にパルス整形回路でのばらつきは、ど
の装置構成をとっても避けられないものであり、この現
状の中でいかに書込みサイクルを小さくするかが問題と
なる。本発明のメモリＩＣを装置に採用することにより
、第３図ｉａｌのタイミング図による書込みサイクルか
ら第３図ｆｂｌのタイミング図による書込みサイクルへ
書込みサイクルを小さくすることが可能となる。
第３図（ａｌでは、書込みパルス入力での情報入力ホー
ルド規定値は門値を保障しなければならないが、本発明
のメモ１ＪＩＣｔ−使用することによって、第３図ｆｂ
）のように情報入力がラッチされるので、情報入力ホー
ルド規定値は蛎値を保障すれば、次のサイクルへの影響
なしに動作できることになる。
ルド規定値は門値を保障しなければならないが、本発明
のメモ１ＪＩＣｔ−使用することによって、第３図ｆｂ
）のように情報入力がラッチされるので、情報入力ホー
ルド規定値は蛎値を保障すれば、次のサイクルへの影響
なしに動作できることになる。
このため情報入力の鎮値と一値の差だけ書込みサイクル
を小さくすることが可能となる。
を小さくすることが可能となる。
（発明の効果）
以上説明したように本発明によれば、メモリＩＣのアド
レスおよび書込み情報入力部に、書込みパルスを整形し
た内部整形パルスをクロックとするラッチ回路を付加す
るように構成したので、書込みサイクルを小さくし、メ
モ’Ｊ Ｉ Ｃの書込み動作の高速化が図れるという効
果がある。
レスおよび書込み情報入力部に、書込みパルスを整形し
た内部整形パルスをクロックとするラッチ回路を付加す
るように構成したので、書込みサイクルを小さくし、メ
モ’Ｊ Ｉ Ｃの書込み動作の高速化が図れるという効
果がある。
第１図は本発明のラッチ機能付メモリＩＣのブロック構
成図、第２図は第１図で示した各ラッチ回路の詳細回路
図、第３図ｉａｌは従来のメモＩＪ Ｉ Ｃ使用時の書
込みタイミング図、第３（Ｑ］ｉｂｌは本発明のラッチ
機能付メモ１ＪＩＣｔ−使用した時の書込みタイミング
図、第４図は従来のメモリＩＣのブロック構成図を示す
。１０・ ・アドレス情報入力端子、１１・・・・書込
み情報入力端子、１２・・・書込みパルス入力端子、１
３ ・−読出し情報出力端子、２０− アドレスラッチ
回路、２０′ −・アドレスバッファ回路、２１−・−
・データラッチ回路、２１′・・・・データバ、ファ回
路、２２・・・アドレスデコード部、２３・・・・・・
メモリセル、２４・・・・・・読出し情報バッファ部、
２５・・・・・・書込みパルス整形回路、３０・・・・
・情報入力端子群、３２・・・・・・ラッチ出力群、３
３・・・・・書込みパルス整形出力、４０ ・・・ラッ
チ回路群、４１・・・書込みパルスバ、ファ回路。 代理人 弁理士 栗 １）春 雄 ％ ｒ別 Ｑ−一〃 ツー６２７ ／Ｊ 、１ ２、ウ一″′
成図、第２図は第１図で示した各ラッチ回路の詳細回路
図、第３図ｉａｌは従来のメモＩＪ Ｉ Ｃ使用時の書
込みタイミング図、第３（Ｑ］ｉｂｌは本発明のラッチ
機能付メモ１ＪＩＣｔ−使用した時の書込みタイミング
図、第４図は従来のメモリＩＣのブロック構成図を示す
。１０・ ・アドレス情報入力端子、１１・・・・書込
み情報入力端子、１２・・・書込みパルス入力端子、１
３ ・−読出し情報出力端子、２０− アドレスラッチ
回路、２０′ −・アドレスバッファ回路、２１−・−
・データラッチ回路、２１′・・・・データバ、ファ回
路、２２・・・アドレスデコード部、２３・・・・・・
メモリセル、２４・・・・・・読出し情報バッファ部、
２５・・・・・・書込みパルス整形回路、３０・・・・
・情報入力端子群、３２・・・・・・ラッチ出力群、３
３・・・・・書込みパルス整形出力、４０ ・・・ラッ
チ回路群、４１・・・書込みパルスバ、ファ回路。 代理人 弁理士 栗 １）春 雄 ％ ｒ別 Ｑ−一〃 ツー６２７ ／Ｊ 、１ ２、ウ一″′
Claims (1)
- 行および列に配置された集積回路（以下ＩＣと呼ぶ）メ
モリセルを含み、外部より与えられるアドレス情報に対
応した特定のメモリセルに、書込みパルスのエッヂで規
定した内部整形パルス入力により、書込み情報を書込む
機能と、前記メモリセルから情報を読出す機能とを有す
るランダムアクセスメモリＩＣにｇいて、前記アドレス
情報および書込み情報入力部に、前記アドレスおよび書
込み情報を入力とし、前記書込みパルスのエッヂで規定
した内部整形パルスをクロ、り入力とするアドレスおよ
びデータラッチ回路をそれぞれ付加し、前記ラッチ回路
のアドレスおよび書込み情報出力ｔメモリセルに入力さ
せるようにしたことを％徴とするラッチ機能付メモリ集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110617A JPS60253086A (ja) | 1984-05-30 | 1984-05-30 | ラツチ機能付メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59110617A JPS60253086A (ja) | 1984-05-30 | 1984-05-30 | ラツチ機能付メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60253086A true JPS60253086A (ja) | 1985-12-13 |
Family
ID=14540349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59110617A Pending JPS60253086A (ja) | 1984-05-30 | 1984-05-30 | ラツチ機能付メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253086A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175286A (ja) * | 1987-01-14 | 1988-07-19 | Fujitsu Ltd | セルフタイミングｒａｍ |
-
1984
- 1984-05-30 JP JP59110617A patent/JPS60253086A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175286A (ja) * | 1987-01-14 | 1988-07-19 | Fujitsu Ltd | セルフタイミングｒａｍ |
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