JPS63175286A - セルフタイミングｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ ＲＡＭのアドレス１．書込データおよび制御入力用にレ
ジスタを備え、そのクロックとＲＡ　ＭＯ書込パルスと
を、共通のクロックから作成して与えるように構成した
もので、これにより複数ビ・ノド間の時間ばらつきやア
ドレス発生源のラフチクロックと書込パルス間のクロッ
クスキューやジッタの影響を除き、書込サイクルの高速
化を可能としたものである。

［産業上の利用分野］ 本発明は半導体ＲＡＭの高速化のための制御に係わり、
特に書込サイクルρ短縮のためのタイミング制御に関す
る。

［従来の技術］ ＲＡＭは年々高速化され、またＬＳＩに内蔵して使用さ
れることが多くなっている。ところが、一般にＲＡＭの
続出時間の改善に比べ、書込時間の改善、即ち書込サイ
クルの高速化が追いつかないのが現状である。

ＲＡＭの書込みのための必要最小書込パルス幅（一般に
Ｔｗｗと呼ばれ、ここでも以下Ｔｗｗと略記する）の改
善は、ＲＡ　Ｍ動作の安定性（α線等によるソフトエラ
一対策）にも関係し、従来より大幅に改善するのは難し
いという問題がある。

記憶装置として使用するときの書込サイクルとしては、
このＴｗｗとセットアツプタイム（所定電圧に立ち上げ
るまでの時間）、ホールドタイム（所定電圧から実質ゼ
ロまで立ち下がるまでの時間）の和の時間が必要最小時
間である。

しかし、実際にはこの必要最小時間に、動作上の種々の
変動要因に対応する余裕時間を加えたものが書込みサイ
クルとなる。

［発明が解決しようとする問題点］ 上記に説明したＲＡＭの書込み時における動作上の変動
要因は、■アドレスの複数ビット間の時間ばらつき、■
アドレス発生源のランチのクロックと、書込パルス間の
クロックスキュー（温度、電源変動等による位相ずれ）
やジッタ（クロックの繰返し時間の変動）、および■書
込パルス幅の変動等がある。

そのため、これらの変動に対応するに充分の余裕時間を
持たせる必要がある。

このため、書込みサイクルは、前記の必要最小時間に余
裕時間を加えて、ＴＷＷの倍近くなるのが一般的であっ
た。

上記の変動要因を除去乃至削減することができれば、Ｒ
ＡＭ０書込サイクルの短縮が可能となる。

本発明が解決しようとする問題点は、これらの変動要因
の大部分を除去した回路構成を従供しようとすることに
ある。

［問題点を解決するための手段］ 第１図は本発明のセルフタイミングＲＡＭの原理ブロッ
ク図を示す。

図において、１はＲＡＭを示し、２はＲＡＭＩの入力に
備えられたレジスタである。

３はＲＡＭ書込みパルス作成手段であり、外部クロック
パルスからＲＡＭＩの書込パルスを作成する。

４はレジスタ用クロック作成手段であり、レジスタ２の
データ取込み用クロックを作成する。

３１および４１はチョッパ回路であり、外部クロックパ
ルスの後縁の位相を揃えるためチョップする回路である
。

３２はエクスパンド回路であり、パルス幅を所要の幅に
拡げる。

このように、ＲＡＭＩの書込パルスおよびＲＡＭ１の入
力レジスタ２用クロツクは、共通の外部クロックから予
め定められたタイミング関係と、それぞれに必要な幅を
持つよう作成される。

［作用］ チョッパ回路３１および４１は、共通の外部クロックパ
ルスをチョップして後縁を揃えて、エキスバンド回路３
２とレジスタ２に供給する。これによって、書込パルス
とレジスタ２のラッチ用クロックとは共通の外部クロッ
クから、予め定めたタイミング関係となる。

また、チョッパ回路３１により所望の幅のパルスを作成
することにより、第２図（ａ）に示すように、図に黒丸
で示した外部クロックのパルス幅の変動の影響を除くこ
とができる。

エクスパンド回路３２は、書込パルスに必要とするパル
ス幅Ｔｗｗが、レジスタに必要とするパルス幅に比べ非
常に広いので、パルス幅を拡げるための回路である。エ
クスパンド回路は、例えば第２図（′ｂ）に示すように
、位相を遅延回路により２段にずらした後、ゲート＃１
．＃２．＃３．＃４によりこれらを合成することにより
実現することができる。

［実施例］ 以下第３図乃至第５図に示す実施例により、本発明をさ
らに具体的に説明する。

第３図は、本発明の一実施例の構成を示すブロック図で
ある。

本実施例は、２５６語×１６ビツトのセルフタイミング
ＲＡＭであって、左上部はクロック作成部４を示し、左
中部はＲＡＭ書込パルス作成部３を示し、左下部はレジ
スタ群２を示し、右上部はＲＡＭＩを示す。

クロック作成部４は、外部クロックをチョップするチョ
ッパ回路４１と、アドレスレジスタ用、書込データレジ
スタ用、ライトエネーブル信号レジスタ用、およびビッ
トセレクト信号レジスタ用の各クロックごとにオンオフ
制御を行うクロック制御回路を含む。

チョッパ回路４１は、外部クロックをチョップして、チ
ョップした出力を各クロック制御回路に分配する。チョ
ップ停止信号は、これを高レベルとすると、チョップが
停止され、外部クロックがそのまま出力されるもので、
試験の際に使用されるものである。

各レジスタ用クロックの制御回路は、それぞれのクロッ
クエネーブル信号が低レベルのときクロック有効となり
高レベルのときクロックを停止するよう作用し、それぞ
れのラッチスルー信号が高レベルのときラッチスルー（
即ち、レジスタをスルーとし入力がそのまま出力へ抜け
る）となるようクロックが出っ放しとなる。

左下部のレジスタ群２は、それぞれアドレス（八〇〇−
７）　、書込データ（０１０−１５）、ビットセレクト
信号（ＢＳＯ−１５）、およびライトエネーブル信号（
切Ｅ−Ａ〜−Ｅ−Ｄ）用のレジスタであって、上記クロ
ック作成部４の各クロック出力、へ〇クロック、ＤＩク
ロック、畦クロックおよびＢＳクロックによりデータお
よび信号をラッチし、ＲＡＭＩに入力する。

ＲＡＭＩは、２５６語×４語の４個のブロックＡ５Ｂ、
Ｃ，Ｄから成り、それぞれアドレス（八〇〇−７）、デ
ータ入力（ＤＩ）、ビットセレクト（ＢＳ）、書込みパ
ルス、およびライトエネーブル信号（ＷＥ）を入力とし
、データ出力（ＤＯ−０〜Ｄｏ−１５）を出力とする。

ＲＡＭＩの各と、トは、ビットセレクト（ＢＳＯ〜Ｂ５
１５）信号が低レベル、ライトエネーブル信号（畦様〜
ＷＥ−Ｄ）が低レベルで言込み可能となる。

スキャン制御部５は、試験のためのスキャン制御を行う
部分であり、詳細回路は第５図に示す。

スキャンとは、ＬＳＩ等の内部論理回路を外部から試験
するため、内部論理回路内の各レジスタを、任意のパタ
ーンにセットし、各レジスタの状態を読み出すことであ
る。そのため、各レジスタにスキャンアドレスを付与し
、外部から任意のスキャンアドレスのレジスタにデータ
を与え、任意のスキャンアドレスのレジスタのデータを
読み出すようにする。

第４図は、本発明の一実施例におけるスキャン機能付き
レジスタの回路の構成を示す図である。

第４図において、ＣＤはＯＲ／ＮＯＲゲートからなるク
ロックトライバであり、ＯＲ１はＯＲゲートからなるデ
ータゲートであり、ＡはＡＮＤゲートであって、ＡＮＤ
ゲートＡの出力（データ出力）からＯＲゲートＯＲ２を
通じての帰還ループによってラッチを構成する。データ
入力はクロックが低レベルのときＡＮＤゲートＡを通り
、高レベルとなるときラッチされる。

このクロックトライバＣＤ、ＯＲゲートＯＲＩ、　ＯＲ
２およびＡＮＤゲートＡで構成されるレジスタ回路に対
するスキャン機能として、ＮＯＲゲートＮ０ＲＩおよび
Ｎ０Ｒ２が付加されている。

試験のためスキャン機能は次のようにして行われる。

まず、スキャンインの際には、■クロックを高レベルと
してクロックストップし、■全レジスタのセット信号を
高レベルとし、■スキャンアドレスのデコード値＾Ｄ１
およびＡＤ２を低レベルとし、■スキャンイン信号にデ
ータ（データ“１”は低レベル）を与える。

これによって、ＯＲゲートＯＲＩおよびＯＲ２の出力は
高レベルとなり、スキャンインデータが“１”であり、
アドレスが一敗（ＭＤＩ　、　ＡＤ２共に低レベル）す
ればＮＯＲゲー）　Ｎ０ＲＩの出力も高レベルとなり、
ＡＮＤゲートＡに“１”がランチされる。

次に、スキャンアウトはアドレスが一致し、データ出力
が“１”であれば、ＮＯＲゲー１−　Ｎ０Ｒ２からスキ
ャンアウト出力“ｌ”が得られる。

第５図は、本発明の一実施例の要部回路図である。

第５図において、２０１．２０２．２０３はそれぞれ、
ビットセレクト（ＢＳ）、データ入力（ＤＩ）およびア
ドレス（ＡＤ）、書込み制御（ＷＥ）の各レジスタ群で
ある。

５０１、５０２．５０３はデコーダであって、それぞれ
スキャンアドレスをデコードしてレジスタを選択する信
号を発生する。

即ち、デコーダ５０２はスキャンアドレス（−ＳＡＤ３
゜−５ＡＤ４）をデコードして各レジスタのＡｏｌ　（
第４図参照）に配り、デコーダ５０３はスキャンアドレ
ス（〜５ＡＤ５．−５ＡＯ６）をデコードして各レジス
タの−ＡＤ２（第４図参照）に配る。

デコーダ５０１はスキャンアドレス（−ＳＡＤｌ、−５
ＡＤ２）をデコードした出力によってスキャンイン信号
（−ＳＩ）をゲートする（ＯＲゲート２２１．２２２．
２２３）ことにより、レジスタに分配している。

２１４はセレクタであって、同様にスキャンアドレス（
−ＳＡＤｌ、−５ＡＤ２）をデコードした信号でスキャ
ンアウト信号をゲートして出力する。

遅延回路４１）およびＯＲゲート４１２をもって、レジ
スタクロツタ用のチョッパ回路４工を構成する。

同じく、遅延回路３１）およびＯＲゲート３１２により
、遅延回路４１）も併せた遅延による、書込みパルス用
チョッパ回路３１を構成している。

遅延回路３２１および３２２とＮＯＲゲート３２３．３
２４、３２５および３２６によってエキスバンド回路３
２を構成している。

遅延回路３３１．３３２　、およびＮＯＲゲート３３３
゜３３４、３３５．３３６．３３７によって位相選択回
路３３を構成しており、ＲＡ　Ｍの試験の際に、書込パ
ルスに、通常使用時より遅れた位相および進んだ位相を
与えるよう切り換えることができるようになっしいる。

スキャンアドレス−５ＡＤ５．−５ＡＤ６とＲＡＭ試験
モード信号とでＯＲゲート３３８．３３９によって選択
信号を作り、ＮＯＲゲート３３３〜３３６　（Ｅ、　　
Ｎ、　　ＬおよびＥｘ　ｔ）の何れかを選択することが
できる。

Ｎは通常動作時の書込パルス位相を与え、Ｅは通常動作
時のＮより早くした書込パルス位相を与え、Ｌは通常動
作時のＮより遅れた書込パルス位相を与える。Ｅｘｔ、
は外部端子「試験用書込パルス」より書込パルスを与え
るとき使用する。

ＮＯＲゲート３２７．３２８．３２９は、エキスバンド
回路３２の試験用回路を構成し、ＮＯＲゲート４１３に
よって、チョップを不動作とし、−３ＡＤＩ〜−５ＡＤ
４によってＮＯＲゲート３２７．３２１３．３２９の何
れかを選択し、エキスバンド回路の３つのパスの個々を
独立して試験するために使用する。

ＲＡＭ試験モード端子は、試験モードの際にのみこれを
低レベルとし、高レベルとすることにより試験条件は解
除され、通常の使用モードにセットされる。

書込パルスモニタ端子は、本セルフタイミングＲＡＭ内
で生成された書込パルス幅を外部からモニタする際に使
用される端子である。

［発明の効果］ 以上説明のように本発明によれば、ＲＡＭの入力信号に
レジスタを備え、そのクロックとＲＡ　Ｍ書込みパルス
とを共通りロックから作成して与えることによって、入
力信号の到達時間のばらつきおよびパルス幅変動等の影
響を除いて書込みサイクルの短縮化を行うことができ、
その実用上の効果は極めて大である。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明に用いた回路の動作説明図、第３図は本
発明の一実施例の構成を示すブロック図、 第４図はレジスタにテナの回路例を示す図、第５図は本
発明の一実施例の要部回路図である。 図面において、 ｌはＲＡＭ、　　　　　　　　２はレジスタ群、３は書
込みパルス作成手段、 ４はクロック作成手段、　３１．４１はチョッパ回路、
３２はエクスパンド回路、　３３は位相選択回路、２０
１．２０２．２０３はレジスタ群、２１）、２１２．２
１３はデコーダ、　２１４はセレクタ、３１Ｌ　３２１
．３２２．３３１．３３２．４１）は遅延回路（ＤＥＬ
ＡＹ）、２２１〜２２３　、３１２．４１２はＯＲゲー
ト、３２３〜３２６，３３３〜３３９はＮ　ＯＲゲート
、をそれぞれ示す。 木Ｊト間θ斤月Ｅブ旨ヅク圀 参　１　叫

Claims (2)

【特許請求の範囲】
1. （１）ＲＡＭ（１）とレジスタおよび論理回路を組み合
   せて構成したＲＡＭブロックにおいて、 該ＲＡＭ（１）の入力に、レジスタ（２）を備えると共
   に、 一つの外部クロックパルス入力から、所望の時間関係を
   与えて、前記ＲＡＭ（１）書込パルスを作成する手段（
   ３）と、 前記レジスタ（２）用クロックを作成する手段（４）と
   を備えるよう構成したことを特徴とするセルフタイミン
   グＲＡＭ。
2. （２）上記ＲＡＭ（１）書込みパルス作成手段（３）が
   、後縁を切り揃えるチョッパ回路（３１）と、パルス幅
   を拡げるエクスパンド回路（３２）とを備えると共に、 上記レジスタ（２）用クロック作成手段（４）が、後縁
   を切り揃えるチョッパ回路（４１）を備えるよう構成し
   たものであることを特徴とする特許請求の範囲第１項記
   載のセルフタイミングＲＡＭ。