JPH067436B2 - セルフタイミングram - Google Patents
セルフタイミングramInfo
- Publication number
- JPH067436B2 JPH067436B2 JP62006451A JP645187A JPH067436B2 JP H067436 B2 JPH067436 B2 JP H067436B2 JP 62006451 A JP62006451 A JP 62006451A JP 645187 A JP645187 A JP 645187A JP H067436 B2 JPH067436 B2 JP H067436B2
- Authority
- JP
- Japan
- Prior art keywords
- ram
- clock
- register
- circuit
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 [概要] RAMのアドレス、書込データおよび制御入力用にレジ
スタを備え、そのクロックとRAMの書込パルスとを、
共通のクロックから作成して与えるように構成したもの
で、これにより複数ビット間の時間ばらつきやアドレス
発生源のラッチクロックと書込パルス間のクロックスキ
ューやジッタの影響を除き、書込サイクルの高速化を可
能としたものである。
スタを備え、そのクロックとRAMの書込パルスとを、
共通のクロックから作成して与えるように構成したもの
で、これにより複数ビット間の時間ばらつきやアドレス
発生源のラッチクロックと書込パルス間のクロックスキ
ューやジッタの影響を除き、書込サイクルの高速化を可
能としたものである。
[産業上の利用分野] 本発明は半導体RAMの高速化のための制御に係わり、
特に書込サイクルの短縮のためのタイミング制御に関す
る。
特に書込サイクルの短縮のためのタイミング制御に関す
る。
[従来の技術] RAMは年々高速化され、またLSIに内蔵して使用さ
れることが多くなっている。ところが、一般にRAMの
読出時間の改善に比べ、書込時間の改善、即ち書込サイ
クルの高速化が追いつかないのが現状である。
れることが多くなっている。ところが、一般にRAMの
読出時間の改善に比べ、書込時間の改善、即ち書込サイ
クルの高速化が追いつかないのが現状である。
RAMの書込みのための必要最小書込パルス幅(一般に
TWWと呼ばれ、ここでも以下TWWと略記する)の改善
は、RAM動作の安定性(α線等によるソフトエラー対
策)にも関係し、従来より大幅に改善するのは難しいと
いう問題がある。
TWWと呼ばれ、ここでも以下TWWと略記する)の改善
は、RAM動作の安定性(α線等によるソフトエラー対
策)にも関係し、従来より大幅に改善するのは難しいと
いう問題がある。
記憶装置として使用するときの書込サイクルとしては、
このTWWとセットアップタイム(所定電圧に立ち上げる
までの時間)、ホールドタイム(所定電圧から実質ゼロ
まで立ち下がるまでの時間)の和の時間が必要最小時間
である。
このTWWとセットアップタイム(所定電圧に立ち上げる
までの時間)、ホールドタイム(所定電圧から実質ゼロ
まで立ち下がるまでの時間)の和の時間が必要最小時間
である。
しかし、実際にはこの必要最小時間に、動作上の種々の
変動要因に対応する余裕時間を加えたものが書込みサイ
クルとなる。
変動要因に対応する余裕時間を加えたものが書込みサイ
クルとなる。
[発明が解決しようとする問題点] 上記に説明したRAMの書込み時における動作上の変動
要因は、アドレスの複数ビット間の時間ばらつき、
アドレス発生源のラッチのクロックと、書込パルス間の
クロックスキュー(温度、電源変動等による位相ずれ)
やジッタ(クロックの繰返し時間の変動)、および書
込パルス幅の変動等がある。
要因は、アドレスの複数ビット間の時間ばらつき、
アドレス発生源のラッチのクロックと、書込パルス間の
クロックスキュー(温度、電源変動等による位相ずれ)
やジッタ(クロックの繰返し時間の変動)、および書
込パルス幅の変動等がある。
そのため、これらの変動に対応するに充分な余裕時間を
持たせる必要がある。
持たせる必要がある。
このため、書込みサイクルは、前記の必要最小時間に余
裕時間を加えて、TWWの倍近くなるのが一般的であっ
た。
裕時間を加えて、TWWの倍近くなるのが一般的であっ
た。
上記の変動要因を除去乃至削減することができれば、R
AMの書込サイクルの短縮が可能となる。
AMの書込サイクルの短縮が可能となる。
本発明が解決しようとする問題点は、これらの変動要因
の大部分を除去した回路構成を提供しようとすることに
ある。
の大部分を除去した回路構成を提供しようとすることに
ある。
[問題点を解決するための手段] 第1図は本発明のセルフタイミングRAMの原理ブロッ
ク図を示す。
ク図を示す。
図において、1はRAMを示し、2はRAM1の入力に
備えられたレジスタである。
備えられたレジスタである。
3はRAM書込みパルス作成手段であり、外部クロック
パルスからRAM1の書込パルスを作成する。
パルスからRAM1の書込パルスを作成する。
4はレジスタ用クロック作成手段であり、レジスタ2の
データ取込み用クロックを作成する。
データ取込み用クロックを作成する。
31および41はチョッパ回路であり、外部クロックパルス
の後縁の位相を揃えるためチョップする回路である。
の後縁の位相を揃えるためチョップする回路である。
32はエクスパンド回路であり、パルス幅を所要の幅に拡
げる。
げる。
このように、RAM1の書込パルスおよびRAM1の入
力レジスタ2用クロックは、共通の外部クロックから予
め定められたタイミング関係と、それぞれに必要な幅を
持つよう作成される。
力レジスタ2用クロックは、共通の外部クロックから予
め定められたタイミング関係と、それぞれに必要な幅を
持つよう作成される。
[作用] チョッパ回路31および41は、共通の外部クロックパルス
をチョップして後縁に揃えて、エキスパンド回路32とレ
ジスタ3に供給する。これによって、書込パルスとレジ
スタ2のラッチ用クロックとは共通の外部クロックか
ら、予め定めたタイミング関係となる。
をチョップして後縁に揃えて、エキスパンド回路32とレ
ジスタ3に供給する。これによって、書込パルスとレジ
スタ2のラッチ用クロックとは共通の外部クロックか
ら、予め定めたタイミング関係となる。
また、チョッパ回路31により所望の幅のパルスを作成す
ることにより、第2図(a)に示すように、図に黒丸で示
した外部クロックのパルス幅の変動の影響を除くことが
できる。
ることにより、第2図(a)に示すように、図に黒丸で示
した外部クロックのパルス幅の変動の影響を除くことが
できる。
エクスパンド回路32は、書込パルスに必要とするパルス
幅TWWが、レジスタに必要とするパルス幅に比べ非常に
広いので、パルス幅を拡げるための回路である。エクス
パンド回路は、例えば第2図(b)に示すように、位相を
遅延回路により2段にずらした後、ゲート#1,#2,
#3,#4によりこれらを合成することにより実現する
ことができる。
幅TWWが、レジスタに必要とするパルス幅に比べ非常に
広いので、パルス幅を拡げるための回路である。エクス
パンド回路は、例えば第2図(b)に示すように、位相を
遅延回路により2段にずらした後、ゲート#1,#2,
#3,#4によりこれらを合成することにより実現する
ことができる。
[実施例] 以下第3図乃至第5図に示す実施例により、本発明をさ
らに具体的に説明する。
らに具体的に説明する。
第3図は、本発明の一実施例の構成を示すブロック図で
ある。
ある。
本実施例は、256語×16ビットのセルフタイミングRA
Mであって、左上部はクロック作成部4を示し、左中部
はRAM書込パルス作成部3を示し、左下部はレジスタ
群2を示し、右上部はRAM1を示す。
Mであって、左上部はクロック作成部4を示し、左中部
はRAM書込パルス作成部3を示し、左下部はレジスタ
群2を示し、右上部はRAM1を示す。
クロック作成部4は、外部クロックをチョップするチョ
ッパ回路41と、アドレスレジスタ(AD)用、書込データレ
ジスタ(DI)用、ライトエネーブル信号(WE)用、およびビ
ットセレクト信号レジスタ(BS)用の各クロックごとにオ
ンオフ制御を行うクロック制御回路を含む。
ッパ回路41と、アドレスレジスタ(AD)用、書込データレ
ジスタ(DI)用、ライトエネーブル信号(WE)用、およびビ
ットセレクト信号レジスタ(BS)用の各クロックごとにオ
ンオフ制御を行うクロック制御回路を含む。
チョッパ回路41は、外部クロックをチョップして、チョ
ップした出力を各クロック制御回路に分配する。チョッ
プ停止信号は、これを高レベルとすると、チョップが停
止され、外部クロックがそのまま出力されるもので、試
験の際に使用されるものである。
ップした出力を各クロック制御回路に分配する。チョッ
プ停止信号は、これを高レベルとすると、チョップが停
止され、外部クロックがそのまま出力されるもので、試
験の際に使用されるものである。
各レジスタ用クロックの制御回路は、それぞれのクロッ
クエネーブル信号が低レベルのときクロック有効となり
高レベルのときクロックを停止するよう作用し、それぞ
れのラッチスルー信号が高レベルのときラッチスルー
(即り、レジスタをスルーとし入力がそのまま出力へ抜
ける)となりクロックが出っ放しとなる。
クエネーブル信号が低レベルのときクロック有効となり
高レベルのときクロックを停止するよう作用し、それぞ
れのラッチスルー信号が高レベルのときラッチスルー
(即り、レジスタをスルーとし入力がそのまま出力へ抜
ける)となりクロックが出っ放しとなる。
左下部のレジスタ群2は、それぞれアドレス(AD0-7)、
書込データ(DI0-15)、ビットセレクト信号(BS0-15)、お
よびライトエネーブル信号(WE-A〜WE-D)用のレジスタ
であって、上記クロック作成部4の各クロック出力、AD
クロック、DIクロック、WEクロックおよびBSクロックに
よりデータおよび信号をラッチし、RAM1に入力す
る。
書込データ(DI0-15)、ビットセレクト信号(BS0-15)、お
よびライトエネーブル信号(WE-A〜WE-D)用のレジスタ
であって、上記クロック作成部4の各クロック出力、AD
クロック、DIクロック、WEクロックおよびBSクロックに
よりデータおよび信号をラッチし、RAM1に入力す
る。
RAM1は、256語×4語の4個のブロックA,B,
C,Dから成り、それぞれアドレス(AD0-7)、データ入
力(DI)、ビットセレクト(BS)、書込みパルス、およびラ
イトエネーブル信号(WE)を入力とし、データ出力(D0-0
〜D0-15)を出力とする。各入力信号に(n)で記載したの
は信号線の本数nを示している。
C,Dから成り、それぞれアドレス(AD0-7)、データ入
力(DI)、ビットセレクト(BS)、書込みパルス、およびラ
イトエネーブル信号(WE)を入力とし、データ出力(D0-0
〜D0-15)を出力とする。各入力信号に(n)で記載したの
は信号線の本数nを示している。
RAM1の各ビットは、ビットセレクト(BS0〜BS15)
信号が低レベル、ライトエネーブル信号(WE-A〜WE-D)
が低レベルで書込み可能となる。
信号が低レベル、ライトエネーブル信号(WE-A〜WE-D)
が低レベルで書込み可能となる。
第3図右下部のスキャン制御部5は、試験のためのスキ
ャン制御を行う部分であり、詳細回路は第5図に示す。
ャン制御を行う部分であり、詳細回路は第5図に示す。
スキャンとは、LSI等の内部論理回路を外部から試験
するため、内部論理回路内の各レジスタを、任意のパタ
ーンにセットし、各レジスタの状態を読み出すことであ
る。そのため、各レジスタにスキャンアドレスを付与
し、外部から任意のスキャンアドレスのレジスタにデー
タを与え、任意のスキャンアドレスのレジスタのデータ
を読み出すようにする。
するため、内部論理回路内の各レジスタを、任意のパタ
ーンにセットし、各レジスタの状態を読み出すことであ
る。そのため、各レジスタにスキャンアドレスを付与
し、外部から任意のスキャンアドレスのレジスタにデー
タを与え、任意のスキャンアドレスのレジスタのデータ
を読み出すようにする。
第4図、本発明の一実施例におけるスキャン機能付きレ
ジスタの回路の構成を示す図である。
ジスタの回路の構成を示す図である。
第4図において、CDはOR/NORゲートからなるクロ
ックドライバであり、OR1はORゲートからなるデータ
ゲートであり、AはANDゲートであって、ANDゲー
トAの出力(データ出力)からORゲートOR2を通じて
の帰還ループによってラッチを構成する。データ入力は
クロックが低レベルのときANDゲートAを通り、高レ
ベルとなるときラッチされる。
ックドライバであり、OR1はORゲートからなるデータ
ゲートであり、AはANDゲートであって、ANDゲー
トAの出力(データ出力)からORゲートOR2を通じて
の帰還ループによってラッチを構成する。データ入力は
クロックが低レベルのときANDゲートAを通り、高レ
ベルとなるときラッチされる。
このクロックドライバCD、ORゲートOR1,OR2およびA
NDゲートAで構成されるレジスタ回路に対するスキャ
ン機能として、OR3およびOR4が付加されている。
NDゲートAで構成されるレジスタ回路に対するスキャ
ン機能として、OR3およびOR4が付加されている。
試験のためスキャン機能は次のようにして行われる。
まず、スキャンインの際には、クロックを高レベルと
してクロックストップし、全レジスタのセット信号を
高レベルとし、スキャンアドレスのデコード値AD1お
よびAD2を低レベルとし、スキャンイン信号にデータ
(データ“1”は低レベル)を与える。
してクロックストップし、全レジスタのセット信号を
高レベルとし、スキャンアドレスのデコード値AD1お
よびAD2を低レベルとし、スキャンイン信号にデータ
(データ“1”は低レベル)を与える。
これによって、ORゲートOR1およびOR2の出力は高レベ
ルとなり、スキャンインデータが“1”であり、アドレ
スが一致(AD1,AD2共に低レベル)すればNORゲートO
R3の出力も高レベルとなり、ANDゲートAに“1”が
ラッチされる。
ルとなり、スキャンインデータが“1”であり、アドレ
スが一致(AD1,AD2共に低レベル)すればNORゲートO
R3の出力も高レベルとなり、ANDゲートAに“1”が
ラッチされる。
次に、スキャンアウトはアドレスが一致し、データ出力
が“1”であれば、NORゲートOR4からスキャンアウ
ト出力“1”が得られる。
が“1”であれば、NORゲートOR4からスキャンアウ
ト出力“1”が得られる。
第5図は、本発明の一実施例の要部回路図である。
第5図において、201,202,203はそれぞれ、ビットセレ
クト(BS)、データ入力(DI)およびアドレス(AD)、書込み
制御(WE)の各レジスタ群である。
クト(BS)、データ入力(DI)およびアドレス(AD)、書込み
制御(WE)の各レジスタ群である。
501,502,503はデコーダであって、それぞれスキャンア
ドレスをデコードしてレジスタを選択する信号を発生す
る。
ドレスをデコードしてレジスタを選択する信号を発生す
る。
即ち、デコーダ502はスキャンアドレス(-SAD3,-SAD4)を
デコードして各レジスタのAD1(第4図参照)に配り、
コデーダ503はスキャンアドレス(-SAD5,-SAD6)をデコー
ドして各レジスタの-AD2(第4図参照)に配る。
デコードして各レジスタのAD1(第4図参照)に配り、
コデーダ503はスキャンアドレス(-SAD5,-SAD6)をデコー
ドして各レジスタの-AD2(第4図参照)に配る。
デコーダ501はスキャンアドレス(-SAD1,-SAD2)をデコー
ドした出力によってスキャンイン信号(-SI)をゲートす
る(ORゲート511,512,513)ことにより、レジスタに
分配している。
ドした出力によってスキャンイン信号(-SI)をゲートす
る(ORゲート511,512,513)ことにより、レジスタに
分配している。
504はセレクタであって、同様にスキャンアドレス(-SAD
1,-SAD2)をデコードした信号でスキャンアウト信号をゲ
ートして出力する。
1,-SAD2)をデコードした信号でスキャンアウト信号をゲ
ートして出力する。
遅延回路411およびORゲート412をもって、レジスタク
ロック用のチョッパ回路41を構成する。
ロック用のチョッパ回路41を構成する。
同じく、遅延回路311およびORゲート312により、遅延
回路411も併せた遅延による、書込みパルス用チョッパ
回路31を構成している。
回路411も併せた遅延による、書込みパルス用チョッパ
回路31を構成している。
遅延回路321および322とNORゲート323,324,325およ
び326によってエキスパンド回路32を構成している。
び326によってエキスパンド回路32を構成している。
遅延回路331,332、およびNORゲート333,334,335,33
6,337によって位相選択回路33を構成しており、RAM
の試験の際に、書込パルスに、通常使用時より遅れた位
相および進んだ位相を与えるよう切り換えることができ
るようになっしいる。
6,337によって位相選択回路33を構成しており、RAM
の試験の際に、書込パルスに、通常使用時より遅れた位
相および進んだ位相を与えるよう切り換えることができ
るようになっしいる。
スキャンアドレス-SAD5,-SAD6とRAM試験モード信号
とでORゲート338,339によって選択信号を作り、NO
Rゲート333〜336(E,N,LおよびExt)の何れかを
選択することができる。
とでORゲート338,339によって選択信号を作り、NO
Rゲート333〜336(E,N,LおよびExt)の何れかを
選択することができる。
Nは通常動作時の書込パルス位相を与え、Eは通常動作
時のNより早くした書込パルス位相を与え、Lは通常動
作時のNより遅れた書込パルス位相を与える。Ext.は外
部端子「試験用書込パルス」より書込パルスを与えると
き使用する。
時のNより早くした書込パルス位相を与え、Lは通常動
作時のNより遅れた書込パルス位相を与える。Ext.は外
部端子「試験用書込パルス」より書込パルスを与えると
き使用する。
NORゲート327,328,329は、エキスパンド回路32の試
験用回路を構成し、NORゲート413によって、チョッ
プを不動作とし、-SAD1〜-SAD4によってNORゲート32
7,328,329の何れかを選択し、エキスパンド回路の3っ
のパスの個々を独立して試験するために使用する。
験用回路を構成し、NORゲート413によって、チョッ
プを不動作とし、-SAD1〜-SAD4によってNORゲート32
7,328,329の何れかを選択し、エキスパンド回路の3っ
のパスの個々を独立して試験するために使用する。
RAM試験モード端子は、試験モードの際にのみこれを
低レベルとし、高レベルとすることにより試験条件は解
除され、通常の使用モードにセットされる。
低レベルとし、高レベルとすることにより試験条件は解
除され、通常の使用モードにセットされる。
書込パルスモニタ端子は、本セルフタイミングRAM内
で生成された書込パルス幅を外部からモニタする際に使
用される端子である。
で生成された書込パルス幅を外部からモニタする際に使
用される端子である。
[発明の効果] 以上説明のように本発明によれば、RAMの入力信号に
レジスタを備え、そのクロックとRAM書込みパルスと
を共通クロックから作成して与えることによって、入力
信号の到達時間のばらつきおよびパルス幅変動等の影響
を除いて書込みサイクルの短縮化を行うことができ、そ
の実用上の効果は極めて大である。
レジスタを備え、そのクロックとRAM書込みパルスと
を共通クロックから作成して与えることによって、入力
信号の到達時間のばらつきおよびパルス幅変動等の影響
を除いて書込みサイクルの短縮化を行うことができ、そ
の実用上の効果は極めて大である。
第1図は本発明の原理ブロック図、 第2図は本発明に用いた回路の動作説明図、 第3図は本発明の一実施例の構成を示すブロック図、 第4図はレジスタの回路例を示す図、 第5図は本発明の一実施例の要部回路図である。 図面において、 1はRAM、2はレジスタ群、 3は書込みパルス作成手段、 4はクロック作成手段、31,41はチョッパ回路、 32はエクスパンド回路、33は位相選択回路、 201,202,203はレジスタ群、 211,212,213はデコーダ、214はセレクタ、 311,321,322,331,332,411は遅延回路(DELAY)、 221〜223,312,412はORゲート、 323〜326,333〜339はNORゲート、 をそれぞれ示す。
Claims (2)
- 【請求項1】半導体RAM(1)と該半導体RAM(1)の周
辺回路を組み合せて構成したRAMブロックにおいて、 該RAM(1)の信号入力用に、書込みデータ、アドレス
および制御信号を保持するレジスタ(2)を備えると共
に、 一つの外部クロックパルス入力から所望の時間関係を与
えチョップして後縁を切り揃えた後パルス幅を所望の幅
に拡げ前記RAM(1)用書込パルスを作成するRAM書
込みパルス作成手段(3)と、 前記一つの外部クロックパルス入力をチョップして後縁
を切り揃えるチョッパ回路(41)により前記レジスタ(2)
のラッチ用クロックを作成するクロック作成手段(4)と
を前記ブロック内に備えるよう構成したことを特徴とす
るセルフタイミングRAM。 - 【請求項2】上記RAM書込みパルス作成手段(3)が、 上記一つの外部クロックをチョップし後縁を切り揃える
チョッパ回路(31)と、該チョッパ回路(31)の出力および
該出力を一つまたは複数個の遅延回路で遅延させた出力
とを合成することによりパルス幅を拡げるエクスパンド
回路(32)とにより構成したものであることを特徴とする
特許請求の範囲第1項記載のセルフタイミングRAM。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62006451A JPH067436B2 (ja) | 1987-01-14 | 1987-01-14 | セルフタイミングram |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62006451A JPH067436B2 (ja) | 1987-01-14 | 1987-01-14 | セルフタイミングram |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63175286A JPS63175286A (ja) | 1988-07-19 |
JPH067436B2 true JPH067436B2 (ja) | 1994-01-26 |
Family
ID=11638788
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62006451A Expired - Lifetime JPH067436B2 (ja) | 1987-01-14 | 1987-01-14 | セルフタイミングram |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH067436B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59124075A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 半導体記憶装置 |
JPS60253086A (ja) * | 1984-05-30 | 1985-12-13 | Nec Corp | ラツチ機能付メモリ集積回路 |
JPS61137294A (ja) * | 1984-12-06 | 1986-06-24 | Nec Corp | メモリ集積回路 |
-
1987
- 1987-01-14 JP JP62006451A patent/JPH067436B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS63175286A (ja) | 1988-07-19 |
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