JPH067436B2 - セルフタイミングｒａｍ - Google Patents

Description

【発明の詳細な説明】 ［概要］ ＲＡＭのアドレス、書込データおよび制御入力用にレジ
スタを備え、そのクロックとＲＡＭの書込パルスとを、
共通のクロックから作成して与えるように構成したもの
で、これにより複数ビット間の時間ばらつきやアドレス
発生源のラッチクロックと書込パルス間のクロックスキ
ューやジッタの影響を除き、書込サイクルの高速化を可
能としたものである。

［産業上の利用分野］ 本発明は半導体ＲＡＭの高速化のための制御に係わり、
特に書込サイクルの短縮のためのタイミング制御に関す
る。

［従来の技術］ ＲＡＭは年々高速化され、またＬＳＩに内蔵して使用さ
れることが多くなっている。ところが、一般にＲＡＭの
読出時間の改善に比べ、書込時間の改善、即ち書込サイ
クルの高速化が追いつかないのが現状である。

ＲＡＭの書込みのための必要最小書込パルス幅（一般に
Ｔ_WWと呼ばれ、ここでも以下Ｔ_WWと略記する）の改善
は、ＲＡＭ動作の安定性（α線等によるソフトエラー対
策）にも関係し、従来より大幅に改善するのは難しいと
いう問題がある。

記憶装置として使用するときの書込サイクルとしては、
このＴ_WWとセットアップタイム（所定電圧に立ち上げる
までの時間）、ホールドタイム（所定電圧から実質ゼロ
まで立ち下がるまでの時間）の和の時間が必要最小時間
である。

しかし、実際にはこの必要最小時間に、動作上の種々の
変動要因に対応する余裕時間を加えたものが書込みサイ
クルとなる。

［発明が解決しようとする問題点］ 上記に説明したＲＡＭの書込み時における動作上の変動
要因は、アドレスの複数ビット間の時間ばらつき、
アドレス発生源のラッチのクロックと、書込パルス間の
クロックスキュー（温度、電源変動等による位相ずれ）
やジッタ（クロックの繰返し時間の変動）、および書
込パルス幅の変動等がある。

そのため、これらの変動に対応するに充分な余裕時間を
持たせる必要がある。

このため、書込みサイクルは、前記の必要最小時間に余
裕時間を加えて、Ｔ_WWの倍近くなるのが一般的であっ
た。

上記の変動要因を除去乃至削減することができれば、Ｒ
ＡＭの書込サイクルの短縮が可能となる。

本発明が解決しようとする問題点は、これらの変動要因
の大部分を除去した回路構成を提供しようとすることに
ある。

［問題点を解決するための手段］ 第１図は本発明のセルフタイミングＲＡＭの原理ブロッ
ク図を示す。

図において、１はＲＡＭを示し、２はＲＡＭ１の入力に
備えられたレジスタである。

３はＲＡＭ書込みパルス作成手段であり、外部クロック
パルスからＲＡＭ１の書込パルスを作成する。

４はレジスタ用クロック作成手段であり、レジスタ２の
データ取込み用クロックを作成する。

31および41はチョッパ回路であり、外部クロックパルス
の後縁の位相を揃えるためチョップする回路である。

32はエクスパンド回路であり、パルス幅を所要の幅に拡
げる。

このように、ＲＡＭ１の書込パルスおよびＲＡＭ１の入
力レジスタ２用クロックは、共通の外部クロックから予
め定められたタイミング関係と、それぞれに必要な幅を
持つよう作成される。

［作用］ チョッパ回路31および41は、共通の外部クロックパルス
をチョップして後縁に揃えて、エキスパンド回路32とレ
ジスタ３に供給する。これによって、書込パルスとレジ
スタ２のラッチ用クロックとは共通の外部クロックか
ら、予め定めたタイミング関係となる。

また、チョッパ回路31により所望の幅のパルスを作成す
ることにより、第２図(a)に示すように、図に黒丸で示
した外部クロックのパルス幅の変動の影響を除くことが
できる。

エクスパンド回路32は、書込パルスに必要とするパルス
幅Ｔ_WWが、レジスタに必要とするパルス幅に比べ非常に
広いので、パルス幅を拡げるための回路である。エクス
パンド回路は、例えば第２図(b)に示すように、位相を
遅延回路により２段にずらした後、ゲート＃１，＃２，
＃３，＃４によりこれらを合成することにより実現する
ことができる。

［実施例］ 以下第３図乃至第５図に示す実施例により、本発明をさ
らに具体的に説明する。

第３図は、本発明の一実施例の構成を示すブロック図で
ある。

本実施例は、256語×16ビットのセルフタイミングＲＡ
Ｍであって、左上部はクロック作成部４を示し、左中部
はＲＡＭ書込パルス作成部３を示し、左下部はレジスタ
群２を示し、右上部はＲＡＭ１を示す。

クロック作成部４は、外部クロックをチョップするチョ
ッパ回路41と、アドレスレジスタ(AD)用、書込データレ
ジスタ(DI)用、ライトエネーブル信号(WE)用、およびビ
ットセレクト信号レジスタ(BS)用の各クロックごとにオ
ンオフ制御を行うクロック制御回路を含む。

チョッパ回路41は、外部クロックをチョップして、チョ
ップした出力を各クロック制御回路に分配する。チョッ
プ停止信号は、これを高レベルとすると、チョップが停
止され、外部クロックがそのまま出力されるもので、試
験の際に使用されるものである。

各レジスタ用クロックの制御回路は、それぞれのクロッ
クエネーブル信号が低レベルのときクロック有効となり
高レベルのときクロックを停止するよう作用し、それぞ
れのラッチスルー信号が高レベルのときラッチスルー
（即り、レジスタをスルーとし入力がそのまま出力へ抜
ける）となりクロックが出っ放しとなる。

左下部のレジスタ群２は、それぞれアドレス(AD0-7)、
書込データ(DI0-15)、ビットセレクト信号(BS0-15)、お
よびライトエネーブル信号（WE-A〜WE-D）用のレジスタ
であって、上記クロック作成部４の各クロック出力、AD
クロック、DIクロック、WEクロックおよびBSクロックに
よりデータおよび信号をラッチし、ＲＡＭ１に入力す
る。

ＲＡＭ１は、256語×４語の４個のブロックＡ，Ｂ，
Ｃ，Ｄから成り、それぞれアドレス(AD0-7)、データ入
力(DI)、ビットセレクト(BS)、書込みパルス、およびラ
イトエネーブル信号(WE)を入力とし、データ出力（D0-0
〜D0-15）を出力とする。各入力信号に(n)で記載したの
は信号線の本数ｎを示している。

ＲＡＭ１の各ビットは、ビットセレクト（BS0〜BS15）
信号が低レベル、ライトエネーブル信号（WE-A〜WE-D）
が低レベルで書込み可能となる。

第３図右下部のスキャン制御部５は、試験のためのスキ
ャン制御を行う部分であり、詳細回路は第５図に示す。

スキャンとは、ＬＳＩ等の内部論理回路を外部から試験
するため、内部論理回路内の各レジスタを、任意のパタ
ーンにセットし、各レジスタの状態を読み出すことであ
る。そのため、各レジスタにスキャンアドレスを付与
し、外部から任意のスキャンアドレスのレジスタにデー
タを与え、任意のスキャンアドレスのレジスタのデータ
を読み出すようにする。

第４図、本発明の一実施例におけるスキャン機能付きレ
ジスタの回路の構成を示す図である。

第４図において、CDはＯＲ／ＮＯＲゲートからなるクロ
ックドライバであり、OR1はＯＲゲートからなるデータ
ゲートであり、ＡはＡＮＤゲートであって、ＡＮＤゲー
トＡの出力（データ出力）からＯＲゲートOR2を通じて
の帰還ループによってラッチを構成する。データ入力は
クロックが低レベルのときＡＮＤゲートＡを通り、高レ
ベルとなるときラッチされる。

このクロックドライバCD、ＯＲゲートOR1,OR2およびＡ
ＮＤゲートＡで構成されるレジスタ回路に対するスキャ
ン機能として、OR3およびOR4が付加されている。

試験のためスキャン機能は次のようにして行われる。

まず、スキャンインの際には、クロックを高レベルと
してクロックストップし、全レジスタのセット信号を
高レベルとし、スキャンアドレスのデコード値AD1お
よびAD2を低レベルとし、スキャンイン信号にデータ
（データ“１”は低レベル）を与える。

これによって、ＯＲゲートOR1およびOR2の出力は高レベ
ルとなり、スキャンインデータが“１”であり、アドレ
スが一致（AD1,AD2共に低レベル）すればＮＯＲゲートO
R3の出力も高レベルとなり、ＡＮＤゲートＡに“１”が
ラッチされる。

次に、スキャンアウトはアドレスが一致し、データ出力
が“１”であれば、ＮＯＲゲートOR4からスキャンアウ
ト出力“１”が得られる。

第５図は、本発明の一実施例の要部回路図である。

第５図において、201,202,203はそれぞれ、ビットセレ
クト(BS)、データ入力(DI)およびアドレス(AD)、書込み
制御(WE)の各レジスタ群である。

501,502,503はデコーダであって、それぞれスキャンア
ドレスをデコードしてレジスタを選択する信号を発生す
る。

即ち、デコーダ502はスキャンアドレス(-SAD3,-SAD4)を
デコードして各レジスタのAD1（第４図参照）に配り、
コデーダ503はスキャンアドレス(-SAD5,-SAD6)をデコー
ドして各レジスタの-AD2（第４図参照）に配る。

デコーダ501はスキャンアドレス(-SAD1,-SAD2)をデコー
ドした出力によってスキャンイン信号(-SI)をゲートす
る（ＯＲゲート511,512,513）ことにより、レジスタに
分配している。

504はセレクタであって、同様にスキャンアドレス(-SAD
1,-SAD2)をデコードした信号でスキャンアウト信号をゲ
ートして出力する。

遅延回路411およびＯＲゲート412をもって、レジスタク
ロック用のチョッパ回路41を構成する。

同じく、遅延回路311およびＯＲゲート312により、遅延
回路411も併せた遅延による、書込みパルス用チョッパ
回路31を構成している。

遅延回路321および322とＮＯＲゲート323,324,325およ
び326によってエキスパンド回路32を構成している。

遅延回路331,332、およびＮＯＲゲート333,334,335,33
6,337によって位相選択回路33を構成しており、ＲＡＭ
の試験の際に、書込パルスに、通常使用時より遅れた位
相および進んだ位相を与えるよう切り換えることができ
るようになっしいる。

スキャンアドレス-SAD5,-SAD6とＲＡＭ試験モード信号
とでＯＲゲート338,339によって選択信号を作り、ＮＯ
Ｒゲート333〜336（Ｅ，Ｎ，ＬおよびExt）の何れかを
選択することができる。

Ｎは通常動作時の書込パルス位相を与え、Ｅは通常動作
時のＮより早くした書込パルス位相を与え、Ｌは通常動
作時のＮより遅れた書込パルス位相を与える。Ext.は外
部端子「試験用書込パルス」より書込パルスを与えると
き使用する。

ＮＯＲゲート327,328,329は、エキスパンド回路32の試
験用回路を構成し、ＮＯＲゲート413によって、チョッ
プを不動作とし、-SAD1〜-SAD4によってＮＯＲゲート32
7,328,329の何れかを選択し、エキスパンド回路の３っ
のパスの個々を独立して試験するために使用する。

ＲＡＭ試験モード端子は、試験モードの際にのみこれを
低レベルとし、高レベルとすることにより試験条件は解
除され、通常の使用モードにセットされる。

書込パルスモニタ端子は、本セルフタイミングＲＡＭ内
で生成された書込パルス幅を外部からモニタする際に使
用される端子である。

［発明の効果］ 以上説明のように本発明によれば、ＲＡＭの入力信号に
レジスタを備え、そのクロックとＲＡＭ書込みパルスと
を共通クロックから作成して与えることによって、入力
信号の到達時間のばらつきおよびパルス幅変動等の影響
を除いて書込みサイクルの短縮化を行うことができ、そ
の実用上の効果は極めて大である。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明に用いた回路の動作説明図、 第３図は本発明の一実施例の構成を示すブロック図、 第４図はレジスタの回路例を示す図、 第５図は本発明の一実施例の要部回路図である。 図面において、 １はＲＡＭ、２はレジスタ群、 ３は書込みパルス作成手段、 ４はクロック作成手段、31,41はチョッパ回路、 32はエクスパンド回路、33は位相選択回路、 201,202,203はレジスタ群、 211,212,213はデコーダ、214はセレクタ、 311,321,322,331,332,411は遅延回路(DELAY)、 221〜223,312,412はＯＲゲート、 323〜326,333〜339はＮＯＲゲート、 をそれぞれ示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体ＲＡＭ(1)と該半導体ＲＡＭ(1)の周
   辺回路を組み合せて構成したＲＡＭブロックにおいて、 該ＲＡＭ(1)の信号入力用に、書込みデータ、アドレス
   および制御信号を保持するレジスタ(2)を備えると共
   に、 一つの外部クロックパルス入力から所望の時間関係を与
   えチョップして後縁を切り揃えた後パルス幅を所望の幅
   に拡げ前記ＲＡＭ(1)用書込パルスを作成するＲＡＭ書
   込みパルス作成手段(3)と、 前記一つの外部クロックパルス入力をチョップして後縁
   を切り揃えるチョッパ回路(41)により前記レジスタ(2)
   のラッチ用クロックを作成するクロック作成手段(4)と
   を前記ブロック内に備えるよう構成したことを特徴とす
   るセルフタイミングＲＡＭ。
2. 【請求項２】上記ＲＡＭ書込みパルス作成手段(3)が、 上記一つの外部クロックをチョップし後縁を切り揃える
   チョッパ回路(31)と、該チョッパ回路(31)の出力および
   該出力を一つまたは複数個の遅延回路で遅延させた出力
   とを合成することによりパルス幅を拡げるエクスパンド
   回路(32)とにより構成したものであることを特徴とする
   特許請求の範囲第１項記載のセルフタイミングＲＡＭ。