JP2000156088A - 同期ｓｒａｍ回路 - Google Patents
同期ｓｒａｍ回路Info
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- G11C—STATIC STORES
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】バーストモードのとき、複数のメモリセルのデ
ータを１度にリードし、ラッチされたデータを外部に順
次出力させて、速いクロック信号でも動作し得る同期Ｓ
ＲＡＭ回路を提供する。 【解決手段】バーストモード時には、アドレスデコーダ
５０が内部アドレス信号ＡＮ，ＡＮＢ及びブロックコー
ディング信号ＡＮＩ＿Ｉ，ＡＮＯ＿Ｉを出力することに
より、メモリセルブロック６１〜６４の同じワードライ
ンＷ／Ｌに接続する複数のメモリセルのデータが同時に
リードされ、カウンタ４０からのデコーディング信号Ｃ
ＯＳにより制御されるマルチプレクサー１００により順
次外部に出力される。
ータを１度にリードし、ラッチされたデータを外部に順
次出力させて、速いクロック信号でも動作し得る同期Ｓ
ＲＡＭ回路を提供する。 【解決手段】バーストモード時には、アドレスデコーダ
５０が内部アドレス信号ＡＮ，ＡＮＢ及びブロックコー
ディング信号ＡＮＩ＿Ｉ，ＡＮＯ＿Ｉを出力することに
より、メモリセルブロック６１〜６４の同じワードライ
ンＷ／Ｌに接続する複数のメモリセルのデータが同時に
リードされ、カウンタ４０からのデコーディング信号Ｃ
ＯＳにより制御されるマルチプレクサー１００により順
次外部に出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、外部クロック信号
に同期し、バーストモードのとき、速いクロック信号で
動作し得る同期ＳＲＡＭ回路に関するものである。
に同期し、バーストモードのとき、速いクロック信号で
動作し得る同期ＳＲＡＭ回路に関するものである。
【０００２】
【従来の技術】従来、同期ＳＲＡＭ回路は、図６に示し
たように、クロック信号ＣＬＫに同期して、外部から入
力される外部アドレス信号Ａｄｄをラッチするアドレス
レジスタ１と、クロック信号ＣＬＫに同期して、外部か
ら入力される複数の制御信号、即ち、メモリセルに対す
るリード・ライト動作を制御するための各制御信号／Ａ
ＤＳＰ、／ＡＤＳＣ、／ＡＤＶをラッチして出力する制
御レジスタ２と、該制御レジスタ２からの制御信号／Ａ
ＤＳＰ、／ＡＤＳＣ、／ＡＤＶ及び外部からのクロック
信号ＣＬＫを入力し、１度に複数のメモリセルに対して
リード・ライト動作を行うバーストモード（burst mod
e）動作を行うためのバーストモード信号ＢＭＳを生成
してカウンタ４に出力し、アドレスデコーダ５をイネー
ブルさせる制御信号ＣＳを生成してアドレスデコーダ５
に出力し、制御信号ＣＯを生成して出力レジスタ部８を
制御する制御部３と、バーストモード信号ＢＭＳの入力
により、アドレスレジスタ１から入力されるコラム選択
信号Ｃ／Ｓをカウントして内部アドレス信号ＩＡｄｄを
生成するカウンタ４と、外部アドレス信号Ａｄｄ又はカ
ウンタ４から入力される内部アドレス信号ＩＡｄｄをデ
コーディングして、後述するメモリセルアレイ６の複数
のメモリセルブロック中の任意の１つを選択するブロッ
クコーディング信号ＡＮＩ＿Ｉ，ＡＮＯ＿Ｉを生成する
と共に、メモリセルアレイ６の各メモリセルブロック６
１〜６４の各メモリセルが接続するワードラインＷ／Ｌ
及びビットラインＢ／Ｌをイネーブルさせるアドレスデ
コーディング信号ＡＤを生成するアドレスデコーダ５
と、を包含して構成されていた。
たように、クロック信号ＣＬＫに同期して、外部から入
力される外部アドレス信号Ａｄｄをラッチするアドレス
レジスタ１と、クロック信号ＣＬＫに同期して、外部か
ら入力される複数の制御信号、即ち、メモリセルに対す
るリード・ライト動作を制御するための各制御信号／Ａ
ＤＳＰ、／ＡＤＳＣ、／ＡＤＶをラッチして出力する制
御レジスタ２と、該制御レジスタ２からの制御信号／Ａ
ＤＳＰ、／ＡＤＳＣ、／ＡＤＶ及び外部からのクロック
信号ＣＬＫを入力し、１度に複数のメモリセルに対して
リード・ライト動作を行うバーストモード（burst mod
e）動作を行うためのバーストモード信号ＢＭＳを生成
してカウンタ４に出力し、アドレスデコーダ５をイネー
ブルさせる制御信号ＣＳを生成してアドレスデコーダ５
に出力し、制御信号ＣＯを生成して出力レジスタ部８を
制御する制御部３と、バーストモード信号ＢＭＳの入力
により、アドレスレジスタ１から入力されるコラム選択
信号Ｃ／Ｓをカウントして内部アドレス信号ＩＡｄｄを
生成するカウンタ４と、外部アドレス信号Ａｄｄ又はカ
ウンタ４から入力される内部アドレス信号ＩＡｄｄをデ
コーディングして、後述するメモリセルアレイ６の複数
のメモリセルブロック中の任意の１つを選択するブロッ
クコーディング信号ＡＮＩ＿Ｉ，ＡＮＯ＿Ｉを生成する
と共に、メモリセルアレイ６の各メモリセルブロック６
１〜６４の各メモリセルが接続するワードラインＷ／Ｌ
及びビットラインＢ／Ｌをイネーブルさせるアドレスデ
コーディング信号ＡＤを生成するアドレスデコーダ５
と、を包含して構成されていた。
【０００３】メモリセルアレイ６は、複数のメモリセル
ブロックから構成され、各メモリセルブロックはデータ
を貯蔵する複数のメモリセルから構成される。図６に示
す構成では、説明の便宜上、メモリセルブロック数を４
個とし、各メモリセルブロック６１〜６４においてイネ
ーブルされるワードラインＷ／Ｌ及びビットラインＢ／
Ｌの数をそれぞれ１本として説明する。
ブロックから構成され、各メモリセルブロックはデータ
を貯蔵する複数のメモリセルから構成される。図６に示
す構成では、説明の便宜上、メモリセルブロック数を４
個とし、各メモリセルブロック６１〜６４においてイネ
ーブルされるワードラインＷ／Ｌ及びビットラインＢ／
Ｌの数をそれぞれ１本として説明する。
【０００４】センスアンプ部７は複数のセンスアンプ７
１〜７４から構成され、それらセンスアンプ７１〜７４
は複数のメモリセルブロック６１〜６４にそれぞれ連結
されて、メモリセルブロック６１〜６４の各メモリセル
から出力されるデータをそれぞれセンシングして増幅さ
せていた。
１〜７４から構成され、それらセンスアンプ７１〜７４
は複数のメモリセルブロック６１〜６４にそれぞれ連結
されて、メモリセルブロック６１〜６４の各メモリセル
から出力されるデータをそれぞれセンシングして増幅さ
せていた。
【０００５】出力レジスタ部８は、センスアンプ部７か
ら増幅されて出力されたデータをラッチし、制御部３か
ら出力される制御信号ＣＯにより、ラッチされたデータ
を、入出力パッド９を介して外部に出力させていた。
ら増幅されて出力されたデータをラッチし、制御部３か
ら出力される制御信号ＣＯにより、ラッチされたデータ
を、入出力パッド９を介して外部に出力させていた。
【０００６】尚、実際には、同期ＳＲＡＭ回路は、デー
タのライト動作時に新しいデータをセンスアンプ部７に
出力するための内部レジスタを包含して構成されるが、
本明細書においてはデータのリード動作に重点を置いて
いるので、前記内部レジスタの構成については省略し
た。
タのライト動作時に新しいデータをセンスアンプ部７に
出力するための内部レジスタを包含して構成されるが、
本明細書においてはデータのリード動作に重点を置いて
いるので、前記内部レジスタの構成については省略し
た。
【０００７】以下、このように構成された従来の同期Ｓ
ＲＡＭ回路の動作に対し、図面を用いて説明する。先
ず、アドレスレジスタ１に入力される外部アドレス信号
Ａｄｄはクロック信号ＣＬＫに同期してラッチされた
後、アドレスデコーダ５に入力され、また、制御レジス
タ２に入力される制御信号／ＡＤＳＰ、／ＡＤＳＣ、／
ＡＤＶは、クロック信号ＣＬＫに同期してラッチされた
後、制御部３に入力される。
ＲＡＭ回路の動作に対し、図面を用いて説明する。先
ず、アドレスレジスタ１に入力される外部アドレス信号
Ａｄｄはクロック信号ＣＬＫに同期してラッチされた
後、アドレスデコーダ５に入力され、また、制御レジス
タ２に入力される制御信号／ＡＤＳＰ、／ＡＤＳＣ、／
ＡＤＶは、クロック信号ＣＬＫに同期してラッチされた
後、制御部３に入力される。
【０００８】制御部３は各制御信号／ＡＤＳＰ、／ＡＤ
ＳＣ、／ＡＤＶの論理状態に従って制御信号ＣＳの論理
レベルを決定し、２つの制御信号／ＡＤＳＰ、／ＡＤＳ
Ｃを用いてバーストモード信号ＢＭＳを生成する。
ＳＣ、／ＡＤＶの論理状態に従って制御信号ＣＳの論理
レベルを決定し、２つの制御信号／ＡＤＳＰ、／ＡＤＳ
Ｃを用いてバーストモード信号ＢＭＳを生成する。
【０００９】カウンタ４は、バースト信号ＢＭＳにより
イネーブルされて、アドレスレジスタ１から入力される
コラム選択信号Ｃ／Ｓをカウントし、生成した内部アド
レス信号ＩＡｄｄをアドレスデコーダ５に出力する。
イネーブルされて、アドレスレジスタ１から入力される
コラム選択信号Ｃ／Ｓをカウントし、生成した内部アド
レス信号ＩＡｄｄをアドレスデコーダ５に出力する。
【００１０】アドレスデコーダ５は、外部アドレス信号
Ａｄｄ又は内部アドレス信号ＩＡｄｄをデコーディング
して、アドレスデコーディング信号ＡＤ及びブロックコ
ーディング信号ＡＮＩ＿Ｉ，ＡＮＯ＿Ｉを生成し、メモ
リセルアレイ６に出力する。該ブロックコーディング信
号ＡＮＩ＿Ｉ、ＡＮＯ＿Ｉにより、複数のメモリセルブ
ロック６１〜６４中何れか１つのメモリセルブロックが
選択される。そして、アドレスデコーディング信号ＡＤ
により、所定のワードラインＷ／Ｌ及び前記選択された
メモリセルブロック内のビットラインＷ／Ｌがイネーブ
ルされて、１つのメモリセルが選択される。該選択され
たメモリセル内に貯蔵されたデータはセンスアンプ部７
により増幅された後、制御部３から出力される制御信号
ＣＯの制御により出力レジスタ部８でラッチされ、入出
力パッド９を介して外部に出力される。
Ａｄｄ又は内部アドレス信号ＩＡｄｄをデコーディング
して、アドレスデコーディング信号ＡＤ及びブロックコ
ーディング信号ＡＮＩ＿Ｉ，ＡＮＯ＿Ｉを生成し、メモ
リセルアレイ６に出力する。該ブロックコーディング信
号ＡＮＩ＿Ｉ、ＡＮＯ＿Ｉにより、複数のメモリセルブ
ロック６１〜６４中何れか１つのメモリセルブロックが
選択される。そして、アドレスデコーディング信号ＡＤ
により、所定のワードラインＷ／Ｌ及び前記選択された
メモリセルブロック内のビットラインＷ／Ｌがイネーブ
ルされて、１つのメモリセルが選択される。該選択され
たメモリセル内に貯蔵されたデータはセンスアンプ部７
により増幅された後、制御部３から出力される制御信号
ＣＯの制御により出力レジスタ部８でラッチされ、入出
力パッド９を介して外部に出力される。
【００１１】この場合、複数のメモリセルから１つのメ
モリセルを選択する方法は、アドレスデコーダ５に入力
されるアドレスが外部アドレス信号Ａｄｄであるか、内
部アドレス信号ＩＡｄｄであるかによって、次の２つの
方法に大別される。
モリセルを選択する方法は、アドレスデコーダ５に入力
されるアドレスが外部アドレス信号Ａｄｄであるか、内
部アドレス信号ＩＡｄｄであるかによって、次の２つの
方法に大別される。
【００１２】即ち、アドレスデコーダ５が外部アドレス
信号Ａｄｄによって動作して、回路全体の動作が外部ク
ロック信号ＣＬＫに同期するシングルモード（single m
ode）と称する方法と、カウンタ４から出力される内部
アドレス信号ＩＡｄｄによって動作して、回路全体の動
作が外部クロック信号ＣＬＫに同期するバーストモード
（burst mode）と称する方法とに区別される。
信号Ａｄｄによって動作して、回路全体の動作が外部ク
ロック信号ＣＬＫに同期するシングルモード（single m
ode）と称する方法と、カウンタ４から出力される内部
アドレス信号ＩＡｄｄによって動作して、回路全体の動
作が外部クロック信号ＣＬＫに同期するバーストモード
（burst mode）と称する方法とに区別される。
【００１３】以下、このような２つのメモリセル選択方
法を、リード動作を例に挙げて説明する。説明の便宜
上、リード動作を行うために必要な待ち時間（latenc
y）、即ち、クロック信号のパルスは２つであり、外部
に出力されるデータはワードラインＷ／Ｌ単位であり、
４個のメモリセルに貯蔵される４つのデータから構成さ
れると仮定する。
法を、リード動作を例に挙げて説明する。説明の便宜
上、リード動作を行うために必要な待ち時間（latenc
y）、即ち、クロック信号のパルスは２つであり、外部
に出力されるデータはワードラインＷ／Ｌ単位であり、
４個のメモリセルに貯蔵される４つのデータから構成さ
れると仮定する。
【００１４】図７は、従来の同期ＳＲＡＭ回路の各部の
タイミングを示した図である。図７（Ｂ），（Ｃ）に示
す制御信号／ＡＤＳＰ、／ＡＤＳＣは、バーストモード
（burst read mode）を設定するための信号で、それら
制御信号／ＡＤＳＰ、／ＡＤＳＣがローレベルである
と、回路全体がバーストリードモードで動作する。図７
（Ａ）に示されたように、最初の外部クロック信号ＣＬ
Ｋが発生する時点ｔ１ではシングルリードモードである
が、次の外部クロック信号ＣＬＫが発生する時点ｔ２で
はバーストリードモードになる。
タイミングを示した図である。図７（Ｂ），（Ｃ）に示
す制御信号／ＡＤＳＰ、／ＡＤＳＣは、バーストモード
（burst read mode）を設定するための信号で、それら
制御信号／ＡＤＳＰ、／ＡＤＳＣがローレベルである
と、回路全体がバーストリードモードで動作する。図７
（Ａ）に示されたように、最初の外部クロック信号ＣＬ
Ｋが発生する時点ｔ１ではシングルリードモードである
が、次の外部クロック信号ＣＬＫが発生する時点ｔ２で
はバーストリードモードになる。
【００１５】先ず、時点ｔ１において、最初の外部クロ
ック信号ＣＬＫが発生すると、図７（Ｄ）に示すよう
に、外部アドレス信号Ａｄｄのうちの１番目の外部アド
レス信号Ａ０がラッチされ、１番目の外部アドレス信号
Ａ０により所定のメモリセルに貯蔵されたデータＱ１
（Ａ０）がリードされて、センスアンプ部７を経て出力
レジスタ部８にラッチされる。
ック信号ＣＬＫが発生すると、図７（Ｄ）に示すよう
に、外部アドレス信号Ａｄｄのうちの１番目の外部アド
レス信号Ａ０がラッチされ、１番目の外部アドレス信号
Ａ０により所定のメモリセルに貯蔵されたデータＱ１
（Ａ０）がリードされて、センスアンプ部７を経て出力
レジスタ部８にラッチされる。
【００１６】次いで、時点ｔ２で、２番目の外部クロッ
ク信号ＣＬＫが発生すると、出力レジスタ部８に貯蔵さ
れたデータＱ１（Ａ０）は外部に出力され、図７（Ｆ）
に示すように、各メモリセルブロック６１〜６４の所定
のメモリセルが接続するビットラインＢ／Ｌ１〜Ｂ／Ｌ
４がイネーブルされて、２番目の外部アドレス信号Ａ１
により各メモリセルに貯蔵されたデータＱ１（Ａ１）が
リードされて出力レジスタ部８にラッチされる。即ち、
時点ｔ２では、最初のデータが外部に出力されると同時
に、２番目のデータが出力レジスタ部８にラッチされ
る。
ク信号ＣＬＫが発生すると、出力レジスタ部８に貯蔵さ
れたデータＱ１（Ａ０）は外部に出力され、図７（Ｆ）
に示すように、各メモリセルブロック６１〜６４の所定
のメモリセルが接続するビットラインＢ／Ｌ１〜Ｂ／Ｌ
４がイネーブルされて、２番目の外部アドレス信号Ａ１
により各メモリセルに貯蔵されたデータＱ１（Ａ１）が
リードされて出力レジスタ部８にラッチされる。即ち、
時点ｔ２では、最初のデータが外部に出力されると同時
に、２番目のデータが出力レジスタ部８にラッチされ
る。
【００１７】このように、１番目の外部アドレス信号Ａ
ｄｄが入力されてからデータＱ１（Ａ０）が出力される
までは、外部クロック信号ＣＬＫの２つのパルスが必要
となる。
ｄｄが入力されてからデータＱ１（Ａ０）が出力される
までは、外部クロック信号ＣＬＫの２つのパルスが必要
となる。
【００１８】一方、時点ｔ２では、出力レジスタ部８に
貯蔵されたデータが出力されると同時に、図７（Ｃ）に
示す制御信号／ＡＤＳＣがローレベルに遷移され、バー
ストリードモードで動作を開始する。このように、外部
クロック信号ＣＬＫの各パルスの発生時点ｔ１，ｔ２，
ｔ３，・・・毎に、バーストリードモードであるか、シ
ングルリードモードであるかを判断する。
貯蔵されたデータが出力されると同時に、図７（Ｃ）に
示す制御信号／ＡＤＳＣがローレベルに遷移され、バー
ストリードモードで動作を開始する。このように、外部
クロック信号ＣＬＫの各パルスの発生時点ｔ１，ｔ２，
ｔ３，・・・毎に、バーストリードモードであるか、シ
ングルリードモードであるかを判断する。
【００１９】バーストリードモードにおいて、カウンタ
４は内部アドレス信号ＩＡｄｄを増加させる。即ち、カ
ウンタ４は、コラム選択信号Ｃ／Ｓをカウントし、該カ
ウントされた値である内部アドレス信号ＩＡｄｄはアド
レスデコーダ５に入力される。アドレスデコーダ５は内
部アドレス信号ＩＡｄｄがデコーディングされたアドレ
スコーディング信号ＡＤ及びブロックコーディング信号
ＡＮＩ＿Ｉ，ＡＮＯ＿Ｉをメモリセルアレイ６に出力す
る。これにより、メモリセルアレイ６の１番目のメモリ
セルブロック６１が選択されて、メモリセルブロック６
１内部のワードラインＷ／Ｌ（Ａ１）及びビットライン
Ｂ／Ｌ０に接続するメモリセルのデータがリードされ
て、１番目のセンスアンプ７１を経由して出力レジスタ
部８にラッチされる。
４は内部アドレス信号ＩＡｄｄを増加させる。即ち、カ
ウンタ４は、コラム選択信号Ｃ／Ｓをカウントし、該カ
ウントされた値である内部アドレス信号ＩＡｄｄはアド
レスデコーダ５に入力される。アドレスデコーダ５は内
部アドレス信号ＩＡｄｄがデコーディングされたアドレ
スコーディング信号ＡＤ及びブロックコーディング信号
ＡＮＩ＿Ｉ，ＡＮＯ＿Ｉをメモリセルアレイ６に出力す
る。これにより、メモリセルアレイ６の１番目のメモリ
セルブロック６１が選択されて、メモリセルブロック６
１内部のワードラインＷ／Ｌ（Ａ１）及びビットライン
Ｂ／Ｌ０に接続するメモリセルのデータがリードされ
て、１番目のセンスアンプ７１を経由して出力レジスタ
部８にラッチされる。
【００２０】この後、カウンタ４により内部アドレス信
号ＩＡｄｄが増加されると、メモリセルアレイ６の２番
目のメモリセルブロック６２が選択され、メモリセルブ
ロック６２の内部のデータがリードされて、２番目のセ
ンスアンプ７２を経て出力レジスタ部８にラッチされ
る。このような過程は、１つのデータを構成する４個の
メモリセルブロック６１〜６４内部の各メモリセルのデ
ータが全部出力されるまで繰り返して行われる。
号ＩＡｄｄが増加されると、メモリセルアレイ６の２番
目のメモリセルブロック６２が選択され、メモリセルブ
ロック６２の内部のデータがリードされて、２番目のセ
ンスアンプ７２を経て出力レジスタ部８にラッチされ
る。このような過程は、１つのデータを構成する４個の
メモリセルブロック６１〜６４内部の各メモリセルのデ
ータが全部出力されるまで繰り返して行われる。
【００２１】図７（Ｇ）に示す４個のデータＱ１（Ａ
１）、Ｑ２（Ａ１）、Ｑ３（Ａ１）、Ｑ４（Ａ１）は、
１つのデータを構成する４個のメモリセルのデータであ
る。このように、４個のメモリセルのデータを全部出力
するための外部クロック信号ＣＬＫのパルス数は５個で
ある。即ち、最初のメモリセルのデータＱ１（Ａ１）を
出力するためには２個のパルスが必要であるが、２番目
のデータＱ２（Ａ１）を出力するための２個のパルス中
の１番目のパルスは、最初のデータＱ１（Ａ１）のため
の２番目のパルスを用いる。このように、最初のデータ
Ｑ１（Ａ１）が出力された後、残りの３つのデータＱ２
（Ａ１）〜Ｑ４（Ａ１）が連続して出力されるので、４
つのデータを出力するために必要なパルス数は５とな
る。尚、このパルス数はシングルモードとバーストモー
ドとでは同数である。
１）、Ｑ２（Ａ１）、Ｑ３（Ａ１）、Ｑ４（Ａ１）は、
１つのデータを構成する４個のメモリセルのデータであ
る。このように、４個のメモリセルのデータを全部出力
するための外部クロック信号ＣＬＫのパルス数は５個で
ある。即ち、最初のメモリセルのデータＱ１（Ａ１）を
出力するためには２個のパルスが必要であるが、２番目
のデータＱ２（Ａ１）を出力するための２個のパルス中
の１番目のパルスは、最初のデータＱ１（Ａ１）のため
の２番目のパルスを用いる。このように、最初のデータ
Ｑ１（Ａ１）が出力された後、残りの３つのデータＱ２
（Ａ１）〜Ｑ４（Ａ１）が連続して出力されるので、４
つのデータを出力するために必要なパルス数は５とな
る。尚、このパルス数はシングルモードとバーストモー
ドとでは同数である。
【００２２】一般に、同期ＳＲＡＭ回路においては、デ
ータの出力速度がシステムの性能を左右する重要要素で
ある。従って、従来の回路においては、データの出力速
度を向上させる方法として、周期の短い外部クロック信
号ＣＬＫに回路動作を同期させる方法を利用するが、そ
のためには、パイプライン（pipeline depth）の深さを
増加する方法がある（IEEE Journal of Solid-State Ci
rcuits. vol.28, No.4, APRIL. 1993, p484-p489, Desi
gn Techniques for High-Throughput BiCOM Self-Timed
SRAMs.及びIEEE Journal of Solid-State Circuits. v
ol.29, No.11,NOV. 1994, p1317-p1322, Design Techni
ques for High-Throughput BiCOM Self-Timed SRAMs.参
照）。
ータの出力速度がシステムの性能を左右する重要要素で
ある。従って、従来の回路においては、データの出力速
度を向上させる方法として、周期の短い外部クロック信
号ＣＬＫに回路動作を同期させる方法を利用するが、そ
のためには、パイプライン（pipeline depth）の深さを
増加する方法がある（IEEE Journal of Solid-State Ci
rcuits. vol.28, No.4, APRIL. 1993, p484-p489, Desi
gn Techniques for High-Throughput BiCOM Self-Timed
SRAMs.及びIEEE Journal of Solid-State Circuits. v
ol.29, No.11,NOV. 1994, p1317-p1322, Design Techni
ques for High-Throughput BiCOM Self-Timed SRAMs.参
照）。
【００２３】一方、アドレス信号が入力された後、リー
ドされたデータがセンスアンプを経て出力レジスタ部に
ラッチされるまでの時間は、図８に示したように、全ア
クセス時間の６５％以上を占めるので、システム全体の
動作速度（frequency）を左右する。よって、アドレス
信号が入力された後から、リードされたデータがセンス
アンプを経て出力レジスタ部にラッチされるまでの時間
を短縮すれば、動作速度は向上される。
ドされたデータがセンスアンプを経て出力レジスタ部に
ラッチされるまでの時間は、図８に示したように、全ア
クセス時間の６５％以上を占めるので、システム全体の
動作速度（frequency）を左右する。よって、アドレス
信号が入力された後から、リードされたデータがセンス
アンプを経て出力レジスタ部にラッチされるまでの時間
を短縮すれば、動作速度は向上される。
【００２４】
【発明が解決しようとする課題】然るに、このような従
来の同期ＳＲＡＭ回路においては、データの出力速度を
向上させるためには待ち時間を増加する必要がある。待
ち時間が増加すると、出力レジスタ部８が大きくなって
回路の占有面積が増大するという不都合な点があった。
来の同期ＳＲＡＭ回路においては、データの出力速度を
向上させるためには待ち時間を増加する必要がある。待
ち時間が増加すると、出力レジスタ部８が大きくなって
回路の占有面積が増大するという不都合な点があった。
【００２５】また、出力レジスタ部８をセンスアンプ部
７の前段に配置しているので、出力レジスタ部８を大き
くすることは技術的に困難であるという不都合な点があ
った。
７の前段に配置しているので、出力レジスタ部８を大き
くすることは技術的に困難であるという不都合な点があ
った。
【００２６】本発明は、このような従来の課題に鑑みて
なされたもので、周期の短いクロック信号で動作させて
動作速度を向上し、データが外部に出力されるまでの時
間を短縮し得る同期ＳＲＡＭ回路を提供することを目的
とする。
なされたもので、周期の短いクロック信号で動作させて
動作速度を向上し、データが外部に出力されるまでの時
間を短縮し得る同期ＳＲＡＭ回路を提供することを目的
とする。
【００２７】
【課題を解決するための手段】このような目的を達成す
るため、本発明の請求項１に係る同期ＳＲＡＭ回路は、
複数のメモリセルを有するメモリセルブロックを複数備
えるメモリセルアレイと、前記メモリセルのデータをセ
ンシングして増幅する複数のセンスアンプを備えるセン
スアンプ部と、前記センスアンプで増幅されたデータを
ラッチする出力レジスタ部とを備え、外部クロック信号
に同期して前記メモリセルに対してデータのリード動作
及びライト動作を行う同期ＳＲＡＭ回路において、前記
複数のメモリセルブロックの同じワードラインに接続す
る各メモリセルに対して同時にリード動作及びライト動
作を行うバーストモードを制御するためのバーストモー
ド信号を出力する制御部と、前記バーストモード信号の
入力により、外部アドレス信号を用いて内部アドレス信
号及びブロックコーディング信号を生成し、前記複数の
メモリセルブロックの各メモリセルを選択するアドレス
デコーダと、前記バーストモード信号の入力により、前
記外部クロック信号をカウントしてコーディング信号を
出力するカウンタと、前記カウンタのコーディング信号
の入力により、前記各メモリセルから同時に読み出され
前記センスアンプ部を介して前記出力レジスタ部でラッ
チされた各データを順次外部に出力するマルチプレクサ
ーと、を包含して構成される。
るため、本発明の請求項１に係る同期ＳＲＡＭ回路は、
複数のメモリセルを有するメモリセルブロックを複数備
えるメモリセルアレイと、前記メモリセルのデータをセ
ンシングして増幅する複数のセンスアンプを備えるセン
スアンプ部と、前記センスアンプで増幅されたデータを
ラッチする出力レジスタ部とを備え、外部クロック信号
に同期して前記メモリセルに対してデータのリード動作
及びライト動作を行う同期ＳＲＡＭ回路において、前記
複数のメモリセルブロックの同じワードラインに接続す
る各メモリセルに対して同時にリード動作及びライト動
作を行うバーストモードを制御するためのバーストモー
ド信号を出力する制御部と、前記バーストモード信号の
入力により、外部アドレス信号を用いて内部アドレス信
号及びブロックコーディング信号を生成し、前記複数の
メモリセルブロックの各メモリセルを選択するアドレス
デコーダと、前記バーストモード信号の入力により、前
記外部クロック信号をカウントしてコーディング信号を
出力するカウンタと、前記カウンタのコーディング信号
の入力により、前記各メモリセルから同時に読み出され
前記センスアンプ部を介して前記出力レジスタ部でラッ
チされた各データを順次外部に出力するマルチプレクサ
ーと、を包含して構成される。
【００２８】請求項２に記載の発明では、前記アドレス
デコーダは、前記外部アドレス信号の反転信号を反転し
て出力する第１インバータと、前記バーストモード信号
を反転して出力する第２インバータと、前記外部アドレ
ス信号の反転信号と前記第２インバータの出力信号とを
否定論理積演算して第１内部アドレス信号を生成する第
１ＮＡＮＤゲートと、前記第１インバータの出力信号と
前記第２インバータの出力信号とを否定論理積演算して
第２内部アドレス信号を生成する第２ＮＡＮＤゲート
と、を包含して構成される。
デコーダは、前記外部アドレス信号の反転信号を反転し
て出力する第１インバータと、前記バーストモード信号
を反転して出力する第２インバータと、前記外部アドレ
ス信号の反転信号と前記第２インバータの出力信号とを
否定論理積演算して第１内部アドレス信号を生成する第
１ＮＡＮＤゲートと、前記第１インバータの出力信号と
前記第２インバータの出力信号とを否定論理積演算して
第２内部アドレス信号を生成する第２ＮＡＮＤゲート
と、を包含して構成される。
【００２９】請求項３に記載の発明では、前記カウンタ
は、前記バーストモード信号の入力により、前記メモリ
セルアレイの複数のメモリセルブロック内の各メモリセ
ルのデータが前記複数のセンスアンプに出力された後に
前記ワードラインをディスエーブルするためのワードラ
イン制御信号を前記アドレスデコーダに出力する。
は、前記バーストモード信号の入力により、前記メモリ
セルアレイの複数のメモリセルブロック内の各メモリセ
ルのデータが前記複数のセンスアンプに出力された後に
前記ワードラインをディスエーブルするためのワードラ
イン制御信号を前記アドレスデコーダに出力する。
【００３０】請求項４に記載の発明では、前記カウンタ
は、前記外部クロック信号ＣＬＫと前記バーストモード
信号ＢＭＳとを否定論理積演算するＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力信号を反転する第１インバータ
と、直列連結された複数のラッチ回路と、該各ラッチ回
路の前段にそれぞれ連結され、前記ＮＡＮＤゲートの出
力信号及び前記インバータの出力信号によりオン／オフ
制御される複数の伝送ゲートと、一方端子が前記奇数番
目のラッチ回路に連結され、他方端子が電源電圧端子に
連結され、前記バーストモード信号がゲート端子に入力
される複数のＰＭＯＳトランジスタと、一方端子が前記
偶数番目のラッチ回路に連結され、他方端子が接地さ
れ、反転されたバーストモード信号がゲート端子に入力
される複数のＮＭＯＳトランジスタと、前記１番目の伝
送ゲートの出力端と前記１番目のラッチ回路間に連結さ
れ、前記バーストモード信号及び反転されたバーストモ
ード信号によりオン／オフ制御される伝送ゲートと、前
記最終段のラッチ回路の出力端に連結された第２インバ
ータと、を包含して構成され、前記１番目の伝送ゲート
の入力端は接地され、前記第２インバータから前記ワー
ドライン制御信号を出力する。
は、前記外部クロック信号ＣＬＫと前記バーストモード
信号ＢＭＳとを否定論理積演算するＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力信号を反転する第１インバータ
と、直列連結された複数のラッチ回路と、該各ラッチ回
路の前段にそれぞれ連結され、前記ＮＡＮＤゲートの出
力信号及び前記インバータの出力信号によりオン／オフ
制御される複数の伝送ゲートと、一方端子が前記奇数番
目のラッチ回路に連結され、他方端子が電源電圧端子に
連結され、前記バーストモード信号がゲート端子に入力
される複数のＰＭＯＳトランジスタと、一方端子が前記
偶数番目のラッチ回路に連結され、他方端子が接地さ
れ、反転されたバーストモード信号がゲート端子に入力
される複数のＮＭＯＳトランジスタと、前記１番目の伝
送ゲートの出力端と前記１番目のラッチ回路間に連結さ
れ、前記バーストモード信号及び反転されたバーストモ
ード信号によりオン／オフ制御される伝送ゲートと、前
記最終段のラッチ回路の出力端に連結された第２インバ
ータと、を包含して構成され、前記１番目の伝送ゲート
の入力端は接地され、前記第２インバータから前記ワー
ドライン制御信号を出力する。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本実施形態に係る同期ＳＲ
ＡＭ回路は、図１に示したように、外部クロック信号Ｃ
ＬＫに同期して、外部アドレス信号Ａｄｄを入力するア
ドレスレジスタ１０と、外部クロック信号ＣＬＫに同期
して、外部から入力される複数の制御信号、即ち、メモ
リセルに対する通常のリード・ライト動作及びバースト
モード（burst mode）時のリード・ライト動作を制御す
るための各制御信号／ＡＤＳＰ、／ＡＤＳＣ、／ＡＤＶ
をラッチして出力する制御レジスタ２と、外部クロック
信号ＣＬＫに同期して、制御レジスタ２からの各制御信
号／ＡＤＳＰ、／ＡＤＳＣ、／ＡＤＶを入力し、制御信
号ＣＳ及び複数のメモリセルブロック６１〜６４の同じ
ワードラインに接続する各メモリセルに対して同時にリ
ード動作及びライト動作を行うバーストモードを制御す
るためのバーストモード信号ＢＭＳを出力する制御部３
０と、制御部３０からのバーストモード信号ＢＭＳの入
力により、外部クロック信号ＣＬＫに同期してアドレス
レジスタ１０から出力される外部アドレス信号Ａｄｄを
入力し、内部アドレス信号ＡＮ，／ＡＮ及びブロックコ
ーディング信号ＡＮＩ＿Ｉ，ＡＮＯ＿Ｉを生成し、複数
のメモリセルブロック６１〜６４の同じワードラインに
接続する各メモリセルを選択するアドレスデコーダ５０
と、バーストモード信号ＢＭＳの入力により、外部クロ
ック信号ＣＬＫをカウントしてコーディング信号ＣＯＳ
を出力するカウンタ４０と、前記コーディング信号ＣＯ
Ｓの入力によって、前記各メモリセルから読み出され、
センスアンプ部７の各センスアンプ７１〜７４でセンシ
ングされて増幅され、出力レジスタ部８の各出力レジス
タ８１〜８４でラッチされた各データを順次外部に出力
するマルチプレクサー１００と、を備えて構成される。
尚、メモリセルアレイ６、センスアンプ部７及び入出力
パッド９は従来と同様に備えられている。
し、図面を用いて説明する。本実施形態に係る同期ＳＲ
ＡＭ回路は、図１に示したように、外部クロック信号Ｃ
ＬＫに同期して、外部アドレス信号Ａｄｄを入力するア
ドレスレジスタ１０と、外部クロック信号ＣＬＫに同期
して、外部から入力される複数の制御信号、即ち、メモ
リセルに対する通常のリード・ライト動作及びバースト
モード（burst mode）時のリード・ライト動作を制御す
るための各制御信号／ＡＤＳＰ、／ＡＤＳＣ、／ＡＤＶ
をラッチして出力する制御レジスタ２と、外部クロック
信号ＣＬＫに同期して、制御レジスタ２からの各制御信
号／ＡＤＳＰ、／ＡＤＳＣ、／ＡＤＶを入力し、制御信
号ＣＳ及び複数のメモリセルブロック６１〜６４の同じ
ワードラインに接続する各メモリセルに対して同時にリ
ード動作及びライト動作を行うバーストモードを制御す
るためのバーストモード信号ＢＭＳを出力する制御部３
０と、制御部３０からのバーストモード信号ＢＭＳの入
力により、外部クロック信号ＣＬＫに同期してアドレス
レジスタ１０から出力される外部アドレス信号Ａｄｄを
入力し、内部アドレス信号ＡＮ，／ＡＮ及びブロックコ
ーディング信号ＡＮＩ＿Ｉ，ＡＮＯ＿Ｉを生成し、複数
のメモリセルブロック６１〜６４の同じワードラインに
接続する各メモリセルを選択するアドレスデコーダ５０
と、バーストモード信号ＢＭＳの入力により、外部クロ
ック信号ＣＬＫをカウントしてコーディング信号ＣＯＳ
を出力するカウンタ４０と、前記コーディング信号ＣＯ
Ｓの入力によって、前記各メモリセルから読み出され、
センスアンプ部７の各センスアンプ７１〜７４でセンシ
ングされて増幅され、出力レジスタ部８の各出力レジス
タ８１〜８４でラッチされた各データを順次外部に出力
するマルチプレクサー１００と、を備えて構成される。
尚、メモリセルアレイ６、センスアンプ部７及び入出力
パッド９は従来と同様に備えられている。
【００３２】アドレスデコーダ５０は、図３に示したよ
うに、パッドＰＡＤを介して外部アドレス信号Ａｄｄを
入力し、インバータＩ６１、外部クロック信号ＣＬＫに
より制御される伝送ゲートＳ６１、バッファＬＴ６１、
外部クロック信号ＣＬＫにより制御される伝送ゲートＳ
６２及びバッファＬＴ６２をそれぞれ通過させる。第２
バッファＬＴ６２を通過した信号ＡＮＢＩは、第１ＮＡ
ＮＤゲートＮＡ６１の一方側入力端に入力されると共
に、第２のインバータＩ６２を介して第２ＮＡＮＤゲー
トＮＡ６２の一方側入力端に入力される。前記第１，第
２ＮＡＮＤゲートＮＡ６１，ＮＡ６２の他方側入力端に
は、制御部３から出力されるバーストモード信号ＢＭＳ
が第１のインバータＩ６３を介して入力されるように構
成されている。前記第１，第２ＮＡＮＤゲートＮＡ６
１，ＮＡ６２の各出力信号ＡＮ，ＡＮＢは内部アドレス
信号であり、該内部アドレス信号ＡＮ，ＡＮＢを用い
て、バーストモード時にはメモリセルアレイ６の複数の
メモリセルブロック６１〜６４を同時に選択するブロッ
クコーディング信号ＡＮＩ＿Ｉ，ＡＮＯ＿Ｉを生成する
と共に、メモリセルアレイ６の各メモリセルブロック６
１〜６４の各メモリセルが接続するワードラインＷ／Ｌ
及びビットラインＢ／Ｌをイネーブルさせるアドレスデ
コーディング信号ＡＤを生成し、メモリセルアレイ６に
出力する。
うに、パッドＰＡＤを介して外部アドレス信号Ａｄｄを
入力し、インバータＩ６１、外部クロック信号ＣＬＫに
より制御される伝送ゲートＳ６１、バッファＬＴ６１、
外部クロック信号ＣＬＫにより制御される伝送ゲートＳ
６２及びバッファＬＴ６２をそれぞれ通過させる。第２
バッファＬＴ６２を通過した信号ＡＮＢＩは、第１ＮＡ
ＮＤゲートＮＡ６１の一方側入力端に入力されると共
に、第２のインバータＩ６２を介して第２ＮＡＮＤゲー
トＮＡ６２の一方側入力端に入力される。前記第１，第
２ＮＡＮＤゲートＮＡ６１，ＮＡ６２の他方側入力端に
は、制御部３から出力されるバーストモード信号ＢＭＳ
が第１のインバータＩ６３を介して入力されるように構
成されている。前記第１，第２ＮＡＮＤゲートＮＡ６
１，ＮＡ６２の各出力信号ＡＮ，ＡＮＢは内部アドレス
信号であり、該内部アドレス信号ＡＮ，ＡＮＢを用い
て、バーストモード時にはメモリセルアレイ６の複数の
メモリセルブロック６１〜６４を同時に選択するブロッ
クコーディング信号ＡＮＩ＿Ｉ，ＡＮＯ＿Ｉを生成する
と共に、メモリセルアレイ６の各メモリセルブロック６
１〜６４の各メモリセルが接続するワードラインＷ／Ｌ
及びビットラインＢ／Ｌをイネーブルさせるアドレスデ
コーディング信号ＡＤを生成し、メモリセルアレイ６に
出力する。
【００３３】カウンタ４０は、図４に示したように、ク
ロック信号ＣＬＫとバーストモード信号ＢＭＳとを否定
論理積演算するＮＡＮＤゲートＮＡ７１と、ＮＡＮＤゲ
ートＮＡ７１の出力信号ＮＡを反転して信号ＰＡを出力
する第１インバータＩ７１と、直列連結された複数のラ
ッチ回路ＬＴ７１〜ＬＴ７４と、各ラッチ回路ＬＴ７１
〜ＬＴ７４の前段にそれぞれ連結され、ＮＡＮＤゲート
ＮＡ７１の出力信号ＮＡ及びインバータＩ７１の出力信
号ＰＡによりオン／オフ制御される複数の伝送ゲートＳ
７１〜Ｓ７４と、一方端子が奇数番目のラッチ回路ＬＴ
７１，ＬＴ７３に連結され、他方端子が電源電圧ＶＣＣ
端子と連結され、バーストモード信号ＢＭＳがゲート端
子に入力されるＰＭＯＳトランジスタＰＭ１，ＰＭ２
と、一方端子が偶数番目のラッチ回路ＬＴ７２，ＬＴ７
４に連結され、他方端子が接地され、反転されたバース
トモード信号／ＢＭＳがゲート端子に入力されるＮＭＯ
ＳトランジスタＭＮ１，ＭＮ２と、１番目の伝送ゲート
Ｓ７１の出力端と１番目ラッチ回路ＬＴ７１の入力端間
に連結され、バーストモード信号ＢＭＳ及びその反転信
号／ＢＭＳによりオン／オフ制御される伝送ゲートＳ７
５と、４番目のラッチ回路ＬＴ７４の出力端に連結され
た第２インバータＩ７２と、を包含して構成され、１番
目の伝送ゲートＳ７１の入力端は接地され、該第２イン
バータＩ７２から出力するワードライン制御信号ＢＷＣ
はアドレスデコーダ５０に出力される。
ロック信号ＣＬＫとバーストモード信号ＢＭＳとを否定
論理積演算するＮＡＮＤゲートＮＡ７１と、ＮＡＮＤゲ
ートＮＡ７１の出力信号ＮＡを反転して信号ＰＡを出力
する第１インバータＩ７１と、直列連結された複数のラ
ッチ回路ＬＴ７１〜ＬＴ７４と、各ラッチ回路ＬＴ７１
〜ＬＴ７４の前段にそれぞれ連結され、ＮＡＮＤゲート
ＮＡ７１の出力信号ＮＡ及びインバータＩ７１の出力信
号ＰＡによりオン／オフ制御される複数の伝送ゲートＳ
７１〜Ｓ７４と、一方端子が奇数番目のラッチ回路ＬＴ
７１，ＬＴ７３に連結され、他方端子が電源電圧ＶＣＣ
端子と連結され、バーストモード信号ＢＭＳがゲート端
子に入力されるＰＭＯＳトランジスタＰＭ１，ＰＭ２
と、一方端子が偶数番目のラッチ回路ＬＴ７２，ＬＴ７
４に連結され、他方端子が接地され、反転されたバース
トモード信号／ＢＭＳがゲート端子に入力されるＮＭＯ
ＳトランジスタＭＮ１，ＭＮ２と、１番目の伝送ゲート
Ｓ７１の出力端と１番目ラッチ回路ＬＴ７１の入力端間
に連結され、バーストモード信号ＢＭＳ及びその反転信
号／ＢＭＳによりオン／オフ制御される伝送ゲートＳ７
５と、４番目のラッチ回路ＬＴ７４の出力端に連結され
た第２インバータＩ７２と、を包含して構成され、１番
目の伝送ゲートＳ７１の入力端は接地され、該第２イン
バータＩ７２から出力するワードライン制御信号ＢＷＣ
はアドレスデコーダ５０に出力される。
【００３４】上述の構成により、カウンタ４０は、バー
ストモード信号ＢＭＳの入力により、メモリセルアレイ
６の複数のメモリセルブロック６１〜６４内の各メモリ
セルのデータが複数のセンスアンプ７１〜７４に出力さ
れた後にワードラインＷ／Ｌをディスエーブルするため
のワードライン制御信号ＢＷＣをアドレスデコーダ５０
に出力する。
ストモード信号ＢＭＳの入力により、メモリセルアレイ
６の複数のメモリセルブロック６１〜６４内の各メモリ
セルのデータが複数のセンスアンプ７１〜７４に出力さ
れた後にワードラインＷ／Ｌをディスエーブルするため
のワードライン制御信号ＢＷＣをアドレスデコーダ５０
に出力する。
【００３５】これにより、詳細には後述するように、バ
ーストリードモードでは、外部クロック信号ＣＬＫの２
つのパルスの出力時間でデータが出力される、３番目の
外部クロック信号ＣＬＫのパルスでワードラインＷ／Ｌ
をディスエーブルすることができる。
ーストリードモードでは、外部クロック信号ＣＬＫの２
つのパルスの出力時間でデータが出力される、３番目の
外部クロック信号ＣＬＫのパルスでワードラインＷ／Ｌ
をディスエーブルすることができる。
【００３６】以下、このように構成される本実施形態に
係る同期ＳＲＡＭ回路のリード動作を、図２のタイミン
グチャートを用いて説明する。先ず、外部アドレス信号
Ａｄｄはアドレスレジスタ１０によりラッチされてアド
レスデコーダ５０に入力され、また、各制御信号／ＡＤ
ＳＰ、／ＡＤＳＣ、／ＡＤＶは制御レジスタ２によりラ
ッチされて制御部３０に入力される。
係る同期ＳＲＡＭ回路のリード動作を、図２のタイミン
グチャートを用いて説明する。先ず、外部アドレス信号
Ａｄｄはアドレスレジスタ１０によりラッチされてアド
レスデコーダ５０に入力され、また、各制御信号／ＡＤ
ＳＰ、／ＡＤＳＣ、／ＡＤＶは制御レジスタ２によりラ
ッチされて制御部３０に入力される。
【００３７】制御部３０は、ラッチした各制御信号／Ａ
ＤＳＰ、／ＡＤＳＣ、／ＡＤＶからアドレスデコーダ５
０をイネーブルさせる制御信号ＣＳを生成してアドレス
デコーダ５０に出力すると共に、制御信号／ＡＤＳＰ、
／ＡＤＳＣを用いてバーストモード信号ＢＭＳを生成
し、バーストモード信号ＢＭＳをアドレスデコーダ５０
及びカウンタ４０にそれぞれ出力する。バーストモード
信号ＢＭＳは、バーストリードモードのときはハイレベ
ルであるが、シングルリードモードのときはローレベル
である。
ＤＳＰ、／ＡＤＳＣ、／ＡＤＶからアドレスデコーダ５
０をイネーブルさせる制御信号ＣＳを生成してアドレス
デコーダ５０に出力すると共に、制御信号／ＡＤＳＰ、
／ＡＤＳＣを用いてバーストモード信号ＢＭＳを生成
し、バーストモード信号ＢＭＳをアドレスデコーダ５０
及びカウンタ４０にそれぞれ出力する。バーストモード
信号ＢＭＳは、バーストリードモードのときはハイレベ
ルであるが、シングルリードモードのときはローレベル
である。
【００３８】アドレスデコーダ５０は制御信号ＣＳによ
りイネーブルされ、入力した外部アドレス信号Ａｄｄ及
びバーストモード信号ＢＭＳを用いて内部アドレス信号
ＡＮ，ＡＮＢを生成し、さらに、内部アドレス信号Ａ
Ｎ、ＡＮＢをデコーディングしてアドレスデコーディン
グ信号ＡＤ及びブロックコーディング信号ＡＮＩ＿Ｉ，
ＡＮＯ＿Ｉを生成してメモリセルアレイ６に出力する。
これにより、メモリセルアレイ６の各メモリセルブロッ
ク６１〜６４の所定の各メモリセルが連結されたワード
ラインＷ／Ｌ及びビットラインＢ／Ｌ０〜Ｂ／Ｌ４をイ
ネーブルさせる。ブロックコーディング信号ＡＮＩ＿
Ｉ、ＡＮＯ＿Ｉはメモリセルブロック６１〜６４を指定
するための信号である。尚、本発明では、説明の便宜
上、メモリセルブロックの数を４個に決めたので、２つ
のブロックコーディング信号が使用されている。
りイネーブルされ、入力した外部アドレス信号Ａｄｄ及
びバーストモード信号ＢＭＳを用いて内部アドレス信号
ＡＮ，ＡＮＢを生成し、さらに、内部アドレス信号Ａ
Ｎ、ＡＮＢをデコーディングしてアドレスデコーディン
グ信号ＡＤ及びブロックコーディング信号ＡＮＩ＿Ｉ，
ＡＮＯ＿Ｉを生成してメモリセルアレイ６に出力する。
これにより、メモリセルアレイ６の各メモリセルブロッ
ク６１〜６４の所定の各メモリセルが連結されたワード
ラインＷ／Ｌ及びビットラインＢ／Ｌ０〜Ｂ／Ｌ４をイ
ネーブルさせる。ブロックコーディング信号ＡＮＩ＿
Ｉ、ＡＮＯ＿Ｉはメモリセルブロック６１〜６４を指定
するための信号である。尚、本発明では、説明の便宜
上、メモリセルブロックの数を４個に決めたので、２つ
のブロックコーディング信号が使用されている。
【００３９】ここで、アドレスデコーダ５０の外部アド
レス信号Ａｄｄとバーストモード信号ＢＭＳとを用いて
内部アドレス信号ＡＮ，ＡＮＢを生成する動作につい
て、図３に示す回路構成を用いて説明する。
レス信号Ａｄｄとバーストモード信号ＢＭＳとを用いて
内部アドレス信号ＡＮ，ＡＮＢを生成する動作につい
て、図３に示す回路構成を用いて説明する。
【００４０】先ず、パッドＰＡＤを介して入力された外
部アドレス信号Ａｄｄは、第１インバータＩ６１、第１
伝送ゲートＳ６１、第１バッファＬＴ６１、第２伝送ゲ
ートＳ６２及び第２バッファＬＴ６２を順次通って所定
時間遅延されて、論理レベルが反転されたアドレス信号
ＡＮＢＩとして出力された後、第２インバータＩ６２に
よりさらに論理レベルが反転される。一方、バーストモ
ード信号ＢＭＳは、第３インバータＩ６３により論理レ
ベルが反転される。
部アドレス信号Ａｄｄは、第１インバータＩ６１、第１
伝送ゲートＳ６１、第１バッファＬＴ６１、第２伝送ゲ
ートＳ６２及び第２バッファＬＴ６２を順次通って所定
時間遅延されて、論理レベルが反転されたアドレス信号
ＡＮＢＩとして出力された後、第２インバータＩ６２に
よりさらに論理レベルが反転される。一方、バーストモ
ード信号ＢＭＳは、第３インバータＩ６３により論理レ
ベルが反転される。
【００４１】次いで、第１ＮＡＮＤゲートＮＡ６１によ
り、第２バッファＬＴ６２を通過したアドレス信号ＡＮ
ＢＩと反転されたバーストモード信号／ＢＭＳとを否定
論理積演算して内部アドレス信号ＡＮを生成し、また、
第２ＮＡＮＤゲートＮＡ６２により、第２インバータＩ
６２で論理レベルが反転されたアドレス信号ＡＮＢＩと
反転されたバーストモード信号／ＢＭＳとを否定論理積
演算して内部アドレス信号ＡＮＢを生成する。
り、第２バッファＬＴ６２を通過したアドレス信号ＡＮ
ＢＩと反転されたバーストモード信号／ＢＭＳとを否定
論理積演算して内部アドレス信号ＡＮを生成し、また、
第２ＮＡＮＤゲートＮＡ６２により、第２インバータＩ
６２で論理レベルが反転されたアドレス信号ＡＮＢＩと
反転されたバーストモード信号／ＢＭＳとを否定論理積
演算して内部アドレス信号ＡＮＢを生成する。
【００４２】このとき、バーストモード信号ＢＭＳの論
理状態によって、回路全体の動作モードがシングルリー
ドモードであるか、バーストリードモードであるかが決
定される。
理状態によって、回路全体の動作モードがシングルリー
ドモードであるか、バーストリードモードであるかが決
定される。
【００４３】先ず、図２（Ａ）に示す最初の外部クロッ
ク信号ＣＬＫのパルスが発生するときにシングルリード
モードを行う。このとき、図２（Ｃ）に示すようにバー
ストモード信号ＢＭＳはローレベルである。従って、第
１，第２ＮＡＮＤゲートＮＡ６１，ＮＡ６２に入力され
る反転されたバーストモード信号／ＢＭＳはハイレベル
であるので、第１，第２ＮＡＮＤゲートＮＡ６１，ＮＡ
６２から出力される内部アドレス信号ＡＮ，ＡＮＢの論
理状態は、図２（Ｂ）に示す外部アドレス信号Ａｄｄの
論理レベルによって決定される。このシングルリードモ
ードにおける動作は従来と同様である。
ク信号ＣＬＫのパルスが発生するときにシングルリード
モードを行う。このとき、図２（Ｃ）に示すようにバー
ストモード信号ＢＭＳはローレベルである。従って、第
１，第２ＮＡＮＤゲートＮＡ６１，ＮＡ６２に入力され
る反転されたバーストモード信号／ＢＭＳはハイレベル
であるので、第１，第２ＮＡＮＤゲートＮＡ６１，ＮＡ
６２から出力される内部アドレス信号ＡＮ，ＡＮＢの論
理状態は、図２（Ｂ）に示す外部アドレス信号Ａｄｄの
論理レベルによって決定される。このシングルリードモ
ードにおける動作は従来と同様である。
【００４４】次に、図２の２番目の外部クロック信号Ｃ
ＬＫのパルスが発生するときに、バーストモード信号Ｂ
ＭＳはハイレベルであるので、バーストリードモードを
行う。反転されたバーストモード信号／ＢＭＳはローレ
ベルであるので、内部アドレス信号ＡＮ，ＡＮＢの論理
状態は、外部アドレス信号Ａｄｄに拘わらず常にハイレ
ベルとなり、ハイレベルの内部アドレス信号ＡＮ，ＡＮ
Ｂによって、メモリセルアレイ６の各メモリセルブロッ
ク６１〜６４のワードラインＷ／Ｌ及び各メモリセルブ
ロック６１〜６４の各ビットラインＢ／Ｌ０〜Ｂ／Ｌ３
がイネーブルされて、メモリセルアレイ６の４個のメモ
リセルブロック６１〜６４内の各メモリセルが同時に選
択される。
ＬＫのパルスが発生するときに、バーストモード信号Ｂ
ＭＳはハイレベルであるので、バーストリードモードを
行う。反転されたバーストモード信号／ＢＭＳはローレ
ベルであるので、内部アドレス信号ＡＮ，ＡＮＢの論理
状態は、外部アドレス信号Ａｄｄに拘わらず常にハイレ
ベルとなり、ハイレベルの内部アドレス信号ＡＮ，ＡＮ
Ｂによって、メモリセルアレイ６の各メモリセルブロッ
ク６１〜６４のワードラインＷ／Ｌ及び各メモリセルブ
ロック６１〜６４の各ビットラインＢ／Ｌ０〜Ｂ／Ｌ３
がイネーブルされて、メモリセルアレイ６の４個のメモ
リセルブロック６１〜６４内の各メモリセルが同時に選
択される。
【００４５】図２（Ｄ）〜（Ｈ）に示すワードラインＷ
／Ｌ（Ａ１）及びビットラインＢ／Ｌ０（Ａ１）〜Ｂ／
Ｌ３（Ａ１）は、バーストリードモードでハイ状態にな
ることを表している。
／Ｌ（Ａ１）及びビットラインＢ／Ｌ０（Ａ１）〜Ｂ／
Ｌ３（Ａ１）は、バーストリードモードでハイ状態にな
ることを表している。
【００４６】上記のように、同時に選択された４個のメ
モリセルブロック６１〜６４の各メモリセルのデータＱ
１（Ａ１）〜Ｑ１（Ａ４）は、センスアンプ部７の４個
のセンスアンプ７１〜７４でそれぞれ増幅されて、出力
レジスタ部８の各出力レジスタ８１〜８４にそれぞれラ
ッチされ、マルチプレクサー１００に入力される。
モリセルブロック６１〜６４の各メモリセルのデータＱ
１（Ａ１）〜Ｑ１（Ａ４）は、センスアンプ部７の４個
のセンスアンプ７１〜７４でそれぞれ増幅されて、出力
レジスタ部８の各出力レジスタ８１〜８４にそれぞれラ
ッチされ、マルチプレクサー１００に入力される。
【００４７】一方、図２に示された３番目の外部クロッ
ク信号ＣＬＫのパルスが発生するとき、カウンタ４０
は、外部クロック信号ＣＬＫのパルスをカウントしてコ
ーディング信号ＣＯＳを生成し、マルチプレクサー１０
０に出力する。マルチプレクサー１００は、コーディン
グ信号ＣＯＳの入力により制御され、入力した４個のデ
ータＱ１（Ａ１）〜Ｑ１（Ａ４）を入出力パッド９に順
次出力する。該出力されたデータＱ１（Ａ１）〜Ｑ１
（Ａ４）は外部に出力される。
ク信号ＣＬＫのパルスが発生するとき、カウンタ４０
は、外部クロック信号ＣＬＫのパルスをカウントしてコ
ーディング信号ＣＯＳを生成し、マルチプレクサー１０
０に出力する。マルチプレクサー１００は、コーディン
グ信号ＣＯＳの入力により制御され、入力した４個のデ
ータＱ１（Ａ１）〜Ｑ１（Ａ４）を入出力パッド９に順
次出力する。該出力されたデータＱ１（Ａ１）〜Ｑ１
（Ａ４）は外部に出力される。
【００４８】シングルリードモードの場合は、１つのメ
モリセルのデータが、外部アドレス信号Ａｄｄによって
読み出されて出力レジスタ部８にラッチされるために
は、１パルスの外部クロック信号ＣＬＫが必要となり、
出力されるデータのビット数は外部アドレス信号Ａｄｄ
のビット数と同じであるが、バーストリードモードの場
合は、外部クロック信号ＣＬＫの１パルスで全てのメモ
リセルブロック６１〜６４の各メモリセルからデータを
同時に読み出すので、出力されるデータのビット数はア
ドレス信号のビットの数よりも多いこととなる。
モリセルのデータが、外部アドレス信号Ａｄｄによって
読み出されて出力レジスタ部８にラッチされるために
は、１パルスの外部クロック信号ＣＬＫが必要となり、
出力されるデータのビット数は外部アドレス信号Ａｄｄ
のビット数と同じであるが、バーストリードモードの場
合は、外部クロック信号ＣＬＫの１パルスで全てのメモ
リセルブロック６１〜６４の各メモリセルからデータを
同時に読み出すので、出力されるデータのビット数はア
ドレス信号のビットの数よりも多いこととなる。
【００４９】従来の技術では、最初の外部クロック信号
ＣＬＫのサイクルの間、最初のデータが出力レジスタ部
８にラッチされ、２番目の外部クロック信号ＣＬＫのサ
イクルの間、ラッチされた最初のデータが外部に出力さ
れると同時に、２番目のデータが出力レジスタ部８にラ
ッチされるようになっていた。
ＣＬＫのサイクルの間、最初のデータが出力レジスタ部
８にラッチされ、２番目の外部クロック信号ＣＬＫのサ
イクルの間、ラッチされた最初のデータが外部に出力さ
れると同時に、２番目のデータが出力レジスタ部８にラ
ッチされるようになっていた。
【００５０】これに対して、本同期ＳＲＡＭ回路におい
ては、最初の外部クロック信号ＣＬＫの発生で、４個の
データがメモリセルから読み出されてセンスアンプ部７
でセンシングされて出力レジスタ部８にラッチされ、２
番目の外部クロック信号ＣＬＫの発生では、出力レジス
タ部８にラッチされた４個のデータが外部に順次出力さ
れて、データの読み出し動作は行わないため、外部クロ
ック信号ＣＬＫの周期を短縮することができる。尚、デ
ータを構成するビット数が多くなるほど、全体動作時間
は短縮される。
ては、最初の外部クロック信号ＣＬＫの発生で、４個の
データがメモリセルから読み出されてセンスアンプ部７
でセンシングされて出力レジスタ部８にラッチされ、２
番目の外部クロック信号ＣＬＫの発生では、出力レジス
タ部８にラッチされた４個のデータが外部に順次出力さ
れて、データの読み出し動作は行わないため、外部クロ
ック信号ＣＬＫの周期を短縮することができる。尚、デ
ータを構成するビット数が多くなるほど、全体動作時間
は短縮される。
【００５１】このように、バーストリードモードの場
合、同期ＳＲＡＭ回路の動作速度は、センスアンプ部７
でセンシングされた後のデータの出力速度に左右される
ため、周期が速いクロック信号で同期させてバーストリ
ード動作を行うことにより、動作速度が向上される。
合、同期ＳＲＡＭ回路の動作速度は、センスアンプ部７
でセンシングされた後のデータの出力速度に左右される
ため、周期が速いクロック信号で同期させてバーストリ
ード動作を行うことにより、動作速度が向上される。
【００５２】また、従来技術のバーストリードモードで
は、アドレスデコーディング信号ＡＤによりワードライ
ンＷ／Ｌがイネーブルされ、次のアドレスデコーディン
グ信号ＡＤによって他のワードラインＷ／Ｌがイネーブ
ルされるとき、前に選択されたワードラインＷ／Ｌはデ
ィスエーブルされるが、本実施形態のバーストリードモ
ードでは、複数のワードラインＷ／Ｌが同時にイネーブ
ルされた後、同時にディスエーブルされる。
は、アドレスデコーディング信号ＡＤによりワードライ
ンＷ／Ｌがイネーブルされ、次のアドレスデコーディン
グ信号ＡＤによって他のワードラインＷ／Ｌがイネーブ
ルされるとき、前に選択されたワードラインＷ／Ｌはデ
ィスエーブルされるが、本実施形態のバーストリードモ
ードでは、複数のワードラインＷ／Ｌが同時にイネーブ
ルされた後、同時にディスエーブルされる。
【００５３】即ち、本同期ＳＲＡＭ回路においては、４
本のワードラインＷ／Ｌを同時にイネーブルさせるの
で、メモリセルに流れる電流損失が増加するおそれがあ
るため、データが出力される時間、即ち、ワードライン
Ｗ／Ｌがイネーブルされてメモリセルが選択され、該メ
モリセルのデータがセンスアンプ７に伝達されるまでの
時間が経過した後、後述するように、ワードラインＷ／
Ｌを強制的にディスエーブルさせるようになっている。
本のワードラインＷ／Ｌを同時にイネーブルさせるの
で、メモリセルに流れる電流損失が増加するおそれがあ
るため、データが出力される時間、即ち、ワードライン
Ｗ／Ｌがイネーブルされてメモリセルが選択され、該メ
モリセルのデータがセンスアンプ７に伝達されるまでの
時間が経過した後、後述するように、ワードラインＷ／
Ｌを強制的にディスエーブルさせるようになっている。
【００５４】ここで、図４の各信号の論理レベルを表１
に示す。
に示す。
【００５５】
【表１】
【００５６】図４に示したように、バーストモード信号
ＢＭＳがローレベルであるとき、外部クロック信号ＣＬ
Ｋの論理レベルに拘わらず、ＮＡＮＤゲートＮＡ７１の
出力信号ＮＡはハイレベルを維持し、第１インバータＩ
７１の出力信号ＰＡはローレベルを維持する。このと
き、伝送ゲートＳ７５はオフされ、４個のスイッチング
トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２はオンさ
れ、ラッチ回路ＬＴ７４の出力端であるノードｎ４はハ
イレベルになって、第２インバータＩ７２から出力する
制御信号ＢＷＣはローレベルにリセットされる。
ＢＭＳがローレベルであるとき、外部クロック信号ＣＬ
Ｋの論理レベルに拘わらず、ＮＡＮＤゲートＮＡ７１の
出力信号ＮＡはハイレベルを維持し、第１インバータＩ
７１の出力信号ＰＡはローレベルを維持する。このと
き、伝送ゲートＳ７５はオフされ、４個のスイッチング
トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２はオンさ
れ、ラッチ回路ＬＴ７４の出力端であるノードｎ４はハ
イレベルになって、第２インバータＩ７２から出力する
制御信号ＢＷＣはローレベルにリセットされる。
【００５７】次いで、最初の外部クロック信号ＣＬＫの
パルスの立ち上がりエッジで、バーストモード信号ＢＭ
Ｓはハイレベルとなるので、出力信号ＮＡはローレベル
になって、出力信号ＰＡはハイレベルとなる。
パルスの立ち上がりエッジで、バーストモード信号ＢＭ
Ｓはハイレベルとなるので、出力信号ＮＡはローレベル
になって、出力信号ＰＡはハイレベルとなる。
【００５８】このとき、バーストモード信号ＢＭＳによ
り、４個のスイッチングトランジスタＭＰ１，ＭＰ２，
ＭＮ１，ＭＮ２はオフされ、伝送ゲートＳ７５はオンさ
れるため、ラッチ回路ＬＴ７１の入力端はローレベルと
なる。また、出力信号ＮＡ，ＰＡによって伝送ゲートＳ
７２，Ｓ７４はオンされる。従って、ノードｎ４はロー
レベルとなり、第２インバータＩ７２から出力するワー
ドライン制御信号ＢＷＣはハイレベルとなる。
り、４個のスイッチングトランジスタＭＰ１，ＭＰ２，
ＭＮ１，ＭＮ２はオフされ、伝送ゲートＳ７５はオンさ
れるため、ラッチ回路ＬＴ７１の入力端はローレベルと
なる。また、出力信号ＮＡ，ＰＡによって伝送ゲートＳ
７２，Ｓ７４はオンされる。従って、ノードｎ４はロー
レベルとなり、第２インバータＩ７２から出力するワー
ドライン制御信号ＢＷＣはハイレベルとなる。
【００５９】このように、外部クロック信号ＣＬＫのパ
ルスの論理レベルが変化する毎に、出力信号ＮＡ，ＰＡ
の論理レベルが変化するので、４個の伝送ゲートＳ７１
〜Ｓ７４はオン／オフ動作を繰り返し、ラッチ回路ＬＴ
７１の入力端の論理レベルがシフトされて伝送され、ワ
ードライン制御信号ＢＷＣとして出力する。
ルスの論理レベルが変化する毎に、出力信号ＮＡ，ＰＡ
の論理レベルが変化するので、４個の伝送ゲートＳ７１
〜Ｓ７４はオン／オフ動作を繰り返し、ラッチ回路ＬＴ
７１の入力端の論理レベルがシフトされて伝送され、ワ
ードライン制御信号ＢＷＣとして出力する。
【００６０】即ち、カウンタ４０に、図５（Ｂ）に示す
ハイレベルのバーストモード信号ＢＭＳが入力されて、
図５（Ａ）に示すバーストリードモード時の１番目の外
部クロック信号ＣＬＫのパルスが入力されると、図５
（Ｃ）に示すように、３番目の外部クロック信号ＣＬＫ
のパルスの立ち上がりエッジでワードライン制御信号Ｂ
ＷＣがハイレベルとなってアドレスデコーダ５０に出力
される。これにより、アドレスデコーダ５０は、図２
（Ｉ）に示す出力データＱ１（Ａ１）〜Ｑ１（Ａ４）が
センスアンプ７に出力された後、メモリセルブロック６
１〜６４のワードラインＷ／Ｌをディスエーブルするブ
ロックコーディング信号ＡＮＩ＿Ｉ、ＡＮＯ＿Ｉを出力
するので、メモリセルのＤＣ電流の流れを遮断し得るよ
うになる。
ハイレベルのバーストモード信号ＢＭＳが入力されて、
図５（Ａ）に示すバーストリードモード時の１番目の外
部クロック信号ＣＬＫのパルスが入力されると、図５
（Ｃ）に示すように、３番目の外部クロック信号ＣＬＫ
のパルスの立ち上がりエッジでワードライン制御信号Ｂ
ＷＣがハイレベルとなってアドレスデコーダ５０に出力
される。これにより、アドレスデコーダ５０は、図２
（Ｉ）に示す出力データＱ１（Ａ１）〜Ｑ１（Ａ４）が
センスアンプ７に出力された後、メモリセルブロック６
１〜６４のワードラインＷ／Ｌをディスエーブルするブ
ロックコーディング信号ＡＮＩ＿Ｉ、ＡＮＯ＿Ｉを出力
するので、メモリセルのＤＣ電流の流れを遮断し得るよ
うになる。
【００６１】
【発明の効果】以上説明したように、本発明に係る同期
ＳＲＡＭ回路によれば、最初の外部クロック信号のパル
スで、複数のメモリセルブロック内のメモリセルのデー
タが複数の出力レジスタに１度にラッチされ、それらの
データは２番目の外部クロック信号のパルスで外部に順
次出力されて、データのリード動作は行わないため、デ
ータのリード動作時間が短縮することができる。
ＳＲＡＭ回路によれば、最初の外部クロック信号のパル
スで、複数のメモリセルブロック内のメモリセルのデー
タが複数の出力レジスタに１度にラッチされ、それらの
データは２番目の外部クロック信号のパルスで外部に順
次出力されて、データのリード動作は行わないため、デ
ータのリード動作時間が短縮することができる。
【００６２】従って、メモリセルブロック数が増加し
て、１度にバーストリード動作させるメモリセル数が多
いほど、動作時間を一層短縮し得るという効果がある。
また、データの出力時間、即ち、ワードラインがイネー
ブルされてメモリセルが選択され、該メモリセルのデー
タがセンスアンプに伝達されるまでの時間が経過した
後、ワードラインを強制的にディスエーブルさせるの
で、メモリセルに流れる電流損失を防止し得るという効
果がある。
て、１度にバーストリード動作させるメモリセル数が多
いほど、動作時間を一層短縮し得るという効果がある。
また、データの出力時間、即ち、ワードラインがイネー
ブルされてメモリセルが選択され、該メモリセルのデー
タがセンスアンプに伝達されるまでの時間が経過した
後、ワードラインを強制的にディスエーブルさせるの
で、メモリセルに流れる電流損失を防止し得るという効
果がある。
【図１】本発明に係る同期ＳＲＡＭ回路の一実施形態を
示したブロック図である。
示したブロック図である。
【図２】図１のリード動作時のタイミングチャートであ
る。
る。
【図３】図１のアドレスデコーダの構成の一部を示した
回路図である。
回路図である。
【図４】図１のカウンタの構成の一部を示した回路図で
ある。
ある。
【図５】図４の各信号のタイミングチャートである。
【図６】従来の同期ＳＲＡＭ回路を示したブロック図で
ある。
ある。
【図７】図６のリード動作時のタイミングチャートであ
る。
る。
【図８】図６の各部の動作時間を同期ＳＲＡＭ回路全体
の動作時間に対する百分率で示した図である。
の動作時間に対する百分率で示した図である。
１：アドレスレジスタ ２：制御レジスタ ６：メモリセルアレイ ７：センスアンプ部 ８：出力レジスタ部 ９：入出力パッド ３０：制御部 ４０：カウンタ ５０：アドレスデコーダ ６１〜６４：メモリセルブロック ７１〜７４：センスアンプ ８１〜８４：出力レジスタ １００：マルチプレクサー
Claims (4)
- 【請求項１】複数のメモリセルを有するメモリセルブロ
ックを複数備えるメモリセルアレイと、前記メモリセル
のデータをセンシングして増幅する複数のセンスアンプ
を備えるセンスアンプ部と、前記センスアンプで増幅さ
れたデータをラッチする出力レジスタ部とを備え、外部
クロック信号に同期して前記メモリセルに対してデータ
のリード動作及びライト動作を行う同期ＳＲＡＭ回路に
おいて、 前記複数のメモリセルブロックの同じワードラインに接
続する各メモリセルに対して同時にリード動作及びライ
ト動作を行うバーストモードを制御するためのバースト
モード信号を出力する制御部と、 前記バーストモード信号の入力により、外部アドレス信
号を用いて内部アドレス信号及びブロックコーディング
信号を生成し、前記複数のメモリセルブロックの各メモ
リセルを選択するアドレスデコーダと、 前記バーストモード信号の入力により、前記外部クロッ
ク信号をカウントしてコーディング信号を出力するカウ
ンタと、 前記カウンタのコーディング信号の入力により、前記各
メモリセルから同時に読み出され前記センスアンプ部を
介して前記出力レジスタ部でラッチされた各データを順
次外部に出力するマルチプレクサーと、を包含して構成
されたことを特徴とする同期ＳＲＡＭ回路。 - 【請求項２】前記アドレスデコーダは、 前記外部アドレス信号の反転信号を反転して出力する第
１インバータと、 前記バーストモード信号を反転して出力する第２インバ
ータと、 前記外部アドレス信号の反転信号と前記第２インバータ
の出力信号とを否定論理積演算して第１内部アドレス信
号を生成する第１ＮＡＮＤゲートと、 前記第１インバータの出力信号と前記第２インバータの
出力信号とを否定論理積演算して第２内部アドレス信号
を生成する第２ＮＡＮＤゲートと、 を包含して構成されたことを特徴とする請求項１に記載
の同期ＳＲＡＭ回路。 - 【請求項３】前記カウンタは、前記バーストモード信号
の入力により、前記メモリセルアレイの複数のメモリセ
ルブロック内の各メモリセルのデータが前記複数のセン
スアンプに出力された後に前記ワードラインをディスエ
ーブルするためのワードライン制御信号を前記アドレス
デコーダに出力することを特徴とする請求項１又は請求
項２に記載の同期ＳＲＡＭ回路。 - 【請求項４】前記カウンタは、 前記外部クロック信号ＣＬＫと前記バーストモード信号
ＢＭＳとを否定論理積演算するＮＡＮＤゲートと、 該ＮＡＮＤゲートの出力信号を反転する第１インバータ
と、 直列連結された複数のラッチ回路と、 該各ラッチ回路の前段にそれぞれ連結され、前記ＮＡＮ
Ｄゲートの出力信号及び前記インバータの出力信号によ
りオン／オフ制御される複数の伝送ゲートと、 一方端子が前記奇数番目のラッチ回路に連結され、他方
端子が電源電圧端子に連結され、前記バーストモード信
号がゲート端子に入力される複数のＰＭＯＳトランジス
タと、 一方端子が前記偶数番目のラッチ回路に連結され、他方
端子が接地され、反転されたバーストモード信号がゲー
ト端子に入力される複数のＮＭＯＳトランジスタと、 前記１番目の伝送ゲートの出力端と前記１番目のラッチ
回路間に連結され、前記バーストモード信号及び反転さ
れたバーストモード信号によりオン／オフ制御される伝
送ゲートと、 前記最終段のラッチ回路の出力端に連結された第２イン
バータと、を包含して構成され、 前記１番目の伝送ゲートの入力端は接地され、 前記第２インバータから前記ワードライン制御信号を出
力することを特徴とする請求項１〜請求項３のいずれか
１つに記載の同期ＳＲＡＭ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR47965/1998 | 1998-11-10 | ||
| KR1019980047965A KR100280518B1 (ko) | 1998-11-10 | 1998-11-10 | 동기 에스램 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000156088A true JP2000156088A (ja) | 2000-06-06 |
Family
ID=19557687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11319865A Pending JP2000156088A (ja) | 1998-11-10 | 1999-11-10 | 同期ｓｒａｍ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6484231B1 (ja) |
| JP (1) | JP2000156088A (ja) |
| KR (1) | KR100280518B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017224377A (ja) * | 2016-06-10 | 2017-12-21 | 株式会社半導体エネルギー研究所 | メモリ装置、およびそれを有する半導体装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002245780A (ja) * | 2001-02-21 | 2002-08-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US7290117B2 (en) * | 2001-12-20 | 2007-10-30 | Hewlett-Packard Development Company, L.P. | Memory having increased data-transfer speed and related systems and methods |
| KR100613447B1 (ko) * | 2004-10-07 | 2006-08-21 | 주식회사 하이닉스반도체 | 데이터 래치회로 및 이를 이용한 반도체 장치 |
| US7643371B2 (en) * | 2006-12-28 | 2010-01-05 | Spansion Llc | Address/data multiplexed device |
| US10803949B2 (en) * | 2019-03-07 | 2020-10-13 | Spin Memory, Inc. | Master slave level shift latch for word line decoder memory architecture |
| US11829729B2 (en) | 2019-09-05 | 2023-11-28 | Micron Technology, Inc. | Spatiotemporal fused-multiply-add, and related systems, methods and devices |
| US11693657B2 (en) * | 2019-09-05 | 2023-07-04 | Micron Technology, Inc. | Methods for performing fused-multiply-add operations on serially allocated data within a processing-in-memory capable memory device, and related memory devices and systems |
| US11934824B2 (en) | 2019-09-05 | 2024-03-19 | Micron Technology, Inc. | Methods for performing processing-in-memory operations, and related memory devices and systems |
| US11537861B2 (en) | 2020-06-23 | 2022-12-27 | Micron Technology, Inc. | Methods of performing processing-in-memory operations, and related devices and systems |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4055851A (en) * | 1976-02-13 | 1977-10-25 | Digital Equipment Corporation | Memory module with means for generating a control signal that inhibits a subsequent overlapped memory cycle during a reading operation portion of a reading memory cycle |
| US5226147A (en) * | 1987-11-06 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device for simple cache system |
| CA2011518C (en) * | 1989-04-25 | 1993-04-20 | Ronald N. Fortino | Distributed cache dram chip and control method |
| JPH0786848B2 (ja) * | 1989-11-01 | 1995-09-20 | 三菱電機株式会社 | キャッシュメモリ |
| US6223264B1 (en) * | 1991-10-24 | 2001-04-24 | Texas Instruments Incorporated | Synchronous dynamic random access memory and data processing system using an address select signal |
| JP3605150B2 (ja) * | 1994-08-22 | 2004-12-22 | 株式会社アドバンテスト | アドレスパターン発生器 |
| US5897651A (en) * | 1995-11-13 | 1999-04-27 | International Business Machines Corporation | Information handling system including a direct access set associative cache and method for accessing same |
| US5835970A (en) * | 1995-12-21 | 1998-11-10 | Cypress Semiconductor Corp. | Burst address generator having two modes of operation employing a linear/nonlinear counter using decoded addresses |
| US6014732A (en) * | 1997-10-22 | 2000-01-11 | Hewlett-Packard Company | Cache memory with reduced access time |
-
1998
- 1998-11-10 KR KR1019980047965A patent/KR100280518B1/ko not_active IP Right Cessation
-
1999
- 1999-06-22 US US09/337,664 patent/US6484231B1/en not_active Expired - Lifetime
- 1999-11-10 JP JP11319865A patent/JP2000156088A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017224377A (ja) * | 2016-06-10 | 2017-12-21 | 株式会社半導体エネルギー研究所 | メモリ装置、およびそれを有する半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6484231B1 (en) | 2002-11-19 |
| KR100280518B1 (ko) | 2001-03-02 |
| KR20000031759A (ko) | 2000-06-05 |
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