JP2017224377A - メモリ装置、およびそれを有する半導体装置 - Google Patents

メモリ装置、およびそれを有する半導体装置 Download PDF

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Abstract

【課題】レイテンシが低減されたメモリ装置を提供する。【解決手段】メモリ装置はバースト長Ｍ０（Ｍ０は２以上の整数）のバースト読み出しモードを備え、グローバルセンスアンプアレイ、Ｍ０個のローカルメモリセルアレイ＜１＞乃至＜Ｍ０＞、並びにＭ０個のローカルセンスアンプアレイ＜１＞乃至＜Ｍ０＞を有する。メモリセルはトランジスタ、容量素子を有する。ローカルメモリセルアレイ＜Ｊ＞（Ｊは１乃至Ｍ０の整数）はローカルセンスアンプアレイ＜Ｊ＞に積層されている。ローカルメモリセルアレイ＜Ｊ＞は行ごとに分割されたＭ０個のブロック＜Ｊ＿１＞乃至＜Ｊ＿Ｍ０＞を有する。アイドル状態のローカルセンスアンプアレイ＜Ｊ＞は、ブロック＜Ｊ＿Ｊ＞のデータを保持する。ブロック＜Ｊ＿Ｊ＞は、ローカルメモリセルアレイ＜Ｊ＞がバースト読み出しモードで最初にアクセスされるときに指定されるブロックである。【選択図】図２

Description

本出願の明細書、図面、および特許請求の範囲（以下、本明細書等と呼ぶ）で開示する本発明の一形態は、半導体装置、その動作方法、その使用方法、およびその作製方法等に関する。なお、本発明の一形態は例示した技術分野に限定されるものではない。
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）は代表的なメモリとして広く用いられている。一般的なＤＲＡＭのセルは、１個のトランジスタ（１Ｔ）と１個の容量素子（１Ｃ）で構成されている。ＤＲＡＭは、容量に電荷を蓄積することで、データを保持するメモリ装置であるため、原理的に無制限に書き込みができる。また、書き込みおよび読み出しの速度が高速であること、セルの素子数が少ないため高集積化が容易であることから、ＤＲＡＭは大容量メモリ装置として、多くの電子機器に組み込まれている。
チャネル形成領域に金属酸化物を有するトランジスタ（以下、「金属酸化物トランジスタ」、「酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）が知られている。ＯＳトランジスタでセルを構成した１Ｔ１Ｃ型ＤＲＡＭが提案されている（例えば、特許文献１、２、非特許文献１）。
なお、本明細書等では、メモリセルにＯＳトランジスタが設けられているメモリ装置のことを、「ＯＳメモリ」、「酸化物半導体メモリ」または「金属酸化物メモリ」と呼ぶこととする。ＯＳメモリのうち、１Ｔ１Ｃ型セルを有するＤＲＡＭのことを、「酸化物半導体ＤＲＡＭ」、または、「ＤＯＳＲＡＭ（登録商標）」と呼ぶこととする。ＤＯＳＲＡＭ（ドスラム）とは、Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭの略称である。
本発明の一形態の課題は、新規なメモリ装置を提供すること、並びに、その動作方法、およびその使用方法を提供することである。さらに、本発明の一形態の課題には、例えば、パイプライン動作を可能にすること、レイテンシを低減すること、性能を向上すること、低消費電力化などがある。
本発明の一形態はこれらの課題の全てを解決する必要はない。複数の課題の記載は互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書等の記載から自ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。
（１） 本発明の一形態は、バースト長Ｍ０（Ｍ０は２以上の整数）のバースト読み出しモードを備えるメモリ装置であって、グローバルセンスアンプアレイ、Ｍ０個のローカルメモリセルアレイ＜１＞乃至＜Ｍ０＞、並びにＭ０個のローカルセンスアンプアレイ＜１＞乃至＜Ｍ０＞を有し、ローカルメモリセルアレイ＜Ｊ＞（Ｊは１乃至Ｍ０の整数）はローカルセンスアンプアレイ＜Ｊ＞に積層され、ローカルメモリセルアレイ＜Ｊ＞は、行ごとに分割されたＭ０個のブロック＜Ｊ＿１＞乃至＜Ｊ＿Ｍ０＞を有し、ブロック＜Ｊ＿１＞乃至＜Ｊ＿Ｍ０＞は、それぞれ、複数のメモリセルを有し、メモリセルは、容量素子と、容量素子の充放電を制御するトランジスタとを有し、アイドル状態のローカルセンスアンプアレイ＜Ｊ＞は、ブロック＜Ｊ＿Ｊ＞のデータを保持し、ブロック＜Ｊ＿Ｊ＞は、ローカルメモリセルアレイ＜Ｊ＞がバースト読み出しモードの最初のアクセス対象であるときに指定されるブロックであるメモリ装置である。
（２） 形態（１）において、バースト読み出しモードでは、ローカルメモリセルアレイ＜１＞乃至＜Ｍ１＞の各１個のブロックがアクセス対象である。
（３） 形態（１）において、バースト読み出しモードで、外部アドレス信号ＡＤＤＲによってローカルアレイ＜Ｊｘ＞（Ｊｘは１乃至Ｍ０の整数）が指定されるとき、ブロック＜１＿Ｊｘ＞乃至＜Ｍ０＿Ｊｘ＞がアクセス対象である。
（４） 本発明の一形態は、バースト長Ｍ０×Ｍ１（Ｍ０、は２以上の整数、Ｍ１は１以上の整数）のバースト読み出しモードを備えるメモリ装置であって、コントローラ、行回路、グローバルセンスアンプアレイ、およびＭ０×Ｍ１個のローカルアレイ＜１＞乃至＜Ｍ０Ｍ１＞を有し、Ｊ×Ｋ番目（Ｊは１乃至Ｍ０の整数、Ｋは１乃至Ｍ０の整数）のローカルアレイ＜ＪＫ＞は、ローカルメモリセルアレイ＜ＪＫ＞、およびローカルセンスアンプアレイ＜ＪＫ＞を有し、ローカルメモリセルアレイ＜ＪＫ＞は、ローカルセンスアンプアレイ＜ＪＫ＞に積層され、ローカルメモリセルアレイ＜ＪＫ＞は、行ごとに分割されたＭ０個のブロック＜ＪＫ＿１＞乃至＜ＪＫ＿Ｍ０＞を有し、ブロック＜ＪＫ＿１＞乃至＜ＪＫ＿Ｍ０＞は、それぞれ、複数のメモリセルを有し、メモリセルは、容量素子と、容量素子の充放電を制御するトランジスタとを有し、行回路は、ローカルアレイ＜１＞乃至＜Ｍ０Ｍ１＞を駆動する機能を有し、コントローラは、行回路およびグローバルセンスアンプアレイを制御する機能を備え、コントローラは、バースト読み出しモードにおいて、外部アドレス信号ＡＤＤＲから、Ｍ０Ｍ１個のアドレス信号ＡＤＤＲｉ＿１乃至ＡＤＤＲｉ＿Ｍ０Ｍ１を生成する機能を備え、アドレス信号ＡＤＤＲｉ＿１乃至ＡＤＤＲｉ＿Ｍ０Ｍ１は、ローカルアレイアドレスが互いに異なり、かつ行アドレスが同じであり、当該行アドレスは、外部アドレス信号ＡＤＤＲのローカルアレイアドレスに基づいて設定されるメモリ装置である。
（５） 上記形態（４）において、外部アドレス信号ＡＤＤＲのローカルアレイアドレスが、ローカルアレイ＜ｊＭ０＋Ｘ１＞（ｊは０乃至Ｍ１−１の整数、Ｘ０は１乃至Ｍ０以下の整数）のアドレスである場合、アドレス信号ＡＤＤＲｉ＿１は、ブロック＜ｊＭ０＋Ｘ１＿Ｘ１＞を指定するアドレス信号である。
（６） 上記形態（４）または（５）において、コントローラは、アドレス信号ＡＤＤＲｉ＿１が確定すると、アドレス信号ＡＤＤＲ＿１の指定するローカルアレイ＜Ｊ１Ｋ１＞（Ｊ１は１乃至Ｍ０の整数、Ｋ１は１乃至Ｍ１の整数）において、ローカルセンスアンプアレイ＜Ｊ１Ｋ１＞とグローバルセンスアンプアレイ間を導通状態にし、他の（Ｍ０Ｍ１−１）個のローカルアレイにおいて、それぞれ、ローカルメモリセルアレイのデータをローカルセンスアンプに読み出す制御機能を備える。
（７） 上記形態（４）乃至（６）の何れか１において、コントローラは、アドレス信号ＡＤＤＲｉ＿Ｙ（Ｙは２乃至Ｍ０Ｍ１の整数）の指定するローカルアレイ＜ＪＹ＞のローカルセンスアンプアレイ＜ＪＸ＞とグローバルセンスアンプアレイ＜ＪＸ＞間を導通状態にする制御機能と、ローカルセンスアンプアレイ＜ＪＸ＞とグローバルセンスアンプアレイ間を導通状態から非導通状態にするクロックサイクルで、ローカルセンスアンプアレイ＜ＪＸ＞にブロック＜ＪＹ＿Ｘ１＞のデータを読み出す制御機能と、を備え、Ｘ１は１乃至Ｍ０の整数であり、ｊは０乃至Ｍ１−１の整数であり、ＪＹ＝ｊＭ０＋Ｘ１である。
（８） 上記形態（１）乃至（７）の何れか１において、メモリセルのトランジスタのチャネル形成領域は金属酸化物半導体を有する。
（９） 本発明の１形態は、プロセッサコアと、バスと、形態（１）乃至（８）の何れか１のメモリ装置とを有する半導体装置である。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップは、半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、撮像装置、及び電子機器等は、それ自体が半導体装置である場合があり、半導体装置を有している場合がある。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースとドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、「第１」、「第２」、「第３」という序数詞は構成要素の混同を避けるために付す場合があり、その場合は数的に限定するものではなく、また順序を限定するものでもない。
本発明の一形態によって、新規なメモリ装置を提供すること、並びに、その動作方法、およびその使用方法を提供することが可能になる。
さらに、例えば、本発明の一形態によって、パイプライン動作を可能にすること、レイテンシを低減すること、性能を向上すること、低消費電力化などが可能になる。
本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。複数の効果の記載は、他の効果の存在を妨げるものではない。本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
マイクロコントローラユニット（ＭＣＵ）の構成例を示すブロック図。 Ａ：ＤＯＳＲＡＭの構成例を示すブロック図。Ｂ−Ｄ：メモリセルの構成例を示す回路図。Ｅ：ＤＯＳＲＡＭの構成例を示すブロック図。 ＤＯＳＲＡＭの構成例を示すブロック図。 ローカルアレイ、および列回路の構成例を示す回路図。 ローカルアレイが記憶するデータの構成例を示す図。 ＤＯＳＲＡＭのバースト読み出し動作例を説明する図。 ローカルアレイが記憶するデータの構成例を示す図。 ＭＣＵのメモリ部の構成例を示すブロック図。 Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：半導体ウエハの上面図。Ｃ：半導体ウエハの部分拡大図。Ｄ：チップの構成例を示す模式図。Ｅ：電子部品の構成例を示す模式図。 Ａ−Ｆ：電子機器の構成例を示す図。 Ａ、Ｂ：トランジスタの構成例を示す平断面図。 ＭＣＵの構成例を示す断面図。
以下に本発明の実施の形態を示す。ただし、本明細書に記載された実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例（動作例、使用方法例、製造方法例等も含む）が示される場合は、互いに構成例を適宜組み合わせることが可能である。また、本発明は、多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下の実施の形態の記載内容に限定して解釈されるものではない。
図面において、大きさ、層の厚さ、および領域等は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、本発明の一形態の回路ブロックの配置は、これに限定されない。ブロック図において、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また各回路ブロックの機能は、説明のため機能を特定するものであり、１個の回路ブロックで示されていても、実際の回路ブロックにおいては１個の回路ブロックで行う処理を、複数の回路ブロックで行うように設けられている場合もある。
〔実施の形態１〕
本実施の形態では、ＯＳメモリを備える半導体装置について説明する。
＜＜ＭＣＵ＞＞
図１にマイクロコントローラユニット（ＭＣＵ）の構成例を示す。図１に示すＭＣＵ１００は、バス１１０、プロセッサコア１１１（以下、「コア１１１」と呼ぶ。）、クロック生成回路１１２、周辺回路１１３、メモリ部１１５を有する。メモリ部１１５は、ＤＯＳＲＡＭ１２０、およびメモリ装置１２１を有する。ＭＣＵ１００は１チップ化された半導体装置である。
クロック生成回路１１２は、ＭＣＵ１００で使用されるクロック信号を生成する機能を有する。周辺回路１１３の機能に特段の制約はない。周辺回路１１３には、ＭＣＵ１００の用途に応じて、様々な機能回路が設けられる。機能回路としては、例えば、電源回路、電源管理ユニット、タイマー装置、割り込みコントローラ、入出力ポート、アナログ−デジタルコンバータ（ＡＤＣ）、コンパレータ、およびオペアンプ等がある。ＭＣＵ１００を表示装置用コントローラ（「ディスプレイ・コントローラ」とも呼ばれる。）として用いる場合、画像データを処理する画像処理回路、タイミング信号を生成するタイミングコントローラ等を周辺回路１１３に設ければよい。この場合、メモリ部１１５のＤＯＳＲＡＭ１２０はフレームメモリとして用いればよい。
メモリ部１１５は、ＤＯＳＲＡＭ１２０、およびメモリ装置１２１を有する。メモリ装置１２１は、書き換え可能なメモリであればよく、例えば、ＳＲＡＭ、フラッシュメモリ、ＦｅＲＡＭ（強誘電体ＲＡＭ）、ＭＲＡＭ（磁気抵抗ＲＡＭ）、抵抗変化ＲＡＭ（ＲｅＲＡＭ）、相変化ＲＡＭ（ＰＲＡＭ）等である。
メモリ部１１５には、メモリ装置１２１を設けなくてもよい。あるいは複数のメモリ装置１２１を設けてもよく、例えば、ＳＲＡＭおよびフラッシュメモリを設けてもよい。また、メモリ部１１５に、読み出し専用メモリ（ＲＯＭ）を設けてもよい。
コア１１１は、バス１１０を介して、メモリ部１１５、および周辺回路１１３とデータのやり取りを行う。コア１１１からの制御信号はバス１１０に入力される。バス１１０は、制御対象の回路ブロックに制御信号を送信する。制御信号には、イネーブル信号、アドレス信号などがある。
＜ＤＯＳＲＡＭ１２０＞
図２ＡはＤＯＳＲＡＭ１２０の構成例を示すブロック図である。ＤＯＳＲＡＭ１２０は、コントローラ２００、行回路２１０、列回路２２０、メモリセルおよびセンスアンプアレイ２３０（以下、「ＭＣ−ＳＡアレイ２３０」と呼ぶ。）を有する。行回路２１０はデコーダ２１１、ワード線ドライバ２１２、列セレクタ２１３、センスアンプドライバ２１４を有する。列回路２２０はグローバルセンスアンプ（ＧＳＡ）アレイ２２１、入出力（Ｉ／Ｏ）回路２２２を有する。ＭＣ−ＳＡアレイ２３０は複数のローカルアレイ２３５、複数のグローバルビット線を有する。ローカルアレイ２３５は、複数のメモリセル４０、複数のセンスアンプ４５、複数のビット線、および複数のワード線を有する。
信号ＣＬＫ、ＣＥ、ＧＷ、ＢＷ［３：０］、ＡＤＤＲ、並びに、データ信号ＷＤＡはＤＯＳＲＡＭ１２０の入力信号であり、データ信号ＲＤＡはＤＯＳＲＡＭ１２０の出力信号である。信号ＣＬＫはクロック信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷは書き込みイネーブル信号であり、信号ＢＷ［３：０］はバイト書き込みイネーブル信号であり、信号ＡＤＤＲはアドレス信号である。データ信号ＷＤＡは書き込みデータ信号であり、データ信号ＲＤＡは読み出しデータ信号である。以下の説明において、データ信号のビット長は１ワードであり、１ワードは３２ビットである。
ＤＯＳＲＡＭ１２０において、各回路、各信号および各電位は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。また、ＤＯＳＲＡＭ１２０の入力信号および出力信号の構造（例えば、ビット長）は、ＤＯＳＲＡＭ１２０の動作方法、およびＭＣ−ＳＡアレイ２３０の構成等に基づいて設定される。
（ＭＣ−ＳＡアレイ２３０）
図２Ｂにメモリセル４０の回路構成例を示す。メモリセル４０はトランジスタＭＷ１、容量素子ＣＳ１、端子Ｐ１、Ｐ２を有する。トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。トランジスタＭＷ１のゲートはワード線に電気的に接続され、第１端子はビット線に電気的に接続され、第２端子は容量素子ＣＳ１の第１端子に電気的に接続されている。容量素子ＣＳ１の第２端子は端子Ｐ１に電気的に接続されている。端子Ｐ１には、定電位（例えば、低電源電位）が入力される。
トランジスタＭＷ１はバックゲートを備えており、バックゲートは端子Ｐ２に電気的に接続されている。そのため、端子Ｐ２の電位によって、トランジスタＭＷ１の閾値電圧を変更することができる。例えば、端子Ｐ２の電位は固定電位（例えば、負の定電位）であってもよいし、ＤＯＳＲＡＭ１２０の動作に応じて、端子Ｐ２の電位を変化させてもよい。
トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、ＤＯＳＲＡＭのメモリセルのトランジスタに好適である。トランジスタＭＷ１のオフ電流が極めて小さいことで、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１２０の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。また、容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１２０は、原理的に書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。
ここでいう、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがｎチャネル型である場合、例えば、しきい値電圧が０Ｖ乃至２Ｖ程度であれば、ゲートとソース間の電圧が負の電圧であるときのソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。また、オフ電流が極めて小 さいとは、例えば、チャネル幅１μｍあたりのオフ電流が１００ｚＡ（ｚ；ゼプト、１０−２１）以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流が１０ｚＡ／μｍ以下、あるいは１ｚＡ／μｍ以下とすることが好ましく、１０ｙＡ／μｍ（ｙ；ヨクト、１０−２４）以下であることがより好ましい。
金属酸化物のバンドギャップは２．５以上、又は３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、また上掲のようにオフ電流が極めて小さい。チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。チャネル形成領域に適用される金属酸化物は、Ｚｎ酸化物、Ｚｎ‐Ｓｎ酸化物、Ｇａ‐Ｓｎ酸化物、Ｉｎ‐Ｇａ酸化物、Ｉｎ‐Ｚｎ酸化物、Ｉｎ‐Ｍ‐Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などがある。また、インジウムおよび亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
また、ＯＳトランジスタは、チャネル形成領域にＣＡＣ（Ｃｌｏｕｄ‐Ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ）‐ＯＳを有することが好ましい。ＣＡＣ‐ＯＳを有するＯＳトランジスタは、オン電流が大きく、信頼性が高い。ＣＡＣ‐ＯＳの詳細は後述する実施の形態４で説明を行う。
図２Ｃ、図２Ｄにメモリセル４０の変形例を示す。図２Ｃに示すメモリセル４１には、トランジスタＭＷ１の代わりに、バックゲートとゲートとが電気的に接続されているトランジスタＭＷ２が設けられている。メモリセル４１において、トランジスタＭＷ２のバックゲートを、ソースまたはドレインに電気的に接続してもよい。図２Ｄに示すメモリセル４２には、トランジスタＭＷ１の代わりに、バックゲートを備えていないトランジスタＭＷ３が設けられている。トランジスタＭＷ２、ＭＷ３もＯＳトランジスタである。
図２Ｅに、ＭＣ−ＳＡアレイ２３０の構成例を示す。ＤＯＳＲＡＭ１２０では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。そのため、ＭＣ−ＳＡアレイ２３０を複数のローカルアレイ２３５に分割することが可能である。また、メモリセル４０のトランジスタをＯＳトランジスタで構成することで、メモリセル４０をセンスアンプ４５上に積層することができる。よって、ＭＣ−ＳＡアレイ２３０は、メモリセルアレイ２３２をセンスアンプアレイ２３３上に積層した積層構造をもつ。グローバルビット線はメモリセルアレイ２３２上に積層されている。
メモリセルアレイ２３２は、複数のサブアレイに分割されている。ここでは、このサブアレイを「ローカルメモリセルアレイ２４０」と呼ぶこととする。センスアンプアレイ２３３も複数のサブアレイで構成されており、ここでは、このサブアレイを「ローカルセンスアンプアレイ２４５」と呼ぶこととする。ローカルアレイ２３５は、ローカルメモリセルアレイ２４０をローカルセンスアンプアレイ２４５上に積層した積層構造をもつ。
ローカルメモリセルアレイ２４０には、複数のメモリセル４０、複数のワード線、複数のビット線が設けられている。
ローカルセンスアンプアレイ２４５には、複数のセンスアンプ４５、スイッチアレイ４６が設けられている。センスアンプ４５には、ビット線対が電気的に接続されている。センスアンプ４５は、ビット線対をプリチャージする機能、ビット線対の電位差を増幅する機能、この電位差を保持する機能を有する。スイッチアレイ４６は、ビット線対とグローバルビット線対との導通状態を制御する機能を有する。
ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。
（コントローラ２００）
コントローラ２００は、ＤＯＳＲＡＭ１２０の動作全般を制御する機能を有する。コントローラ２００は、信号ＣＥ、ＧＷ、ＢＷ［３：０］を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路２１０、列回路２２０の制御信号を生成する機能、信号ＡＤＤＲから内部アドレス信号を生成する機能を有する。
（行回路２１０）
行回路２１０は、ＭＣ−ＳＡアレイ２３０を駆動する機能を有する。例えば、行回路２１０は、アクセス対象のメモリセル４０を選択する機能、センスアンプアレイ２３３を駆動する機能、メモリセルアレイ２３２とセンスアンプアレイ２３３間でのデータ信号の入力および出力を制御する機能、センスアンプアレイ２３３とグローバルセンスアンプアレイ２２１間でのデータ信号の入力および出力を制御する機能を有する。
デコーダ２１１は信号ＡＤＤＲをデコードする機能を有する。ワード線ドライバ２１２、列セレクタ２１３、センスアンプドライバ２１４は、それぞれ、コントローラ２００、デコーダ２１１が生成する信号にもとづいて、信号を生成する。
ワード線ドライバ２１２は、アクセス対象行のワード線を選択する選択信号を生成する。
列セレクタ２１３、センスアンプドライバ２１４はセンスアンプアレイ２３３を駆動するための回路である。列セレクタ２１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ２１３の選択信号によって、各ローカルセンスアンプアレイ２４５のスイッチアレイ４６が制御される。センスアンプドライバ２１４の制御信号によって、複数のローカルセンスアンプアレイ２４５は独立して駆動される。
（列回路２２０）
列回路２２０は、データ信号ＷＤＡの入力を制御する機能、データ信号ＲＤＡの出力を制御する機能を有する。
グローバルセンスアンプアレイ２２１は、複数のグローバルセンスアンプ５１を有する。グローバルセンスアンプ５１はグローバルビット線対に電気的に接続されている。グローバルセンスアンプ５１は、グローバルビット線対間の電位差を増幅する機能、この電位差を保持する機能を有する。グローバルビット線対へのデータの書き込み、および読み出しは、入出力回路２２２によって行われる。
ＭＣ−ＳＡアレイ２３０が積層構造であることよって、ローカルセンスアンプアレイ２４５の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル４０の保持容量を低減することができる。また、ローカルセンスアンプアレイ２４５にスイッチアレイ４６を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１２０のアクセス時に駆動する負荷が低減されるので、ＭＣＵ１００の消費エネルギーを低減できる。
ＤＯＳＲＡＭ１２０の書き込み動作の概要を説明する。入出力回路２２２によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ２２１によって保持される。信号ＡＤＤＲが指定するローカルアレイ２３５において、スイッチアレイ４６によってグローバルビット線対のデータが、書き込み対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ２４５は、書き込まれたデータを増幅し、保持する。アドレスが指定する行のワード線ＷＬが選択されると、選択行のメモリセル４０にローカルセンスアンプアレイ２４５の保持データが書き込まれる。
ＤＯＳＲＡＭ１２０の読み出し動作の概要を説明する。信号ＡＤＤＲによって、１のローカルアレイ２３５の１行が指定される。指定されたローカルアレイ２３５において、読み出し対象行のワード線ＷＬが選択状態となり、メモリセル４０のデータがビット線に書き込まれる。ローカルセンスアンプアレイ２４５によって、各列のビット線対の電位差がデータとして検出され、かつ保持される。スイッチアレイ４６によって、ローカルセンスアンプアレイ２４５の保持データの内、アドレスが指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ２２１は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ２２１の保持データは入出力回路２２２に出力される。以上で、読み出し動作が完了する。
容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１２０には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル４０の回路構成が単純であるため、大容量化が容易である。また、リフレッシュ動作の頻度が少ない。つまり、ＤＯＳＲＡＭ１２０を搭載することで、メモリ部１１５の容量が大きく、低消費電力なＭＣＵ１００を提供することができる。しかしながら、メモリセル４０は回路構成が単純なため、ＤＯＳＲＡＭ１２０のメモリモジュールとしての性能は、ＯＳトランジスタ（トランジスタＭＷ１）の電気特性に大きく影響される。
ＯＳトランジスタは、Ｓｉトランジスタと比較するとオン電流が小さい。よって、ＤＯＳＲＡＭ１２０のメモリセルへのデータの書き込み速度、および読み出し速度は、Ｓｉトランジスタで構成されるＤＲＡＭよりも遅いという課題がある。上述したように、ＤＯＳＲＡＭ１２０は、ローカルアレイ２３５単位でデータの書き込みおよび読み出しが行われる。つまり、複数のローカルアレイ２３５を備えることで、ＤＯＳＲＡＭ１２０はパイプライン動作が可能である。ＤＯＳＲＡＭ１２０の動作をパイプライン化することで、ＤＯＳＲＡＭ１２０のアクセスタイムの短縮、スループットの向上などができ、ひいては、ＭＣＵ１００の性能向上を図ることができる。以下に、レイテンシの短いバースト読み出しを実現する技術を説明する。
まず、ＤＯＳＲＡＭ１２０のより具体的な構成例を説明する。ここでは、ＤＯＳＲＡＭ１２０の構成および動作の理解を容易にするため、次のように、ＤＯＳＲＡＭ１２０の仕様を次のように設定することにする。
１ワードは３２ビットであるので、グローバルビット線の数は６４である。メモリセルの配列はオープンビット線型である。ローカルアレイ２３５の数は４である。ビット線あたりのメモリセルの数は４である。よって、ローカルアレイ２３５あたりのワード線およびビット線の数は、それぞれ、４、６４である。
図３は、上記仕様をもつＤＯＳＲＡＭ１２０の構成例を示すブロック図である。図４は、ローカルアレイ２３５および列回路２２０の構成例を示す回路図である。
ＤＯＳＲＡＭ１２０の入力信号、および出力信号の構成は、図３のようになる。信号ＡＤＤＲ［５：２］のうち、上位２ビットがローカルアレイ２３５のアドレスを表し、下位２ビットが行アドレスを表す。
列セレクタ２１３は信号ＣＳＥＬ［３：０］を生成する。センスアンプドライバ２１４は信号ＰＲＥ［３：０］、ＥＱ［３：０］、ＡＣＴ［３：０］、ＮＬＡＴ［３：０］を生成する。これらの信号はセンスアンプアレイ２３３に出力される。
列回路２２０には、コントローラ２００から信号ＧＥＱ、ＧＬＡＴＥ、ＧＲＥ、ＧＷＥが入力される。
ＭＣ−ＳＡアレイ２３０は３２本のグローバルビット線ＧＢＬＬ、３２本のグローバルビット線ＧＢＬＲを有する。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。ビット線対についても同様に表記する。３２組のグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）はローカルメモリセルアレイ２４０上に積層されている。
メモリセルアレイ２３２は、ローカルメモリセルアレイ２４０＜０＞−２４０＜３＞を有し、センスアンプアレイ２３３は、ローカルセンスアンプアレイ２４５＜０＞−２４５＜３＞を有する。ローカルアレイ２３５＜ｊ＞（ｊは０以上３以下の整数）は、ローカルセンスアンプアレイ２４５＜ｊ＞とローカルメモリセルアレイ２４０＜ｊ＞との積層構造をもつ。図４には、ローカルアレイ２３５＜ｊ＞、列回路２２０の構成単位となる回路構成例を示している。
なお、ＤＯＳＲＡＭ１２０において、複数のローカルメモリセルアレイのうち１つを特定する必要があるときは、符号２４０＜０＞等を使用し、任意のローカルメモリセルアレイを指すときには符号２４０を用いる。他の要素についても同様である。
（ローカルメモリセルアレイ２４０）
ローカルメモリセルアレイ２４０＜ｊ＞は、ワード線ＷＬ＜０＞−ＷＬ＜３＞、ビット線ＢＬＬ＜０＞−ＢＬＬ＜３１＞、ＢＬＲ＜０＞−ＢＬＲ＜３１＞、２５６のメモリセル４０を有する。メモリセル４０の端子Ｐ１には、接地電位（以下「電位ＧＮＤ）を供給する配線が電気的に接続され、端子Ｐ２には、電位Ｖｂｇを供給する配線が電気的に接続されている。ワード線ドライバ２１２が生成する選択信号は、バッファ７０Ａ−７０Ｄを介してワード線ＷＬ＜０＞−ＷＬ＜３＞に入力される。
（ローカルセンスアンプアレイ２４５）
ローカルセンスアンプアレイ２４５＜ｊ＞は、センスアンプ４５＜０＞−４５＜３１＞、スイッチアレイ４６＜ｊ＞を有する。ローカルセンスアンプアレイ２４５＜ｊ＞には、バッファ７１Ａ−７１Ｄを介して、信号ＡＣＴ［ｊ］、ＮＬＡＴ［ｊ］、ＥＱ［ｊ］、ＰＲＥ［ｊ］が入力される。
センスアンプ４５＜ｉ＞（ｉは０以上３１以下の整数）は、トランジスタＴＮ１−ＴＮ５、ＴＰ１、ＴＰ２を有する。トランジスタＴＮ１、ＴＮ２、ＴＰ１、ＴＰ２により、ラッチ型のセンスアンプが構成される。信号ＡＣＴ［ｊ］、ＮＬＡＴ［ｊ］は、センスアンプ４５＜ｉ＞に電源電位を供給するための信号である。トランジスタＴＮ３−ＴＮ５により、イコライザが構成される。イコライザは、ビット線対（ＢＬＬ＜ｉ＞，ＢＬＲ＜ｉ＞）の電位を平滑化する機能、同ビット線対をプリチャージする機能をもつ。信号ＥＱ［ｊ］、ＰＲＥ［ｊ］はイコライザの制御信号である。
スイッチアレイ４６＜ｊ＞には、バッファ７１Ｄを介して信号ＣＳＥＬ［ｊ］が入力される。スイッチアレイ４６＜ｊ＞はスイッチ回路４６ａ＜０＞−４６ａ＜３１＞を有する。スイッチ回路４６ａ＜ｉ＞はトランジスタＴＮ６、ＴＮ７を有する。スイッチ回路４６ａ＜ｉ＞は、ビット線対（ＢＬＬ＜ｉ＞，ＢＬＲ＜ｉ＞）とグローバルビット線対（ＧＢＬＬ＜ｉ＞，ＧＢＬＲ＜ｉ＞）間の導通状態を制御する機能を有する。
図４には、ローカルアレイ２３５あたりビット線対の数がグローバルビット線対の数と等しい場合のスイッチアレイ４６の構成例を示している。ビット線対がグローバルビット線対よりも多い場合は、スイッチアレイ４６をマルチプレクサとして機能させればよい。例えば、ビット線対の数が１２８であれば、１２８個のスイッチ回路４６ａによって、２５６入力―６４出力のＭＵＸを構成すればよい。この場合、列セレクタ２１３は信号ＣＳＥＬ［１５：０］を生成し、スイッチアレイ４６＜ｊ＞には、信号ＣＳＥＬ［４ｊ＋３：４ｊ］が入力される。
（グローバルセンスアンプアレイ２２１）
グローバルセンスアンプアレイ２２１には、バッファ７２Ａを介して信号ＧＥＱが入力され、ＯＲ回路７３を介して信号ＧＬＡＴＥ、ＧＷＥが入力される。ここでは、ＯＲ回路７３の出力信号を信号ＧＬＡＴと呼ぶ。信号ＧＬＡＴは、グローバルセンスアンプアレイ２２１をアクティブにするための信号である。
グローバルビット線対（ＧＢＬＬ＜ｉ＞，ＧＢＬＲ＜ｉ＞）には、グローバルセンスアンプ５１＜ｉ＞が電気的に接続されている。グローバルセンスアンプ５１＜ｉ＞は、トランジスタＴＮ２０−ＴＮ２３、ＴＰ２１、ＴＰ２２を有する。グローバルセンスアンプ５１＜ｉ＞は、電位Ｖｐｒｅを供給する配線、電位ＧＮＤを供給する配線に電気的に接続されている。トランジスタＴＮ２３は、電位ＧＮＤの供給を制御するパワースイッチとして機能する。トランジスタＴＰ２０はイコライザとして機能する。トランジスタＴＰ２０は、信号ＧＥＱに従い、グローバルビット線対（ＧＢＬＬ＜ｉ＞，ＧＢＬＲ＜ｉ＞）の電位を平滑化する。
（入出力回路２２２）
入出力回路２２２はデータ信号ＷＤＡ［３１：０］から３２ビットの相補データ信号を生成する機能、３２ビット相補データ信号を３２組のグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に書き込む機能、３２組のグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）から３２ビットの相補データ信号を読み出す機能、および読み出した３２ビットの相補データ信号からデータ信号ＲＤＡ［３１：０］を生成する機能を有する。ここでは、３２組のグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に書き込む３２ビット相補データ信号をデータ信号ＤＩ［３１：０］、ＤＩＢ［３１：０］と呼び、３２組のグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）から読み出した３２ビット相補データ信号をデータ信号ＤＯ［３１：０］、ＤＯＢ［３１：０］と呼ぶこととする。
入出力回路２２２には、バッファ７２Ｂを介して信号ＧＷＥが入力され、バッファ７２Ｃを介して信号ＧＲＥが入力される。入出力回路２２２は、３２の入力バッファ６０、および３２の出力バッファ６１を有する。
入力バッファ６０＜ｉ＞は、トランジスタＴＮ２５、ＴＮ２６、バッファ６０Ｌ、６０Ｒを有する。入力バッファ６０＜ｉ＞は、信号ＧＷＥに従い、データ信号ＤＩ［ｉ］、ＤＩＢ［ｉ］をグローバルビット線ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞に入力する機能をもつ。出力バッファ６１＜ｉ＞は、バッファ６１Ｌ、６１Ｒを有する。出力バッファ６１＜ｉ＞は、信号ＧＲＥに従い、グローバルビット線ＧＢＬＬ＜ｉ＞、ＧＢＬＲ＜ｉ＞の電位をデータ信号ＤＯ［ｉ］、ＤＯＢ［ｉ］として出力する機能を備える。
＜＜ＤＯＳＲＡＭの動作例＞＞
コントローラ２００が信号ＣＥ、ＧＷ、ＢＷ［３：０］を論理演算することで、ＤＯＳＲＡＭ１２０の動作が決定される。表１に、ＤＯＳＲＡＭ１２０の動作を設定する真理値表を示す。ＤＯＳＲＡＭ１２０は、スタンバイモード、バースト読み出しモード、３の書き込みモード（バイト書き込み、ハーフワード書き込み、ワード書き込み）、およびリフレッシュモードをサポートする。ここでは、読み出しモードは、バースト読み出しモードのみであり、バースト長は４である。
アドレスが確定してから、データが出力されるまでの時間をアクセスタイムという。本実施の形態では、データをバースト転送することで、ＤＯＳＲＡＭ１２０のアクセスタイムを低減することを１の課題としている。
（１）読み出し動作が行われると、メモリセル４０の回路構成上、読み出し対象行のデータが破壊される。したがって、メモリセル４０のデータをビット線へ読み出した後、センスアンプ４５で保持しているデータをメモリセル４０に書き戻すデータリストア動作が行われる。動作周波数が高い場合など、２クロックサイクル連続して、同じローカルアレイ２３５に読み出しアクセスすることができないことがある。
そこで、同じローカルアレイ２３５から２クロックサイクル連続してデータを読み出さないように、コントローラ２００は、バースト読み出しのアドレスを生成する。
（２）上述したように、ＤＯＳＲＡＭ１２０はＯＳトランジスタでメモリセル４０が構成されているので、メモリセル４０からビット線へのデータ転送時間は、ＤＲＡＭよりも短くすることが困難である。これに対して、ビット線対からグローバルビット線対へのデータ転送は、ビット線対とグローバルビット線対間にＯＳトランジスタが介在していないため、ＤＯＳＲＡＭ１２０もＤＲＡＭと同様に高速で実行できる。
そこで、各ローカルアレイ２３５において、バースト読み出しで最初に読み出されるデータをローカルセンスアンプアレイ２４５に予め書き込んでおく。
以上の構成を採用することで、バースト読み出し要求があれば、最初にアクセスされるローカルアレイ２３５では、ローカルメモリセルアレイ２４０を駆動することなく、アクセス対象行のデータをローカルセンスアンプアレイ２４５からグローバルセンスアンプアレイ２２１に読み出すことができる。この間に、残りのローカルアレイ２３５では、ローカルメモリセルアレイ２４０からアクセス対象行のデータがローカルセンスアンプアレイ２４５に読み出される。次に、これらのローカルアレイ２３５のローカルセンスアンプアレイ２４５からデータが所定の順番でグローバルセンスアンプアレイ２２１に読み出される。
簡単に述べると、本実施の形態は、バースト読み出しに“パイプライン処理”と“予測”の手法を適用することで、ＤＯＳＲＡＭ１２０の性能の向上を図っている。以下、ＤＯＳＲＡＭ１２０のバースト読み出しについて、より詳細に説明する。
表２は、バースト読み出しモードでの内部アドレス信号（信号ＡＤＤＲｉ）の変化を表す。信号ＡＤＤＲｉ［５：２］は、コントローラ２００で生成される。バーストアクセスの方式はシーケンシャル方式である。
コントローラ２００は、信号ＡＤＤＲ［５：４］にもとづいて、信号ＡＤＤＲｉ［５：２］を生成する。信号ＡＤＤＲ［５：４］はローカルアレイを表すアドレス（ローカルアレイアドレスと呼ぶ）である。ローカルアレイアドレスによって、行アドレス（ＡＤＤＲｉ［３：２］）が自動的に決定される。つまり、本バースト読み出モードでは、内部アドレス信号の下位ビット（行アドレス）は固定され、上位ビット（ローカルアレイアドレス）が変化する。そのため、１回のバースト読み出し動作では、各ローカルアレイ２３５は２回以上アクセスされない。
また、各ローカルアレイ２３５において、最初にアクセスされうる行は特定の１行である。そのため、各ローカルアレイ２３５において、最初にアクセスされうる行のデータを、ローカルセンスアンプアレイ２４５に確実に保持させておくことができる。
図５は、４のローカルアレイ２３５に記憶されているデータの構造を説明するための図である。各ローカルメモリセルアレイ２４０は、行ごとに分割された４のブロックを有する。各ブロックのライン幅は３２ビットである。ここでいう「ブロック」とは、１のアドレスで選択される記憶単位である。「ブロック」を「ライン」と言い換えることもできる。ここでは４のブロックをそれぞれ、ブロック−Ａ乃至Ｄと呼ぶこととする。ブロック−Ａ乃至Ｄは、それぞれ、ワード線ＷＬ＜０＞乃至ＷＬ＜３＞に電気的に接続されているメモリセル４０で構成される。
ローカルメモリセルアレイ２４０＜０＞のブロック−Ａを「ブロック−Ａ０」と呼び、ローカルメモリセルアレイ２４０＜１＞のブロック−Ｂを「ブロック−Ｂ１」と呼ぶこととする。ブロック−Ａ０の保持データを「データＤＡ０」と呼び、ブロック−Ｂ１の保持データを「データＤＢ１」と呼ぶこととする。この表記を使うと、バースト読み出しモードで最初にアクセスされうるブロックは、ブロック−Ａ０、Ｂ１、Ｃ２、Ｄ３である。
図５には、アイドル状態のＭＣ−ＳＡアレイ２３０に記憶されているデータの構造を示している。ローカルセンスアンプアレイ２４５＜０＞−２４５＜３＞はそれぞれデータＤＡ０、ＤＢ１、ＤＣ２、ＤＤ３を保持している。つまり、各ローカルセンスアンプアレイ２４５＜０＞−２４５＜３＞は、最初に読み出される１ワード分のデータを保持している。
図６に、ＤＯＳＲＡＭ１２０のバースト読み出し動作の一例を示す。図６のＣＹ０等はクロックサイクルを表す。
クロックサイクルＣＹ０では、ローカルアレイ２３５＜０＞−２３５＜３＞は、アイドル状態である。ローカルセンスアンプアレイ２４５＜０＞―２４５＜３＞が、それぞれ、データＤＡ０、ＤＢ１、ＤＣ２、ＤＤ３を保持している。このようなローカルセンスアンプアレイ２４５の状態を便宜的に「バーストスタンバイ状態」と呼ぶこととする。ローカルセンスアンプアレイ２４５が「バーストスタンバイ状態」であるとは、ローカルセンスアンプアレイ２４５がバーストアクセスで最初に読み出されるデータを保持している状態である。
クロックサイクルＣＹ１で、ＤＯＳＲＡＭ１２０に、１’ｂ１の信号ＣＥが、１’ｂ０の信号ＷＥが入力される。コントローラ２００はバースト読み出し動作が実行されるように、行回路２１０および列回路２２０を制御する。ここでは、クロックサイクルＣＹ１で、コントローラ２００に入力される信号ＡＤＤＲ［５：４］が２’ｂ０１であるとする。そのため、ローカルアレイ２３５＜１＞のブロック−Ｂ１が最初のアクセス対象となるが、ブロック−Ｂ１を駆動することなく、ローカルセンスアンプアレイ２４５＜１＞で保持しているデータＤＢ１がグローバルセンスアンプアレイ２２１に書き込まれる。
その他のローカルアレイ２３５＜０＞、２３５＜２＞、２３５＜３＞では、それぞれ、アクセス対象となるブロックのデータが各ローカルセンスアンプアレイ２４５に読み出される。ローカルアレイ２３５＜０＞では、ブロック−Ｂ０のデータＤＢ０がローカルセンスアンプアレイ２４５＜０＞に読み出され、ローカルセンスアンプアレイ２４５＜０＞で保持される。また、ブロック−Ｂ０のデータリストアも実行される。ローカルアレイ２３５＜２＞、２３５＜３＞も同様に動作する。
グローバルセンスアンプアレイ２２１には、クロックサイクルＣＹ１でローカルセンスアンプアレイ２４５＜１＞からデータＤＢ１が、クロックサイクルＣＹ２でローカルセンスアンプアレイ２４５＜２＞からデータＤＢ２が、クロックサイクルＣＹ３でローカルセンスアンプアレイ２４５＜３＞からデータＤＢ３が、クロックサイクルＣＹ４でローカルセンスアンプアレイ２４５＜０＞からデータＤＢ０が書き込まれる。つまり、ＤＯＳＲＡＭ１２０は、バースト読み出し要求があったクロックサイクル内で最初のデータを読み出すことが可能である。また、４ワードのデータの読み出しを４クロックサイクル期間で実行することが可能である。
つまり、バースト読み出し動作に“パイプライン処理”の手法を適用することで、バースト読み出し動作に要するクロックサイクル数を低減できる。例えば、ローカルメモリセルアレイ２４０からローカルセンスアンプアレイ２４５へのデータ読み出し動作時間が１クロックサイクルを超えた場合、最初の１ワード分のデータを読み出してから２番目のデータが読み出されるタイミングは、データ読み出し動作時間が１クロックサイクル超えている分遅延するが、２番目から４番目のデータは、３クロックサイクル連続して読み出すことができる。
また、アイドル状態のローカルセンスアンプアレイ２４５がバースト転送で最初に読み出されるデータ保持しているので（“予測”の手法）、ＤＯＳＲＡＭ１２０のアクセスタイムを低減することができる。そこで、アイドル状態に戻ったときに、各ローカルセンスアンプアレイ２４５が所定のデータを保持しているように、バースト読み出し動作の実行中に、２番目以降にアクセス対象となるローカルアレイ２３５では、ローカルセンスアンプアレイ２４５をバーストスタンバイ状態に移行するための動作が行われる。
ローカルアレイ２３５＜２＞では、クロックサイクルＣＹ３で、ブロック−Ｃ２のデータＤＣ２がローカルセンスアンプアレイ２４５＜２＞に読み出され、かつブロック−Ｃ２のデータリストアが行われる。ローカルアレイ２３５＜３＞では、クロックサイクルＣＹ４で、ブロック−Ｄ３のデータＤＤ３がローカルセンスアンプアレイ２４５＜３＞に読み出され、かつブロック−Ｄ３のデータリストアが行われる。ローカルアレイ２３５＜０＞では、クロックサイクルＣＹ５で、ブロック−Ａ０のデータＤＡ０がローカルセンスアンプアレイ２４５＜０＞に読み出され、かつブロック−Ａ０のデータリストアが行われる。この動作を実行することで、各ローカルアレイ２３５をバーストスタンバイ状態に戻すことができるため、次にバースト読み出しが要求された場合、入力アドレスが確定したクロックサイクル期間で、最初のデータをＤＯＳＲＡＭ１２０から読み出すことができる。
クロックサイクルＣＹ４で、４ワードのデータの読み出しが完了し、かつグローバルセンスアンプアレイ２２１はアイドル状態になる。よって、次のクロックサイクルＣＹ５で、書き込み動作またはバースト読み出しを実行することが可能である。クロックサイクルＣＹ５で、ローカルアレイ２３５＜０＞以外のローカルアレイ２３５に書き込み要求がある場合は、クロックサイクルＣＹ５で、ローカルセンスアンプアレイ２４５＜０＞にデータＤＡ０を書き戻す動作も実行される。また、クロックサイクルＣＹ５で、バースト読み出しが要求された場合、ローカルアレイ２３５＜０＞が最初の読み出し対象となるときが例外処理となる。これは、ローカルセンスアンプアレイ２４５＜０＞にデータＤＡ０を書き戻していないからである。したがって、この場合、最初のデータＤＡ０の読み出しが１クロックサイクル遅れて、クロックサイクルＣＹ６で行われる。これ以外の場合では、クロックサイクルＣＹ５で最初の１ワード分のデータを読み出すことができる。
上述したように、予めローカルセンスアンプアレイ２４５がバースト転送で最初に読み出されるデータを保持していることで、アクセスタイムを低減することが可能である。そのため、書き込み動作のときも、書き込み対象のローカルアレイ２３５において、ローカルセンスアンプアレイ２４５をバーストスタンバイ状態に戻す動作が行われる。
この動作を、ブロック−Ｃ１が書き込み対象であるときを例に説明する。グローバルセンスアンプアレイ２２１のデータがローカルセンスアンプアレイ２４５＜１＞に書き込まれ保持される。次いで、ローカルセンスアンプアレイ２４５＜１＞の保持データによって、ブロック−Ｃ１のデータＤＣ１が更新される。以上が１クロックサイクルで実行される。次のクロックサイクルでは、ブロック−Ｂ１のデータＤＢ１をローカルセンスアンプアレイ２４５＜１＞に読み出す動作が行われる。
この例では、ブロック−Ｂ１に有効なデータが書き込まれている場合、書き込み動作の後、ローカルセンスアンプアレイ２４５＜１＞の保持データを更新するようにしてもよい。そのために、例えば、ブロック−Ａ０、Ｂ１、Ｃ２、Ｄ３に有効なデータが書き込まれているか否かのフラグ（以下、フラグａ０、ｂ１、ｃ２、ｄ３と呼ぶ。）を用いればよい。フラグａ０、ｂ１、ｃ２、ｄ３は、コントローラ２００内のレジスタで記憶すればよい。電源を入れた直後は、ＤＯＳＲＡＭ１２０にはデータが書き込まれていないため、フラグａ０、ｂ１、ｃ２、ｄ３は無効である。ブロック−Ｂ１に最初にデータを書き込んだときに、コントローラ２００はフラグｂ１を有効にする。例えば、フラグｂ１が有効であるとき、ブロック−Ｃ１に書き込みアクセスがあった場合、ブロック−Ｃ１へデータを書き込んだ次のクロックサイクルで、ブロック−Ｂ１のデータＤＢ１をローカルセンスアンプアレイ２４５＜１＞に読み出す。
まとめると、バースト読み出し動作、および書き込み動作のいずれの動作でも、ローカルセンスアンプアレイ２４５とグローバルセンスアンプアレイ２２１間でデータの転送を行った後、次のクロックサイクルで、ローカルセンスアンプアレイ２４５をバーストスタンバイ状態にするための動作を実行すればよい。これにより、バースト読み出し動作、および書き込み動作を実行する度に、ローカルセンスアンプアレイ２４５を自動的にバーストスタンバイ状態に戻すことができる。
バーストスタンバイ状態にするための動作を実行しなくてもよい場合がいくつかある。例えば、バースト読み出し動作では、最初にデータが読み出されるローカルアレイ２３５においては、ローカルセンスアンプアレイ２４５のデータを更新する必要がない。書き込み動作では、書き込み対象のブロックが、バースト転送時に最初に読み出されるブロックである場合、および、バースト転送時に最初に読み出されるブロックに有効なデータが書き込まれていない場合である。これらの場合には、コントローラ２００は、適宜、ローカルセンスアンプアレイ２４５をバーストスタンバイ状態に戻す動作を実行しない例外処理として扱ってもよい。
以下に、ＤＯＳＲＡＭ１２０の幾つかの態様について説明する。
＜＜構成例−ａ１＞＞
バースト長を変更できるようにすることが可能である。例えば、バス１１０はバースト長を指定する信号ＢＬＮ［１：０］を生成する。信号ＢＬＮ［１：０］はコントローラ２００に入力される。例えば、信号ＢＬＮ［１：０］が２’ｂ００、２’ｂ０１、２’ｂ１０であれば、バースト長は１、２、４である。コントローラ２００に１’ｂ１の信号ＣＥ、１’ｂ０の信号ＷＥが入力され、かつ信号ＡＤＤＲ［５：４］が２’ｂ１０、信号ＢＬＮ［１：０］が２’ｂ０１であれば、動作モードは、バースト長２のバースト読み出しモードであるため、データＤＣ２、ＤＤ２がＤＯＳＲＡＭ１２０から読み出される。
＜＜構成例−ａ２＞＞
ローカルメモリセルアレイ２４０のブロック−Ａ乃至Ｄのライン幅を１ワードよりも大きくしてもよい。例えば、ローカルメモリセルアレイ２４０のビット線の数が２５６であれば、ブロック−Ａ乃至Ｄのライン幅は４ワードである。この場合、ローカルセンスアンプアレイ２４５には１２８のセンスアンプ４５が設けられる。スイッチアレイ４６には、１２８のスイッチ回路４６ａが設けられる。スイッチアレイ４６はマルチプレクサとして機能する。具体的には、スイッチアレイ４６は、１２８組のローカルビット線対（ＢＬＬ，ＢＬＲ）から３２組を選択し、選択したローカルビット線対とグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間を導通状態にする機能をもつ。この例では、列セレクタ２１３は信号ＣＳＥＬ［１５：０］を生成する。ローカルセンスアンプアレイ２４５＜ｊ＞のスイ ッチアレイ４６＜ｊ＞には、信号ＣＳＥＬ［４ｊ＋３：４ｊ］が入力される。
コントローラ２００には、外部アドレス信号として信号ＡＤＤＲ［７：２］が入力される。信号ＡＤＤＲ［７：６］がローカルアレイアドレスであり、信号ＡＤＤＲ［５：４］が行アドレスであり、信号ＡＤＤＲ［３：２］が列アドレスである。表３は、バースト読み出しモードでの内部アドレス信号（信号ＡＤＤＲｉ）の変化を表す。信号ＡＤＤＲｉ［７：２］は、コントローラ２００で生成される。バースト長は４ワードである。バースト読み出し動作では、読み出し対象のローカルアレイ２３５において、信号ＡＤＤＲｉ［３：２］が指定する列のデータが、ローカルセンスアンプアレイ２４５からグローバルセンスアンプアレイ２２１に出力される。
＜＜構成例−ａ３＞＞
ＭＣ−ＳＡアレイ２３０あたりのローカルアレイ２３５の数は４に限定されない。また、ローカルアレイ２３５あたりのブロックの数は４に限定されない。ローカルアレイ２３５あたりのブロックの数は２ｘ（ｘは２以上の整数）が好ましい。ローカルアレイ２３５の数は、ローカルアレイ２３５あたりのブロック数の整数倍であることが好ましい。あるいは、ローカルアレイ２３５の数は、最大バースト長の整数倍であることが好ましい。ローカルアレイ２３５の数、およびローカルアレイ２３５あたりのブロック数を適切化することで、使用効率が高く、制御性のよいＤＯＳＲＡＭ１２０を得ることができる。
例えば、最大バースト長が１６であり、ローカルアレイ２３５あたりのブロック数が８である場合、ローカルアレイ２３５の数は、１６、３２、４８、６４、１２８等であることが好ましい。
以下では、ローカルアレイ２３５あたりのブロック数が４であり、ローカルアレイ２３５の数が１６であり、ブロックのライン幅が１ワードである構成例を説明する。この例では、アドレス信号は信号ＡＤＤＲ［７：２］である。信号ＡＤＤＲ［７：４］がローカルアレイアドレスを表し、信号ＡＤＤＲ［３：２］が行アドレスを表す。
バースト長は、１６、８、４に変更することができる。バースト長を変更するために、例えば、信号ＢＬＮ［２：０］がコントローラ２００に入力される。信号ＢＬＮ［２：０］が３’ｂ１００、３’ｂ０１１、３’ｂ０１０のとき、バースト長は１６（２４）、８（２３）、４（２２）に設定される。
ローカルアレイ２３５あたりのブロック数が４であるので、コントローラ２００は、４のローカルアレイ２３５単位で制御を行う。図７に、ローカルアレイ２３５＜４ｊ＞−２３０＜４ｊ＋３＞（が記憶するデータの例を示す。
ローカルメモリセルアレイ２４０＜４ｊ＞−２４０＜４ｊ＋３＞において、バースト転送で最初にアクセスされうるブロックは、それぞれ、Ａ４ｊ、Ｂ４ｊ＋１、Ｃ４ｊ＋２、Ｄ４ｊ＋３である。そのため、バーストスタンバイ状態のローカルセンスアンプアレイ２４５＜４ｊ＞−２４５＜４ｊ＋３＞は、それぞれ、データＤＡ４ｊ、ＤＢ４ｊ＋１、ＤＣ４ｊ＋２、ＤＤ４ｊ＋３を保持している。例えば、ローカルセンスアンプアレイ２４５＜８＞−２４５＜１１＞は、それぞれ、ブロック−Ａ８のデータＤＡ８、ブロック−Ｂ９のデータＤＢ９、ブロック−Ｃ１０のデータＤＣ１０、ブロック−Ｄ１１のデータＤ１１を保持する。
表４−表６に、バースト読み出し動作で、コントローラ２００が生成する信号ＡＤＤＲｉ［７：２］の変化を示す。表４−表６において、バースト長は１６、８、４である。信号ＡＤＤＲｉ［３：２］は行アドレスを表し、これは信号ＡＤＤＲ［５：４］と同じになる。
＜＜ＭＣＵの記憶階層＞＞
ＤＯＳＲＡＭは、ＯＳトランジスタでメモリセルが構成されているため、ＤＲＡＭのように頻繁にリフレッシュモードにする必要がない。そのため、プロセッサコアがアクセスできる時間をＤＲＡＭよりも十分長くすることができる。また、本実施の形態のバースト読み出しを適用することで、レイテンシの少ないＤＯＳＲＡＭを得ることができる。したがって、本実施の形態によって、ＤＯＳＲＡＭを低レベルメモリ（例えば、Ｌ２、Ｌ３）として用いることが可能になる。例えば、複数のＤＯＳＲＡＭによって、メモリ部１１５を階層化することができる。図８に、メモリ部１１５の構成例を示す。
図８に示すメモリ部１１５はＳＲＡＭ１３１、ＤＯＳＲＡＭ１３２−１３４を有する。ＳＲＡＭ１３１は最上位（Ｌ１）メモリであり、キャッシュメモリとして機能する。ＤＯＳＲＡＭ１３２−１３４はそれぞれ、Ｌ２−Ｌ４メモリである。
ＤＯＳＲＡＭ１３２−１３４は、ＤＯＳＲＡＭ１２０と同様の構成を備える。ＤＯＳＲＡＭのうち、ＤＯＳＲＡＭ１３２の容量が最小であり、ＤＯＳＲＡＭ１３４の容量が最大である。ＤＯＳＲＡＭの容量を増やす手法には、ローカルアレイを増やす、ローカルアレイあたりのビット線を増やす、ビット線あたりのメモリセルを増やすことなどがある。
高速化のため、ＤＯＳＲＡＭ１３２、１３３は本実施の形態のバースト読み出しモードを有する。ＤＯＳＲＡＭ１３４は、最下位（Ｌ４）メモリであり、メインメモリとして機能する。ＤＯＳＲＡＭ１３４の読み出しモードは、シングルリードモードのみとする。なお、ＤＯＳＲＡＭ１３４にバースト読み出しモードの機能を付加してもよい。メモリ部１１５において、ＤＯＳＲＡＭ１３４は最も低速であることが許容されるので、ＤＯＳＲＡＭ１３４の保持容量を他のＤＯＳＲＡＭよりも大きくすることができる。これにより、リフレッシュ頻度を低減できるため、ＤＯＳＲＡＭ１３４の、大容量化に伴う消費電力のオーバヘッドを抑えることができる。
ＤＯＳＲＡＭの回路構成を効果的に適用することで、本実施の形態は実現されている。ＤＯＳＲＡＭ１２０のバースト読み出し動作をパイプラン化することで、ＤＯＳＲＡＭ１２０のレイテンシを低減でき、ひいては、ＭＣＵ１００の性能向上を図ることができる。
ＤＯＳＲＡＭ１２０のパイプライン数は、ローカルアレイ２３５の数に相当するので、ＤＯＳＲＡＭ１２０の最大バースト長を制約する場合がある。ＤＯＳＲＡＭ１２０のビット線あたりのメモリセル数（Ｎｍｃ／ＢＬ）は、ＤＲＡＭよりも小さくできるため、ワード線およびビット線の数が同じであれば、ＤＯＳＲＡＭ１２０の方がローカルアレイ２３５を多くすることができる。そのため、ＤＯＳＲＡＭ１２０の最大バースト長を大きくすることが容易である。
ＤＯＳＲＡＭ１２０のＮｍｃ／ＢＬが小さいのは、ＤＯＳＲＡＭ１２０のメモリセル４０がＯＳトランジスタで構成されているからであり、その結果として、ローカルセンスアンプアレイ２４５上にローカルメモリセルアレイ２４０を積層できるからである。また、Ｎｍｃ／ＢＬが小さいことは、ビット線の長さを短くすることができ、その結果、ビット線容量が低減でき、メモリセル４０の容量素子ＣＳ１の容量を低減できる。すなわち、ＤＯＳＲＡＭ１２０の高速化が図れる。
例えば、ＤＯＳＲＡＭ１２０のＮｍｃ／ＢＬは、２以上１２８以下にすることができる。制御性、ビット線スループットなどの点から、Ｎｍｃ／ＢＬは、２Ｘ（Ｘは２以上７以下の整数）であることが好ましい。上掲したように、Ｎｍｃ／ＢＬによってローカルアレイ２３５あたりのブロック数が決まるので、バースト転送時における制御性やローカルアレイ２３５の利用効率、面積等を考慮すると、Ｎｍｃ／ＢＬは４、８、１６または３２が適している。
もちろん、Ｎｍｃ／ＢＬが４または８であるＤＲＡＭを設計することは可能であるが、ビット単価が高くなり、製品としては現実的ではない。これに対して、ＤＯＳＲＡＭ１２０は、ビット単価を抑えて、Ｎｍｃ／ＢＬを小さくすることができる。
〔実施の形態２〕
本実施の形態では、半導体装置の一例として、ＩＣチップ、電子部品、電子機器等について説明する。
＜電子部品の作製方法例＞
図９Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向、端子の形状に応じて、複数の規格、名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図９Ａに示す各工程を経ることで完成させることができる。まず、前工程において、半導体ウエハ（例えば、シリコンウエハ）に本発明の形態に係る半導体装置などを作製する。
後工程は、まず、半導体ウエハの裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳＴ７１）。研削により半導体ウエハを薄くすることで、電子部品の小型化を図る。図９Ｂは、ステップＳ７１を経た半導体ウエハの一例を示す上面図である。図９Ｃは、図９Ｂの部分拡大図である。図９Ｂに示す半導体ウエハ７１００には、複数の回路領域７１０２が設けられている。回路領域７１０２には、本発明の一形態に係る半導体装置（例えば、ＭＣＵ、メモリ装置等）が設けられている。ステップＳＴ７１の次に、半導体ウエハを複数のチップに分離する「ダイシング工程」を行う（ステップＳＴ７２）。
複数の回路領域７１０２は、それぞれが分離領域７１０４に囲まれている。分離領域７１０４と重なる位置に分離線（「ダイシングライン」ともいう。）７１０６が設定される。ダイシング工程では、分離線７１０６に沿って半導体ウエハ７１００切断することで、回路領域７１０２を含むチップ７１１０を半導体ウエハ７１００から切り出す。図９Ｄにチップ７１１０の拡大図を示す。
次いで、分離したチップ７１１０を個々にピックアップして、リードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳＴ７３）。ダイボンディング工程におけるチップ７１１０とリードフレームとの接合は、樹脂による接合、テープによる接合など、製品に応じて適した方法を選択すればよい。なお、リードフレームに代えてインターポーザ基板上にチップ７１１０を接合してもよい。
次いで、リードフレームのリードとチップ７１１０上の電極とを金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳＴ７４）。金属の細線には、銀線、金線などを用いることができる。ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。ワイヤーボンディングされたチップ７１１０は、エポキシ樹脂等で封止される「モールド工程」が施される（ステップＳＴ７５）。
リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳＴ７６）。リードを切断および整形成形加工する「成形工程」を行なう（ステップＳＴ７７）。パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳＴ７８）。外観形状の良否、動作不良の有無などを調べる検査工程（ステップＳＴ７９）を経て、電子部品が完成する。
完成した電子部品の斜視模式図を図９Ｅに示す。図９Ｅでは、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図９Ｅに示す電子部品７０００は、リード７００１及びチップ７１１０を有する。電子部品７０００はチップ７１１０を複数有していてもよい。
電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで、電子部品が実装された基板（実装基板７００４）が完成する。実装基板７００４は電子機器等に用いられる。
電子部品７０００は、実施の形態１に係るＭＣＵを有する。実施の形態１により、ＤＯＳＲＡＭのレイテンシの低減を可能にすることで、ＭＣＵのシステム全体のパフォーマンスを維持しつつ、低消費電力のＤＯＳＲＡＭを内蔵することができる。よって、電子機器に電子部品７０００を組み込むことで、電子機器の低消費電力化、多機能化、高性能化等を図ることができる。
図１０Ａ−図１０Ｆを参照して、電子機器の構成例を示す。図１０Ａ等の電子機器の表示部には、タッチセンサを有するタッチパネル装置を用いることが好ましい。タッチパネル装置を用いることで、表示部を電子機器の入力部としても機能させることができる。
図１０Ａに示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロホン２０１６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマートフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れることで、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行われる。また、マイクロホン２０１６から音声を入力することで、情報端末２０１０を操作することもできる。操作ボタン２０１３の操作により、電源のオン／オフ動作、表示部２０１２の画面切り替え動作などの各種の操作を行うこともできる。
図１０Ｂに示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
図１０Ｃ示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられている。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
図１０Ｄに示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１１３、ＬＥＤランプ２１１４、操作キーボタン２１１５、接続端子２１１６、カメラ２１１７、マイクロホン２１１８、記録媒体読込部２１１９を有する。
図１０Ｅに示す電気冷凍冷蔵庫２１５０は、筐体２１５１、冷蔵室用扉２１５２、および冷凍室用扉２１５３等を有する。
図１０Ｆに示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７３、およびライト２１７４等を有する。実施の形態１のＭＣＵは、自動車２１７０内の各種のプロセッサに用いられる。
〔実施の形態３〕
本実施の形態では、金属酸化物トランジスタについて説明する。
＜＜ＯＳトランジスタの構成例１＞＞
図１１Ａにトランジスタの構成例を示す。図１１Ａに示すトランジスタ５０１は、金属酸化物トランジスタである。図１１Ａの左側の図は、トランジスタ５０１のチャネル長方向の断面図であり、右側の図は、トランジスタ５０１のチャネル幅方向の断面図である。
トランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５２１上に形成されている。トランジスタ５０１は、絶縁層５２８、５２９で覆われている。トランジスタ５０１は、絶縁層５２２−５２７、５３０、金属酸化物層５１１−５１３、導電層５５０−５５３を有する。
なお、図中の絶縁層、金属酸化物層、導電体等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、ＣＶＤ法、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。なお、ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
金属酸化物層５１１−５１３をまとめて酸化物層５１０と呼ぶ。図１１Ａに示すように、酸化物層５１０は、金属酸化物層５１１、金属酸化物層５１２、金属酸化物層５１３の順に積層している部分を有する。トランジスタ５０１がオン状態のとき、チャネルは酸化物層５１０の金属酸化物層５１２に主に形成される。
トランジスタ５０１のゲート電極は導電層５５０で構成され、ソース電極またはドレイン電極として機能する一対の電極は、導電層５５１、５５２で構成される。バックゲート電極は導電層５５３で構成される。導電層５５３は、導電層５５３ａ、５５３ｂを有する。なお、トランジスタ５０１はバックゲート電極を有さない構造としてもよい。後述するトランジスタ５０２も同様である。
ゲート（フロントゲート）側のゲート絶縁層は絶縁層５２７で構成され、バックゲート側のゲート絶縁層は、絶縁層５２４−５２６の積層で構成される。絶縁層５２８は層間絶縁層である。絶縁層５２９はバリア層である。
金属酸化物層５１３は、金属酸化物層５１１、５１２、導電層５５１、５５２でなる積層体を覆っている。絶縁層５２７は金属酸化物層５１３を覆っている。導電層５５１、５５２はそれぞれ、金属酸化物層５１３、絶縁層５２７を介して、導電層５５０と重なる領域を有する。
導電層５５０−５５３に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物等の導電性材料を用いることができる。
例えば、導電層５５０は、窒化タンタル、またはタングステン単層である。あるいは、導電層５５０が２層構造、および３層構造の場合、次のような組み合わせがある。先に記載した導電体が絶縁層５２７側の層を構成する。（アルミニウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン、（窒化タンタル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、窒化チタン）。
導電層５５１と導電層５５２は同じ層構造をもつ。例えば、導電層５５１が単層である場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金で構成すればよい。導電層５５１が２層構造、および３層構造の場合、次のような組み合わせがある。先に記載した導電体が絶縁層５２７側の層を構成する。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タングステン、銅）（銅−マグネシウム−アルミニウム合金、銅）、（チタン、銅）、（チタン又は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン）、（モリブデンまたは窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン）。
例えば、導電層５５３ａは、水素に対するバリア性を有する導電層（例えば、窒化タンタル層）とし、導電層５５３ｂは、導電層５５３ａよりも導電率の高い導電層（例えばタングステン）とすることが好ましい。このような構造であることで、導電層５５３は配線としての機能と、酸化物層５１０への水素の拡散を抑制する機能とをもつ。
絶縁層５２１−５３０に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５２１−５３０はこれらの絶縁材料でなる単層、または積層して構成される。絶縁層５２１−５３０を構成する層は、複数の絶縁材料を含んでいてもよい。
なお、本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
トランジスタ５０１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層）によって酸化物層５１０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層５１０から酸素が放出されること、酸化物層５１０への水素の侵入を抑えることができるので、トランジスタ５０１の信頼性、電気特性を向上できる。
例えば、絶縁層５２９をバリア層として機能させ、かつ絶縁層５２１、５２２、５２４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。酸化物層５１０と導電層５５０の間に、バリア層をさらに設けてもよい。もしくは、金属酸化物層５１３として、酸素および水素に対してバリア性をもつ金属酸化物層を設けてもよい。
絶縁層５３０は、導電層５５０の酸化を防ぐバリア層であることが好ましい。絶縁層５３０が酸素に対してバリア性を有することで、絶縁層５２８等から離脱した酸素によって、導電層５５０が酸化することを抑制することができる。例えば、絶縁層５３０には、酸化アルミニウムなどの金属酸化物を用いることができる。
絶縁層５２１−５３０構成例を記す。この例では、絶縁層５２１、５２２、５２５、５２９、５３０は、それぞれ、バリア層として機能する。絶縁層５２６−５２８は過剰酸素を含む酸化物層である。絶縁層５２１は窒化シリコンであり、絶縁層５２２は酸化アルミニウムであり、絶縁層５２３は酸化窒化シリコンである。バックゲート側のゲート絶縁層（５２４−５２６）は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層（５２７）は、酸化窒化シリコンである。層間絶縁層（５２８）は、酸化シリコンである。絶縁層５２９、５３０は酸化アルミニウムである。
図１１Ａは、酸化物層５１０が３層構造の例であるが、これに限定されない。酸化物層５１０は、例えば、金属酸化物層５１１または金属酸化物層５１３の無い２層構造とすることができるし、金属酸化物層５１１−５１２の何れか１層で構成してもよい。または、酸化物層５１０を４層以上の金属酸化物層で構成してもよい。
＜＜ＯＳトランジスタの構成例２＞＞
図１１Ｂにトランジスタの構成例を示す。図１１Ｂに示すトランジスタ５０２は、トランジスタ５０１の変形例であり、主に、ゲート電極の構造が異なる。図１１Ｂの左側にはトランジスタ５０２のチャネル長方向の断面図を、右側にはチャネル幅方向の断面図を示す。
絶縁層５２８に形成された開口部には、金属酸化物層５１３、絶縁層５２７、導電層５５０が設けられている。つまり、絶縁層５２８の開口部を利用して、ゲート電極が自己整合的に形成されている。よって、トランジスタ５０２では、ゲート電極（５４０）は、ゲート絶縁層（５１７）を介してソース電極およびドレイン電極（５４１、５４２）と重なる領域を有していない。そのためゲート−ソース間の寄生容量、ゲート−ドレイン間の寄生容量が低減でき、周波特性を向上できる。また、絶縁層５２８の開口によってゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタの作製が容易である。
＜＜半導体装置の構成例＞＞
図１２を参照して、ＯＳトランジスタとＳｉトランジスタとで構成されている半導体装置の構成例を説明する。
図１２は、ＭＣＵ１００（図１）の積層構造を説明するための断面図である。図１２にはＭＣＵ１００に搭載されているＤＯＳＲＡＭ１２０の要部（具体的には、ローカルアレイ２３５の要部）を示す。
ＭＣＵ１００は、層Ｌ１０−Ｌ１４の積層を有する。ローカルセンスアンプアレイ２４５は、層Ｌ１０とＬ１１の積層に設けられる。ローカルメモリセルアレイ２４０は、層Ｌ１２−Ｌ１４のローカルセンスアンプアレイ２４５に重なる領域に設けられている。
層Ｌ１０には、ＭＣＵ１００を構成するＳｉトランジスタが設けられている。層Ｌ１０は配線、プラグ等を有する。Ｓｉトランジスタの活性層は単結晶シリコンウエハ５６０に設けられている。図１２に示すトランジスタＭＳ１は、ローカルセンスアンプアレイ２４５のトランジスタである。層Ｌ１１は、配線、プラグなどを有する。層Ｌ１０と層Ｌ１１との積層にローカルセンスアンプアレイ２４５等のＳｉで構成される回路が設けられている。
層Ｌ１２には、ＯＳトランジスタ、配線（例えば、ワード線）、プラグ等が設けられている。図１２に示すトランジスタＭＷ１の構成は、トランジスタ５０１（図１１Ａ）と同様である。層Ｌ１３はＤＯＳＲＡＭ１２０の保持容量（容量素子ＣＳ１）が設けられる容量層である。層Ｌ１３には、容量素子ＣＳ１とトランジスタＭＷ１とを電気的に接続するためのプラグなども設けられている。層Ｌ１４には、配線（例えば、ビット線ＢＬＬ、ＢＬＲ、グローバルビット線ＧＢＬＬ、ＧＢＬＲ）、プラグなどが設けられている。
〔実施の形態４〕
本実施の形態では、ＣＡＣ（Ｃｌｏｕｄ‐Ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ）−ＯＳについて説明する。
＜＜ＣＡＣ‐ＯＳ＞＞
ＣＡＣ‐ＯＳとは、例えば、酸化物半導体を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ‐Ｇａ‐Ｚｎ酸化物におけるＣＡＣ‐ＯＳ（ＣＡＣ‐ＯＳの中でもＩｎ‐Ｇａ‐Ｚｎ酸化物を、特にＣＡＣ‐ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
上掲の例では、ＣＡＣ‐ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合酸化物半導体である。ここでは、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ（ｃ‐ａｘｉｓ‐ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ）構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ‐ｂ面においては配向せずに連結した結晶構造である。
ＣＡＣ‐ＯＳは、酸化物半導体の材料構成に関する。ＣＡＣ‐ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ‐ＯＳにおいて、結晶構造は副次的な要素である。
本明細書では、ＣＡＣ‐ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
ガリウムを含まず、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ‐ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
例えば基板を加熱しない条件でのスパッタリング法により、ＣＡＣ‐ＯＳを形成することができる。また、ＣＡＣ‐ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ‐ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ‐ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折から、測定領域のａ‐ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
またＣＡＣ‐ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ‐ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
例えば、Ｉｎ‐Ｇａ‐Ｚｎ酸化物におけるＣＡＣ‐ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ‐ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ‐ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
従って、ＣＡＣ‐ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ‐ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ‐ＯＳは、メモリ装置、撮像装置、表示装置などの様々な半導体装置に好適である。
ＢＬＬ、ＢＬＲ：ビット線、 ＧＢＬＬ、ＧＢＬＲ：グローバルビット線、 ＷＬ：ワード線、
ＣＳ１：容量素子、
ＭＳ１、ＭＷ１、ＭＷ２、ＭＷ３、ＴＮ１、ＴＮ２、ＴＮ３、ＴＮ４、ＴＮ５、ＴＮ６、ＴＮ７、ＴＮ２１、ＴＮ２２、ＴＮ２３、ＴＮ２５、ＴＮ２６、ＴＰ１、ＴＰ２、ＴＰ２０、ＴＰ２１、ＴＰ２２：トランジスタ、
Ｐ１、Ｐ２：端子
４０、４１、４２：メモリセル、 ４５：センスアンプ、 ４６：スイッチアレイ、 ４６ａ：スイッチ回路、 ５１：グローバルセンスアンプ、
６０：入力バッファ、 ６０Ｌ、６０Ｒ、６１Ｌ、６１Ｒ、７０Ａ、７０Ｂ、７０Ｃ、７０Ｄ、７１Ａ、７１Ｂ、７１Ｃ、７１Ｄ、７１Ｅ、７１Ｆ、７１Ｇ、７１Ｈ、７２Ａ、７２Ｂ、７２Ｃ：バッファ、 ６１：出力バッファ、 ７３：ＯＲ回路、
１００：ＭＣＵ（マイクロコントローラユニット）、 １１０：バス、 １１１：プロセッサコア、 １１５：メモリ部、 １１２：クロック生成回路、 １１３：周辺回路、
１２０、１３２、１３３、１３４：ＤＯＳＲＡＭ、 １２１：メモリ装置、 １３１：ＳＲＡＭ、
２００：：コントローラ、
２１０：行回路、 ２１１：デコーダ、 ２１２：ワード線ドライバ、 ２１３：列セレクタ、 ２１４：センスアンプドライバ、
２２０：列回路、 ２２１：グローバルセンスアンプ（ＧＳＡ）アレイ、 ２２２：入出力（Ｉ／Ｏ）回路、
２３０：ＭＣ−ＳＡアレイ（メモリセルおよびセンスアンプアレイ）、 ２３２：メモリセルアレイ、 ２３３：センスアンプアレイ ２３５：ローカルアレイ、 ２４０：ローカルメモリセルアレイ、 ２４５：ローカルセンスアンプアレイ、
５０１、５０２：トランジスタ、
５０３、５２１、５２２、５２３、５２４、５２５、５２６、５２７、５２８、５２９、５３０：絶縁層、
５１０：酸化物層、 ５１１、５１２、５１３：金属酸化物層、
５５０、５５１、５５２、５５３、５５３ａ、５５３ｂ：導電層、
５６０：単結晶シリコンウエハ、 Ｌ１０、Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４：層、
２０１０：情報端末、 ２０１１：筐体、 ２０１２：表示部、 ２０１３：操作ボタン、 ２０１４：外部接続ポート、 ２０１５：スピーカ、 ２０１６：マイクロホン、２０５０：ノート型ＰＣ（パーソナルコンピュータ）、 ２０５１：筐体、 ２０５２：表示部、 ２０５３：キーボード、 ２０５４：ポインティングデバイス、 ２０７０：ビデオカメラ、 ２０７１：筐体、 ２０７２：表示部、 ２０７３：筐体、 ２０７４：操作キー、 ２０７５：レンズ、 ２０７６：接続部、 ２１１０：携帯型遊技機、 ２１１１：筐体、 ２１１２：表示部、 ２１１３：スピーカ、 ２１１４：ＬＥＤランプ、 ２１１５：操作キーボタン、 ２１１６：接続端子、 ２１１７：カメラ、 ２１１８：マイクロホン、 ２１１９：記録媒体読込部、 ２１５０：電気冷凍冷蔵庫、 ２１５１：筐体、 ２１５２：冷蔵室用扉、 ２１５３：冷凍室用扉、 ２１７０：自動車、 ２１７１：車体、 ２１７２：車輪、 ２１７３：ダッシュボード、 ２１７４：ライト、
７０００：電子部品、 ７００１：リード、 ７００２：プリント基板、 ７００４：実装基板、 ７１００：半導体ウエハ、 ７１０２：回路領域、 ７１０４：分離領域、 ７１０６：分離線、 ７１１０：チップ

Claims (17)

  1. バースト長Ｍ０（Ｍ０は２以上の整数）のバースト読み出しモードを備えるメモリ装置であって、
    グローバルセンスアンプアレイ、Ｍ０個のローカルメモリセルアレイ＜１＞乃至＜Ｍ０＞、並びにＭ０個のローカルセンスアンプアレイ＜１＞乃至＜Ｍ０＞を有し、
    ローカルメモリセルアレイ＜Ｊ＞（Ｊは１乃至Ｍ０の整数）はローカルセンスアンプアレイ＜Ｊ＞に積層され、
    前記ローカルメモリセルアレイ＜Ｊ＞は、行ごとに分割されたＭ０個のブロック＜Ｊ＿１＞乃至＜Ｊ＿Ｍ０＞を有し、
    前記ブロック＜Ｊ＿１＞乃至＜Ｊ＿Ｍ０＞は、それぞれ、複数のメモリセルを有し、
    前記メモリセルは、容量素子と、前記容量素子の充放電を制御するトランジスタとを有し、
    アイドル状態の前記ローカルセンスアンプアレイ＜Ｊ＞は、ブロック＜Ｊ＿Ｊ＞のデータを保持し、
    前記ブロック＜Ｊ＿Ｊ＞は、前記ローカルメモリセルアレイ＜Ｊ＞が前記バースト読み出しモードの最初のアクセス対象であるときに指定されるブロックであるメモリ装置。
  2. 請求項１において、
    前記バースト読み出しモードでは、前記ローカルメモリセルアレイ＜１＞乃至＜Ｍ１＞の各１個のブロックがアクセス対象であるメモリ装置。
  3. 請求項１において、
    前記バースト読み出しモードで、外部アドレス信号ＡＤＤＲによってローカルアレイ＜Ｊｘ＞（Ｊｘは１乃至Ｍ０の整数）が指定されるとき、ブロック＜１＿Ｊｘ＞乃至＜Ｍ０＿Ｊｘ＞がアクセス対象であるメモリ装置。
  4. バースト長Ｍ０×Ｍ１（Ｍ０は２以上の整数、Ｍ１は１以上の整数）のバースト読み出しモードを備えるメモリ装置であって、
    グローバルセンスアンプアレイ、Ｍ０×Ｍ１個のローカルメモリセルアレイ＜１＞乃至＜Ｍ０Ｍ１＞、並びにＭ０×Ｍ１個のローカルセンスアンプアレイ＜１＞乃至＜Ｍ０Ｍ１＞を有し、
    ローカルメモリセルアレイ＜Ｊ＞（Ｊは１乃至Ｍ０Ｍ１の整数）は、ローカルセンスアンプアレイ＜Ｊ＞に積層され、
    前記ローカルメモリセルアレイ＜Ｊ＞は、行ごとに分割されたＭ０個のブロック＜Ｊ＿１＞乃至＜Ｊ＿Ｍ０＞を有し、
    前記ブロック＜Ｊ＿１＞乃至＜Ｊ＿Ｍ０＞は、それぞれ、複数のメモリセルを有し、
    前記メモリセルは、容量素子と、前記容量素子の充放電を制御するトランジスタとを有し、
    アイドル状態の前記ローカルセンスアンプアレイ＜Ｊ＞は、ブロック＜Ｊ＿Ｘ１＞（Ｘ１は１乃至Ｍ０の整数）のデータを保持し、
    前記ブロック＜Ｊ＿Ｘ１＞は、前記ローカルメモリセルアレイ＜Ｊ＞が前記バースト読み出しモードの最初のアクセス対象であるときに指定されるブロックであるメモリ装置。
  5. 請求項４において、
    前記バースト読み出しモードでは、ローカルメモリセルアレイ＜１＞乃至＜Ｍ０Ｍ１＞の各１個のブロックがアクセス対象であるメモリ装置。
  6. 請求項４において、
    前記バースト読み出しモードで、外部アドレス信号ＡＤＤＲによってローカルメモリセルアレイ＜Ｊｘ＞（Ｊｘは１乃至Ｍ０の整数）が指定されるとき、ブロック＜１＿Ｘ＞乃至＜Ｍ０Ｍ１＿Ｘ＞がアクセス対象であり、
    Ｘは１乃至Ｍ０の整数であり、ｊは０乃至Ｍ１−１の整数であり、Ｊｘ＝ｊＭ０＋Ｘであるメモリ装置。
  7. バースト長Ｍ０×Ｍ１（Ｍ０は２以上の整数、Ｍ１は１以上の整数）のバースト読み出しモードを備えるメモリ装置であって、
    コントローラ、行回路、グローバルセンスアンプアレイ、およびＭ０×Ｍ１個のローカルアレイ＜１＞乃至＜Ｍ０Ｍ１＞を有し、
    Ｊ×Ｋ番目（Ｊは１乃至Ｍ０の整数、Ｋは１以上Ｍ０以下の整数、）のローカルアレイ＜ＪＫ＞は、ローカルメモリセルアレイ＜ＪＫ＞、およびローカルセンスアンプアレイ＜ＪＫ＞を有し、
    前記ローカルメモリセルアレイ＜ＪＫ＞は、前記ローカルセンスアンプアレイ＜ＪＫ＞に積層され、
    前記ローカルメモリセルアレイ＜ＪＫ＞は、行ごとに分割されたＭ０個のブロック＜ＪＫ＿１＞乃至＜ＪＫ＿Ｍ０＞を有し、
    前記ブロック＜ＪＫ＿１＞乃至＜ＪＫ＿Ｍ０＞は、それぞれ、複数のメモリセルを有し、
    前記メモリセルは、容量素子と、前記容量素子の充放電を制御するトランジスタとを有し、
    前記行回路は、前記ローカルアレイ＜１＞乃至＜Ｍ０Ｍ１＞を駆動する機能を有し、
    前記コントローラは、前記行回路および前記グローバルセンスアンプアレイを制御する機能を備え、
    前記コントローラは、前記バースト読み出しモードにおいて、外部アドレス信号ＡＤＤＲから、Ｍ０Ｍ１個のアドレス信号ＡＤＤＲｉ＿１乃至ＡＤＤＲｉ＿Ｍ０Ｍ１を生成する機能を備え、
    前記アドレス信号ＡＤＤＲｉ＿１乃至ＡＤＤＲｉ＿Ｍ０Ｍ１は、ローカルアレイアドレスが互いに異なり、かつ行アドレスが同じであり、当該行アドレスは、前記外部アドレス信号ＡＤＤＲのローカルアレイアドレスに基づいて設定されるメモリ装置。
  8. 請求項７において、
    前記外部アドレス信号ＡＤＤＲのローカルアレイアドレスが、ローカルアレイ＜ｊＭ０＋Ｘ１＞（ｊは０乃至Ｍ１−１の整数、Ｘ１は１乃至Ｍ０の整数）を表すアドレスである場合、前記アドレス信号ＡＤＤＲｉ＿１は、ブロック＜ｊＭ０＋Ｘ１＿Ｘ１＞を指定するアドレス信号であるメモリ装置。
  9. 請求項７又は８において、
    前記コントローラは、前記アドレス信号ＡＤＤＲｉ＿１が確定すると、前記アドレス信号ＡＤＤＲ＿１の指定するローカルアレイ＜Ｊ１Ｋ１＞（Ｊ１は１乃至Ｍ０の整数、Ｋ１は１乃至Ｍ１整数）において、前記ローカルセンスアンプアレイ＜Ｊ１Ｋ１＞と前記グローバルセンスアンプアレイ間を導通状態にし、他の（Ｍ０Ｍ１−１）個の前記ローカルアレイにおいて、それぞれ、前記ローカルメモリセルアレイのデータを前記ローカルセンスアンプに読み出す制御機能を備えるメモリ装置。
  10. 請求項７乃至９の何れか１項において、
    前記コントローラは、
    アドレス信号ＡＤＤＲｉ＿Ｙ（Ｙは２乃至Ｍ０Ｍ１の整数）の指定するローカルアレイ＜ＪＹ＞のローカルセンスアンプアレイ＜ＪＹ＞と前記グローバルセンスアンプアレイ間を導通状態にする制御機能と、
    前記ローカルセンスアンプアレイ＜ＪＹ＞と前記グローバルセンスアンプアレイ間を導通状態から非導通状態にするクロックサイクルで、前記ローカルセンスアンプアレイ＜ＪＸ＞にブロック＜ＪＹ＿Ｘ１＞のデータを読み出す制御機能と、
    を備え、
    Ｘ１は１乃至Ｍ０の整数であり、ｊは０乃至Ｍ１−１の整数であり、ＪＹ＝ｊＭ０＋Ｘ１であるメモリ装置。
  11. 請求項７乃至１０の何れか１項に記載のメモリ装置は、書き込みモードを有し、
    前記コントローラは、前記書込みモードにおいて、前記外部アドレス信号ＡＤＤＲの指定するローカルメモリセルアレイ＜ＪＺ＞にデータを書き込んだ後、ローカルセンスアンプアレイ＜ＪＺ＞にブロック＜ＪＺ＿Ｚ１＞のデータを読み出す制御機能を備え、
    Ｚ１は１乃至Ｍ０の整数であり、ｊは０乃至Ｍ１−１の整数であり、ＪＺ＝ｊＭ０＋Ｚ１であるメモリ装置。
  12. 請求項７乃至１０の何れか１項に記載のメモリ装置は、書き込みモードを有し、
    前記コントローラは、前記書き込みモードにおいて、前記外部アドレス信号ＡＤＤＲの指定するローカルメモリセルアレイ＜ＪＺ＞にデータを書き込んだ後、当該外部アドレス信号ＡＤＤＲがブロック＜ＪＺ＿Ｚ１＞を指定するアドレスではないときに、ローカルセンスアンプアレイ＜ＪＺ＞に前記ブロック＜ＪＺ＿Ｚ１＞のデータを読み出す制御機能を備え、
    Ｚ１は１乃至Ｍ０の整数であり、ｊは０乃至Ｍ１−１の整数であり、ＪＺ＝ｊＭ０＋Ｚ１であるメモリ装置。
  13. 請求項１乃至１２の何れか１項において、
    前記トランジスタのチャネル形成領域は金属酸化物を有するメモリ装置。
  14. プロセッサコア、メモリ部、およびバスを有する半導体装置であり、
    前記メモリ部は請求項１乃至１３の何れか１項に記載のメモリ装置を有し、
    前記プロセッサコアと前記メモリ部間の信号およびデータの伝送は、前記バス介して行われる半導体装置。
  15. 請求項１４項において、
    前記メモリ部は、ＳＲＡＭ、フラッシュメモリ、強誘電体ＲＡＭ、磁気抵抗ＲＡＭ、抵抗変化ＲＡＭ、および相変化ＲＡＭの少なくとも１を有する半導体装置。
  16. チップおよびリードを有し、
    前記リードは前記チップに電気的に接続され、
    請求項１乃至１３に記載のメモリ装置、並びに請求項１４及び１５に記載の半導体装置のうちの何れか１が前記チップに設けられている電子部品。
  17. 請求項１６に記載の電子部品と、
    表示部、タッチセンサ、マイク、スピーカ、操作キー、および筐体のうちの少なくとも１と、を有する電子機器。
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