CN113330594A - 具有双向驱动特性的切换器件及其操作方法 - Google Patents

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Abstract

公开了一种使用隧穿薄膜的双向两端相变存储器件及其操作方法。根据一个实施例，相变存储器件包括：第一电极；第二电极；以及介于第一电极和第二电极之间的相变存储单元，其中，相变存储单元包括：P型中间层，在晶体状态由于通过第一电极和第二电极施加的电压而发生变化时用作数据存储；上层和下层，在中间层的两端处使用N型半导体材料形成；以及至少一个隧穿薄膜，布置在上层和中间层之间的区域以及下层和中间层之间的区域中的至少一个区域中，以减少中间层中的漏电流或防止P型掺杂剂与N型掺杂剂之间的混合。

Description

具有双向驱动特性的切换器件及其操作方法
技术领域
以下实施例涉及选择器件，并且更具体地，涉及实施配置为支持双向切换操作的选择器件的技术。
背景技术
随着信息技术(IT)技术的飞速发展，需要具有诸如超高速、大容量、高集成密度之类的特点的先进存储器件，其适合于以无线方式处理大量信息的便携式信息通信系统和设备的开发。因此，虽然三维(3D)垂直(V)-NAND存储器目前具有最高的集成密度，但弦高(string height)随着级数的增加而增加，因此，预计超高集成密度的实现将受到形成约100级以上的较高高度的工艺中的困难的限制。
为了取代3D V-NAND存储器，先进的存储器件(诸如自旋扭矩转移磁性随机存取存储器(STT-MRAM)、铁电RAM(FeRAM)、电阻式RAM(ReRAM)以及相变RAM(PCRAM)等)已被研究，它们在功率和数据保持特性以及写入/读取特性方面优于典型的存储器件。
其中，响应于由第一电极和第二电极之间的电流流动或施加的电压差引起的热传递到相变层，PCRAM(以下称为相变存储器)将根据相变层的相变特性的电阻状态的变化表示为二进制值。在一个示例中，当热量传递到相变层时，PCRAM使相变层的晶体状态在晶态和非晶态之间变化。因此，基于在晶态具有低电阻并且在非晶态具有高电阻的相变特性，PCRAM可以表示对应于每个电阻状态的二进制值(例如，当在相变层的晶态下具有低电阻时，PCRAM具有二进制值[0]的设定状态，并且当在相变层的非晶态下具有高电阻时，PCRAM具有二进制值[1]的静止状态)。
由于相变存储器制造成本低且能够高速工作，因此对用作先进半导体存储器件的相变存储器进行了深入研究。此外，已经提出将相变存储器实现为具有各种3D架构的结构，以改善二维(2D)缩放限制(scaling limit)。
然而，由于在相变存储器中用作选择器件的常规双向阈值开关(OTS)需要位于彼此接触的OTS和相变层之间的中间电极，因此OTS具有难以实现缩放中的高集成密度的缺点以及由于缩放而导致的材料可靠性的问题，并且难以阻挡漏电流。
相应地，需要开发替代常规OTS的选择器件。
此外，在动态随机存取存储器(DRAM)中，由于存储单元的缩放而对选择器件进行改进是一个非常重要的问题，选择器件的性能与漏电流密切相关。即，DRAM已经朝着通过抑制漏电流来确保选择器件的性能的方向进行研究和开发。
因此，已经提出了诸如凹陷沟道阵列晶体管(RCAT)和掩埋字线(BWL)的结构，但是sub-10-nm DRAM选择器件需要显著抑制漏电流的器件特性，这与已提出的结构不同。
因此，有必要提出一种允许衬底本身具有极低漏电流的选择器件。
发明内容
技术问题
实施例提出了一种相变存储器，其实现了一种选择器件以替代传统的双向阈值开关(OTS)。
更具体地，实施例提出了一种相变存储单元和相变存储器件，其中，NPN结构配置有P型中间层以及设置在中间层的两端的N型上层和N型下层，使得可以通过使用NPN结构形成双向PN二极管来实现双向电流驱动，并且同时，实现了一种选择器件，其配置为使用双向PN二极管选择性地切换从第一电极和第二电极施加到中间层的电压。
在这种情况下，实施例提出了一种相变存储单元和相变存储器件，其中，通过使选择器件配置有包括用作数据存储的中间层的结构，将数据存储的功能与选择器件的功能集成在一起。
特别地，实施例提出了一种相变存储单元和相变存储器件，其中，至少一个隧穿薄膜位于上层和中间层之间的区域以及下层和中间层之间的区域中的至少一个区域中，以减少中间层中的漏电流。
此外，实施例提出了一种相变存储单元和相变存储器件，其通过使用具有低漏电流特性的材料作为形成上层和下层的N型半导体材料来进一步减少漏电流。
此外，实施例提出了一种相变存储器件，其中，通过使P型相变层和N型半导体层介于第一电极和第二电极之间而使P型相变层和N型半导体层形成PN二极管，并且在P型相变层和第二电极之间的接触界面处形成肖特基(Schottky)二极管，使得用作数据存储的相变层可以与选择器件一体实现，同时可以实现双向电流驱动。
此外，实施例提出了一种动态随机存取存储器(DRAM)选择器件及其制造方法，其中，铟镓锌氧化物(IGZO)沟道结构在硅衬底中形成并被用作DRAM选择器件的沟道区域的至少一部分，使得DRAM选择器件的衬底本身可以具有极低的漏电流。
技术方案
根据一个实施例，一种相变存储器件包括：第一电极；第二电极；以及介于第一电极和第二电极之间的相变存储单元。该相变存储单元包括：P型中间层，在晶体状态由于通过第一电极和第二电极施加的电压而发生变化时用作数据存储；上层和下层，在中间层的两端处使用N型半导体材料形成；以及至少一个隧穿薄膜，布置在上层和中间层之间的区域以及下层和中间层之间的区域中的至少一个区域中，以减少中间层中的漏电流或防止P型掺杂剂和N型掺杂剂之间的混合。
根据一方面，至少一个隧穿薄膜可以使用一材料形成为具有一厚度，以减少漏电流或防止P型掺杂剂和N型掺杂剂之间的混合并同时允许隧穿电流的流动。
根据另一方面，相变存储单元可以形成为具有NPN结构并且选择性地将施加到第一电极和第二电极的电压切换到中间层。
根据又一方面，相变存储单元可以通过使用NPN结构形成双向PN二极管来实现双向电流驱动。
根据又一方面，在中间层由于NPN结构中的NP反向偏置而耗尽并且隧穿电流流动时，相变存储单元可以执行改变中间层的晶体状态的写入操作。
根据又一方面，相变存储单元执行对由耗尽开启电压的变化引起的电压差进行读取的读取操作，该耗尽开启电压的变化是由于中间层的晶体状态的变化而导致的，或者相变存储单元根据中间层的电阻变化执行对读取电流进行读取的读取操作。
根据又一方面，中间层可以使用含有过渡金属的相变材料形成，以具有反向相变特性。
根据一个实施例，一种具有三维(3D)架构的相变存储器包括：至少一个第一电极，形成为在水平方向上延伸；第二电极，形成为在垂直于至少一个第一电极的方向上延伸；以及至少一个相变存储单元，介于至少一个第一电极与第二电极之间。至少一个相变存储单元中的每一个包括：P型中间层，在晶体状态由于通过至少一个第一电极和第二电极施加的电压而发生变化时用作数据存储；上层和下层，在中间层的两端处使用N型半导体材料形成；以及至少一个隧穿薄膜，布置在上层和中间层之间的区域以及下层和中间层之间的区域中的至少一个区域中，以减少中间层中的漏电流或防止P型掺杂剂和N型掺杂剂之间的混合。
根据一个实施例，一种相变存储器件包括：第一电极；第二电极；P型相变层，介于第一电极和第二电极之间，该P型相变层在晶体状态由于通过第一电极和第二电极施加的电压而发生变化时用作数据存储；以及N型半导体层，布置在P型相变层上。P型相变层和N型半导体层形成PN二极管，并且P型相变层在与第二电极的接触界面处形成肖特基二极管。
根据一方面，相变存储器件可以通过使用PN二极管和肖特基二极管来实现双向电流驱动。
根据另一方面，P型相变层可以是通过使用含有过渡金属的相变材料以在与第二电极的接触界面处形成具有稳定肖特基特性的肖特基二极管而形成的。
根据一个实施例，一种配置为减少漏电流的动态随机存取存储器(DRAM)选择器件包括：硅衬底；字线，埋在硅衬底中；以及铟镓锌氧化物(IGZO)沟道结构，形成在硅衬底中以围绕字线的至少一部分。IGZO沟道结构被用作DRAM选择器件中的沟道区域的至少一部分。
根据一方面，IGZO沟道结构围绕字线的至少一部分的深度可以被确定为：用于允许IGZO沟道结构被用作DRAM选择器件中的沟道区域的至少一部分的值，和/或用于将DRAM选择器件中的漏电流减少预定值以上的值。
根据另一方面，通过使用原子层沉积(ALD)工艺或外延生长工艺可以在硅衬底中形成IGZO沟道结构。
根据又一方面，DRAM选择器件可以在竖直方向或水平方向上设置并堆叠多个以形成3D结构。
本发明的有益效果
实施例可以提出一种相变存储器，其实现了一种选择器件以替代传统的双向阈值开关(OTS)。
更具体地，实施例可以提出一种相变存储单元和相变存储器件，其中NPN结构配置有P型中间层以及设置在中间层的两端的N型上层和N型下层，使得可以通过使用NPN结构形成双向PN二极管来实现双向电流驱动，并且同时实现了一种选择器件，其配置为使用双向PN二极管选择性地切换从第一电极和第二电极施加到中间层的电压。
在这种情况下，实施例可以提出一种相变存储单元和相变存储器件，其中，通过使用包括用作数据存储的中间层的结构来配置选择器件，将数据存储的功能与选择器件的功能集成在一起。
特别地，实施例可以提出一种相变存储单元和相变存储器件，其中，至少一个隧穿薄膜位于上层和中间层之间的区域以及下层和中间层之间的区域中的至少一个区域中，以减少中间层中的漏电流。
此外，实施例可以提出相变存储单元和相变存储器件，其使用具有低漏电流特性的材料作为形成上层和下层的N型半导体材料并进一步减少了漏电流。
此外，实施例可以提出一种相变存储器件，其中，通过将P型相变层和N型相变层介入在第一电极和第二电极之间而使P型相变层和N型相变层形成PN二极管，并且在P型相变层和第二电极之间的接触界面处形成肖特基二极管，使得用作数据存储的相变层可以与选择器件一体实现，同时可以实现双向电流驱动。
此外，实施例可以提出一种DRAM选择器件及其制造方法，其中，铟镓锌氧化物(IGZO)沟道结构在硅衬底中形成并被用作DRAM选择器件的沟道区域的至少一部分，使得DRAM选择器件的衬底本身可以具有极低的漏电流。
附图说明
图1a至图1c是根据实施例的相变存储器件的示意图。
图2是示出根据实施例的实现双向电流驱动的相变存储器件的示意图。
图3是示出在根据实施例的相变存储器件中与相变层一体地实现的选择器件的示意图。
图4是用于解释包括在根据实施例的相变存储器件中的隧穿薄膜的特性的示意图。
图5是用于解释根据实施例的相变存储器件的写入操作的示意图。
图6是用于解释根据实施例的相变存储器件的读取操作的示意图。
图7是根据实施例的实施为具有三维(3D)架构的相变存储器的示意图。
图8是根据实施例的相变存储器件的示意图。
图9是示出根据实施例的实现双向电流驱动的相变存储器件的示意图。
图10是示出根据实施例的在相变存储器件中与相变层一体实现的选择器件的示意图。
图11是用于解释在根据实施例的相变存储器件中形成的肖特基二极管的特性的示意图。
图12是根据实施例的实施为具有3D架构的相变存储器的示意图。
图13是根据实施例的动态随机存取存储器(DRAM)选择器件的示意图。
图14是根据另一实施例的图13中所示的DRAM选择器件的示意图。
图15是用于解释包括在根据实施例的DRAM选择器件中的铟镓锌氧化物(IGZO)沟道结构的特性的示意图。
图16是根据另一实施例的DRAM选择器件的示意图。
图17是根据实施例的制造DRAM选择器件的方法的流程图。
图18至图25是用于解释根据实施例的制造DRAM选择器件的方法的示意图。
具体实施方式
下面将结合附图对实施例进行详细说明，但本发明并不限于这些实施例，另外，各图中相同的附图标记表示相同的元件。
此外，这里使用的术语是为了适当地描述本公开的示例实施例，并且可以根据本公开所属领域的用户或操作者或习惯的意图而变化。因此，这里使用的术语应该基于本说明书的整个内容来定义。
图1a至图1c是根据实施例的相变存储器件的示意图。图2是示出根据实施例的实现双向电流驱动的相变存储器件的示意图。图3是示出在根据实施例的相变存储器件中与相变层一体实现的选择器件的示意图。图4是用于解释包括在根据实施例的相变存储器件中的隧穿薄膜的特性的示意图。
参照图1a至图4，根据实施例的相变存储器件100包括第一电极110和第二电极120以及介于它们之间的相变存储单元130，第一电极110和第二电极120使用诸如钨(W)、氮化钽(TaN)和氮化钛(TiN)之类的导电金属材料形成。
相变存储单元130的结构包括P型中间层131、N型上层132、下层133和至少一个隧穿薄膜134。因此，相变存储单元130可以通过使用NPN结构形成双向PN二极管210和220来实现双向电流驱动。在一个示例中，如图2所示，可以通过使用中间层131和上层132在第一方向上形成第一PN二极管210，并且可以通过使用中间层131和下层133在与第一方向相反的第二方向上形成第二PN二极管220。因此，相变存储单元130可以在第一方向和第二方向上实现双向电流驱动。
在此，双向PN二极管210和220可以被用作选择器件，该选择器件配置为选择性地切换通过第一电极110和第二电极120施加到P型中间层131的电压。
因此，基于用作数据存储的P型中间层131，相变存储单元130实现作为选择器件工作的双向PN二极管210和220。因此，数据存储功能(或以中间层131的晶体状态表示数据的功能，该晶体状态由于通过第一电极110和第二电极120施加的电压而改变)可以与选择器件的功能(或选择性地切换通过第一电极110和第二电极120施加到中间层131的电压的功能)集成在一起。即，P型中间层131可以作为相变存储单元130中的数据存储，如图3所示，并且同时通过形成双向二极管210和220也可以作为选择器件。
通过使用作数据存储的中间层131与选择器件一体实现，相变存储单元130可以防止和解决常规OTS的缩放中难以实现高集成密度的缺点和由于缩放导致的材料可靠性问题。
在晶体状态由于通过第一电极110和第二电极120施加的电压而发生变化时，P型中间层131用作数据存储。即，中间层131是指一个相变层，该相变层的晶体状态由于通过第一电极110和第二电极120施加的电压而在晶态和非晶态之间变化。作为构成材料，可以使用具有典型相变特性(或在晶态具有低电阻并在非晶态具有高电阻的特性)的材料或具有反向相变特性(或在晶态具有高电阻和在非晶态具有低电阻的特性)的材料。在下文中，在晶态下具有高电阻将指基于在非晶态下获得的电阻具有相对高的电阻，而在非晶态下具有低电阻将指基于在晶态下获得的电阻具有相对低的电阻。
例如，中间层131可以使用含有过渡金属的相变材料形成以具有反向相变特性。在这种情况下，锗(Ge)、锑(Sb)和碲(Te)中的至少一个可以被用作相变材料，并且铬(Cr)、钛(Ti)、镍(Ni)、锌(Zn)、铜(Cu)和钼(Mo)中的至少一个可以被用作过渡金属。可以调节相变材料中所含有的过渡金属的含量比以使中间层131处于晶态的情况和中间层131处于非晶态的情况之间的电阻比最大化。例如，相变材料(例如锗(Ge)和碲(Te))中所含有的过渡金属(如铬(Cr)(或钛(Ti)、镍(Ni)、锌(Zn)、铜(Cu)、钼(Mo)等))的含量比可以被调整为具有基于Ge和Te的小于10％的重量百分比，以使中间层131处于晶态的情况和中间层131处于非晶态的情况之间的电阻比最大化。
上层132和下层133使用N型半导体材料在中间层131的两端处形成。例如，上层132和下层133中的每一个可以使用N型半导体材料形成，该N型半导体材料包括具有低漏电流特性的Zn、In和Ga中的至少一个、IV族半导体材料或III-V族化合物。这里，可以使用基于氧化锌(ZnOx)的材料作为N型半导体材料，并且可以包括铝掺杂氧化锌(AZO)、氧化锌锡(ZTO)、氧化铟锌(IZO)、氧化铟锡(ITO)、氧化铟镓锌(IGZO)和银(Ag)-ZnO中的至少一个。
至少一个隧穿薄膜134被布置在上层132和中间层131之间的区域或下层133和中间层131之间的区域中的至少一个区域中，并且减少中间层131中的漏电流或防止P型掺杂剂和N型掺杂剂之间的混合。在一个示例中，至少一个隧穿薄膜134可以被布置在上层132和中间层131之间的区域以及下层133和中间层131之间的区域两者中(如图1a所示)，可以仅布置在下层133和中间层131之间的区域中(如图1b所示)，或可以被布置在上层132和中间层131之间的区域中(如图1c所示)。
特别地，至少一个隧穿薄膜134可以使用一材料形成为具有一厚度，以减少漏电流或防止P型掺杂剂和N型掺杂剂之间的混合并同时允许隧穿电流的流动。例如，可以使用在假设隧穿电流可以流动的情况下能够使漏电流最小化的材料(例如，包括SiO2、Si3N4、SiON和AlOx中的至少一个的高电阻材料)来形成至少一个隧穿薄膜134。在另一示例中，可以基于用于减少漏电流的目标值或用于防止P型掺杂剂与N型掺杂剂之间的混合的目标值来调整至少一个隧穿薄膜134的厚度。在这方面，参照图4，可以看出，随着至少一个隧穿薄膜134的厚度增加，该至少一个隧穿薄膜134的漏电流大大减少。相应地，该至少一个隧穿薄膜134可以形成为这样的厚度，即，在假设隧穿电流可以流动的情况下将该至少一个隧穿薄膜134的漏电流减小到目标值。
如上所述，根据实施例的相变存储单元130具有包括至少一个隧穿薄膜134的结构，并因此可以显著减少中间层131中的漏电流并且防止P型掺杂剂和N型掺杂剂之间的混合。此外，如上所述地，通过使用具有低漏电流特性的材料作为形成上层132和下层133的材料，可以进一步减少漏电流，并且防止P型掺杂剂和N型掺杂剂之间的混合。
相变存储单元130的上述特性也可以完全应用于包括相变存储单元130的相变存储器件100。相应地，根据本实施例的相变存储器件100也可以使得用作数据存储的中间层131与选择器件一体实现，并且同时实现双向电流驱动。因此，可以防止和解决常规OTS在缩放时难以实现高集成密度的缺点以及由于缩放而导致的材料可靠性问题。此外，相变存储器件100包括至少一个隧穿薄膜134，因此，漏电流可以被阻挡和被防止，并且同时可以防止P型掺杂剂和N型掺杂剂之间的混合。
此外，虽然以上解释的相变存储单元130和包括该相变存储单元130的相变存储器件100已经被描述为简化的结构，但是它们可以被实现为具有高度集成的3D架构。将参照图7给出其详细描述。
此外，下面将参照图5和图6描述上述相变存储单元130以及由包括其的相变存储器件100执行的写入操作和读取操作。
图5是用于解释根据实施例的相变存储器件的写入操作的示意图，并且图6是用于解释根据实施例的相变存储器件的读取操作的示意图。更具体地，图5和图6是用于描述包括上面参照图1a至图4描述的相变存储单元的相变存储器件的写入操作和读取操作的示意图。
参照图5，当中间层510由于NPN结构中的NP反向偏压而耗尽并且隧穿电流流动时，根据实施例的相变存储单元执行改变中间层510的晶体状态的写入操作。
例如，当在如图5所示的由上层520、上隧穿薄膜530和中间层510形成的NIP结构中施加反向偏压时，中间层510被耗尽。因此，当中间层510被充分耗尽时，随着上层520的电子穿过上隧穿薄膜530进入中间层510、穿过中间层510并进入下隧穿薄膜540，隧穿电流流动。因此，可以执行根据驱动电压(取决于设定电压或复位电压)改变中间层510的晶体状态的写入操作。
参照图6，在根据实施例的相变存储单元中，当中间层610的晶体状态如图所示地在低电阻状态和高电阻状态中改变时，意味着耗尽开启电压变化的电压差出现。因此，根据本实施例的相变存储单元可以利用这些特性进行读取操作。例如，相变存储单元可以通过读取电压差来进行读取操作，该电压差是根据中间层610的晶体状态的变化改变耗尽开启电压引起的。
相比之下，相变存储单元可以通过常用的方式进行读取操作。例如，相变存储单元可以通过根据中间层610的电阻的变化对读取电流本身直接进行读取而执行读取操作。
图7是根据实施例的实施为具有3D架构的相变存储器的示意图。在下文中，相变存储器是指具有通过组合以上参照图1a至图4描述的多个相变存储器件而形成的3D架构的存储器。
参照图7，相变存储器700包括至少一个第一电极710，其形成为在水平方向上延伸；第二电极720，其形成为在垂直于该至少一个第一电极710的方向上延伸；以及介于至少一个第一电极710和第二电极720之间的至少一个相变存储单元730。
在具有上述结构的相变存储器700中，至少一个相变存储单元730对应于上面参照图1a至图4描述的相变存储单元。即，至少一个相变存储单元730中的每一个可以包括：P型中间层731，在晶体状态由于通过该至少一个第一电极710和第二电极720施加的电压而发生变化时用作数据存储；在中间层731的两端处使用N型半导体材料形成的上层732和下层733；以及至少一个隧穿薄膜734，其被布置在上层732和中间层731之间的区域以及下层733和中间层731之间的区域中的至少一个区域中，以减少中间层731中的漏电流或防止P型掺杂剂和N型掺杂剂之间的混合。
因为至少一个相变存储单元730中的每一个对应于以上参照图1a至图4描述的相变存储单元，所以由参照图1a至图4描述的相变存储单元呈现的双向电流驱动特性、将数据存储功能与选择器件功能集成在一起的特性以及漏电流减少的特性可以被等同地应用于该至少一个相变存储单元730中的每一个。因为已经参照图1a至图4提供了其详细描述，所以将省略其详细描述。
图8是根据实施例的相变存储器件的示意图。图9是示出根据实施例的实现双向电流驱动的相变存储器件的示意图。图10是示出根据实施例的在相变存储器件中与相变层一体实现的选择器件的示意图。图11是用于解释在根据实施例的相变存储器件中形成的肖特基二极管的特性的示意图。
参照图8至图11，根据实施例的相变存储器件800包括第一电极810和第二电极820以及介于它们之间的相变存储单元830，第一电极810和第二电极820使用导电金属材料(例如W、TaN和TiN)形成。
相变存储单元830所具有的结构包括P型相变层831和布置在P型相变层831上的N型半导体层832，该P型相变层831在晶体状态由于通过第一电极810和第二电极820施加的电压而发生变化时用作数据存储。
因此，P型相变层831和N型半导体层832可以形成PN二极管，P型相变层831可以在与第二电极820的接触界面处形成肖特基二极管，并且相变存储单元830可以使用所形成的PN二极管和肖特基二极管来实现图9所示的双向电流驱动。
这里，PN二极管和肖特基二极管可以被用作选择器件，其配置为选择性地切换通过第一电极810和第二电极820施加到P型相变层831的电压。
相应地，基于用作数据存储的P型相变层831，相变存储单元830可以实现作为选择器件工作的PN二极管和肖特基二极管。因此，数据存储功能(或以P型相变层831的晶体状态表示数据的功能，该晶体状态由于通过第一电极810和第二电极820施加的电压而改变)可以与选择器件的功能(或选择性地切换通过第一电极810和第二电极820施加到P型相变层831的电压)一体形成。即，如图10所示，P型相变层831可以用作相变存储单元830中的数据存储，并且还通过形成PN二极管和肖特基二极管来用作选择器件。
通过将相变层831与选择器件一体实现，相变存储单元830可以防止和解决常规OTS在缩放时难以实现高集成密度的缺点和由于缩放而导致的材料可靠性问题。
虽然P型相变层831包括相变材料，该相变材料的晶体状态由于通过第一电极810和第二电极820施加的电压而在晶态和非晶态之间变化，但是该相变材料不具有典型相变特性(或在晶态具有低电阻和在非晶态具有高电阻的特性)，但具有反向相变特性(或在晶态具有高电阻和在非晶态具有低电阻的特性)。在下文中，在晶态具有高电阻是指基于在非晶态获得的电阻具有相对较高的电阻，而在非晶态具有低电阻是指基于在晶态下获得的电阻具有相对较低的电阻。
具体地，可以通过在含有过渡金属的相变材料中掺杂氮以在与第二电极820的接触界面处形成具有稳定肖特基特性的肖特基二极管的方式来形成P型相变层831。在这种情况下，可以使用Ge、Sb和Te中的至少一个作为相变材料，并且可以使用Cr、Ti、Ni、Zn、Cu和Mo中的至少一个作为过渡金属。
可以调节相变材料中含有的过渡金属的含量比，以使相变层831处于晶态的情况和相变层831处于非晶态的情况之间的电阻比最大化。例如，相变材料(例如Ge和Te)中含有的过渡金属(例如Cr(或Ti、Ni、Zn、Cu、Mo等))的含量比可以被调整为具有基于Ge和Te的小于10％的重量百分比，从而使相变层831处于晶态的情况和相变层831处于非晶态的情况之间的电阻比最大化。
此外，可以调整掺杂到含有过渡金属的相变材料中的氮的浓度，使得P型相变层831在与第二电极820的接触界面处形成具有稳定肖特基特性的肖特基二极管。
如上所述，在相变存储单元830中，可以通过在含有过渡金属的相变材料中掺杂氮来形成P型相变层831。因此，如图11所示，形成在P型相变层831和第二电极820之间的接触界面处的肖特基二极管可具有稳定的肖特基特性，并体现与PN二极管相同的性能。
N型半导体层832可以使用包括Zn、In和Ga中的至少一个阳离子的N型氧化物半导体材料、IV族半导体材料或具有低漏电流特性的III-V族化合物形成，并因此能够以宽的带隙实现优异的漏电流特性。这里，具有低漏电流特性的基于ZnOx的材料可以被用作N型氧化物半导体材料，AZO、ZTO、IZO、ITO、IGZO和Ag-ZnO中的至少一个可以被用作基于ZnOx的材料。
如上所述，根据实施例的相变存储单元830基于P型相变层831和N型半导体层832形成PN二极管和肖特基二极管。因此，用作数据存储的相变层831可以与选择器件一体实现并且同时可以实现双向电流驱动。因此，相变存储单元830可以防止和解决常规OTS的缩放中难以实现高集成密度的缺点以及由于缩放导致的材料可靠性问题。
此外，相变存储单元830可以通过利用低漏电流特性形成N型半导体层832来阻挡和防止漏电流。
相变存储单元830的上述特性也可以被完全应用于包括相变存储单元830的相变存储单元830。相应地，根据本实施例的相变存储器件800也可以与选择器件一体地实现用作数据存储的相变层831，同时实现双向电流驱动。因此，可以防止和解决传统OTS的缩放中难以实现高集成密度的缺点以及由于缩放导致的材料可靠性问题。此外，N型半导体层832可以使用具有低漏电流特性的材料形成，因此，可以阻挡和防止漏电流。
此外，虽然以上解释的相变存储单元830和包括该相变存储单元830的相变存储器件800已经被描述为简化的结构，但是它们可以被实现为具有高度集成的3D架构。下面将提供其详细描述。
图12是根据实施例的实施为具有3D架构的相变存储器的示意图。
参照图12，相变存储器1200包括至少一个第一电极1210，其形成为在横向上延伸；第二电极1220，其形成为在垂直于该至少一个第一电极1210的方向上延伸；以及至少一个相变存储单元1230，其介于至少一个第一电极1210和第二电极1220之间。
在具有上述结构的相变存储器1200中，至少一个相变存储单元1230对应于上面参照图8至图11描述的相变存储单元。即，至少一个相变存储单元1230中的每一个可以包括：至少一个P型相变层1231，介于至少一个第一电极1210和第二电极1220之间，并且在晶体状态由于通过至少一个第一电极1210和第二电极1220施加的电压而发生变化时用作数据存储；和至少一个N型半导体层1232，与该至少一个P型相变层1231接触并且介于至少一个第一电极1210和第二电极1220之间。因此，至少一个P型相变层1231和至少一个N型半导体层1232形成PN二极管，而至少一个P型相变层1231在与第二电极1220的接触界面处形成肖特基二极管。
对包括至少一个P型相变层1231和至少一个N型半导体层1232的至少一个相变存储单元1230中的每一个的详细描述将被省略，因为已参照图8至图12提供了详细描述。
图13是根据实施例的动态随机存取存储器(DRAM)选择器件的示意图。图14是根据另一实施例的、图13中所示的DRAM选择器件的示意图。图15是用于解释包括在根据实施例的DRAM选择器件中的铟镓锌氧化物(IGZO)沟道结构的特性的示意图。
参照图13和图14，根据实施例的DRAM选择器件1300包括硅衬底1310、埋在硅衬底1310中的字线1320以及形成在硅衬底1310中以围绕字线1320的至少一部分的IGZO沟道结构1330。
这里，字线1320被掩埋在硅衬底1310中，并因此可以应用增加沟道长度的凹陷沟道阵列晶体管(RCAT)和/或掩埋字线(BWL)结构。因为字线1320具有与传统RCAT和/或BWL相同的结构，所以省略其详细描述。
IGZO沟道结构1330在硅衬底1310中使用IGZO材料(例如，基于ZnOx的材料，其是包括Zn、In和Ga中的至少一个阳离子的氧化物)形成，并且被用作DRAM选择器件1300中的沟道区域的至少一部分。在一个示例中，作为DRAM选择器件1300的沟道区域，可以只使用IGZO沟道结构1330，或者可以使用硅衬底1310的部分区域和IGZO沟道结构1330。在下文中，虽然已经描述了使用IGZO材料形成IGZO沟道结构1330的情况，但是本公开不限于此，并且可以使用AZO、ZTO、IZO、ITO、IGZO和Ag-ZnO中的至少一个形成IGZO沟道结构1330。
在这种情况下，IGZO沟道结构1330是用作DRAM选择器件1300中的沟道区域的整体还是一部分取决于IGZO沟道结构1330围绕该字线1320的至少一部分的深度。例如，如图13所示，IGZO沟道结构1330具有字线1320的深度的大约2/3的深度并且形成为围绕字线1320。因此，图13的DRAM选择器件1300可以使用硅衬底1310的部分区域1311和IGZO沟道结构1330作为沟道区域。
作为另一个例子，如图14所示，IGZO沟道结构1330的深度大于字线1320的深度，并形成为围绕字线1320，因此，图14的DRAM选择器件1300可以使用IGZO沟道结构1330作为整个沟道区域。
如上所述，IGZO沟道结构1330围绕字线1320的至少一部分的深度可以被确定为用于允许IGZO沟道结构1330被用作DRAM选择器件1300中的沟道区域的至少一部分的值。例如，IGZO沟道结构1330围绕字线1320的至少一部分的深度可以被确定为大于或等于用于允许IGZO沟道结构1330被用作DRAM选择器件1300中的沟道区域的至少一部分的阈值深度的值。
此外，IGZO沟道结构1330围绕字线1320的至少一部分的深度可以被确定为用于在DRAM选择器件1300中将漏电流减少预定值以上的值。即，因为IGZO沟道结构1330与硅衬底1310相比具有低漏电流特性，所以可以确定IGZO沟道结构1330的深度，使得沟道区域上的IGZO沟道结构1330的比重增加为与硅衬底1310的比重相比更多，以将沟道区域上的漏电流抑制到目标值。
如图15中的(a)所示，由于作为形成IGZO沟道结构1330的材料的IGZO具有比硅更宽的带隙，所以IGZO具有非常低的漏电流特性。因此，具有低漏电流特性的IGZO沟道结构1330在正常状态下具有如图15中的(b)所示的电流特性。
相应地，根据本实施例的DRAM选择器件1300可以使用具有上述低漏电流特性的IGZO沟道结构1330作为沟道区域的至少一部分。因此，可以实现使衬底本身具有极低漏电流特性的技术效果。
IGZO沟道结构1330可以通过使用原子层沉积(ALD)工艺形成在硅衬底1310中。包括使用ALD工艺形成的IGZO沟道结构的DRAM选择器件1300可以具有图13和图14所示的结构。
然而，本公开不限于此，并且可以使用外延生长工艺将IGZO沟道结构1330形成在硅衬底1310中。在这种情况下，DRAM选择器件1300还可以包括用于实施外延生长工艺的部件。其详细描述参见图16。
此外，根据实施例的DRAM选择器件1300可以在竖直方向或水平方向上被设置并且堆叠多个以形成3D结构。
图16是根据另一实施例的DRAM选择器件的示意图。
参照图16，根据另一实施例的DRAM选择器件1600可以包括硅衬底1610、埋在硅衬底1610中的字线1620、以及形成在硅衬底410中以围绕字线1620的至少一部分的IGZO沟道结构1630。因此，DRAM选择器件1600可以具有与图13所示的DRAM选择器件1300类似的结构。然而，图16的DRAM选择器件1600与图13的DRAM选择器件1300的不同之处在于，DRAM选择器件1600还包括用于外延生长工艺的IGZO种子440。即，图4的DRAM选择器件1600可以使用基于IGZO种子1640的外延生长工艺来形成IGZO沟道结构1630。
在图16的DRAM选择器件1600中，除了IGZO种子1640之外的其他组件以相同的结构形成，以执行与图13的DRAM选择器件1300的其他组件相同的功能，因此，省略其详细描述。
图17是根据实施例的制造动态随机存取存储器(DRAM)选择器件的方法的流程图，以及图18至图25是根据实施例的制造DRAM选择器件的方法的示意图。
在下文中，假设根据实施例的制造DRAM选择器件的方法由机械化和自动化制造系统执行。
参照图17，在操作S1710中，制造系统准备如图18所示的硅衬底1810。
在下文中，在操作S1720中，制造系统蚀刻硅衬底1810的至少一部分1910并生成牺牲膜2010。例如，制造系统蚀刻硅衬底1810的该至少一部分1910(如图19所示)，并在所蚀刻的空间1910中生成牺牲膜2010(如图20所示)。
接下来，在操作S1730中，制造系统蚀刻硅衬底1018的至少一部分2110以露出牺牲膜2010的至少一部分2011，并在其中至少一部分2110被蚀刻的空间2210中形成IGZO沟道结构2220。例如，如图21所示，制造系统可以对硅衬底1810的至少一部分2110进行凹槽蚀刻，以露出出牺牲膜2010的至少一部分2011，并如图22所示，通过使用ALD工艺或外延生长工艺在至少一部分2110被蚀刻的空间2210中形成IGZO沟道结构2220。当使用外延生长工艺形成IGZO沟道结构2220时，制造系统可以生成IGZO种子(未示出)以用于至少所蚀刻的部分2110的空间2210中的外延生长工艺，并使用基于IGZO种子的外延生长工艺来形成IGZO沟道结构2220。如上所述，在操作S1730中使用的IGZO沟道结构2220可以被用作DRAM选择器件中的沟道区域的至少一部分。
在这种情况下，制造系统可以形成IGZO沟道结构2220以围绕字线2420的至少一部分，字线2420将在下面描述的操作S1740中生成。特别地，IGZO沟道结构2220围绕字线2420的至少一部分的深度可以被确定为用于允许IGZO沟道结构2220被用作DRAM选择器件中的沟道区域的至少一部分的值，和/或用于将DRAM选择器件中的漏电流减少预定值以上的值。
接下来，在操作S1740中，制造系统去除硅衬底1810的牺牲膜2010并在去除了牺牲膜2010的空间2310中生成字线2420。例如，如图23所示，制造系统可以去除硅衬底1810的牺牲膜2010，并如图24所示，通过在去除了牺牲膜2010的空间2310中形成膜来生成栅极氧化物2410和字线2420。
在下文中，如图25所示，在操作S1750中，制造系统在IGZO沟道结构2220上形成待连接到位线和电容器的电极2510。
在上述操作S1710至S1750中，生成牺牲膜2010的操作、生成IGZO沟道结构2220的操作和生成字线2420的操作可以在硅衬底610上被重复地执行预定的次数，或在堆叠于硅衬底1810之上和之下的其他硅衬底上被重复地执行预定的次数。因此，可以在竖直方向或水平方向上制造多个DRAM选择器件以形成3D结构。
虽然上面已经参照有限的实施例和附图描述了实施例，但是本领域的普通技术人员将理解，根据上面的描述可以在其中做出各种改变和修改。例如，甚至当所描述的技术以与所描述的方法以不同的顺序执行和/或甚至当所描述的组件(例如，系统、结构、器件、电路等)以与所描述的方法不同的形式组合或被其他组件或等同物替换时，可以达到适当的结果。
因此，其他实施方式、其他实施例和权利要求的等同物也落入下面描述的权利要求的范围和精神内。

Claims (15)

1.一种相变存储器件，包括：
第一电极；
第二电极；以及
介于所述第一电极和所述第二电极之间的相变存储单元，
其中，所述相变存储单元包括：
P型中间层，在晶体状态由于通过所述第一电极和所述第二电极施加的电压而发生变化时用作数据存储；
上层和下层，在所述中间层的两端处使用N型半导体材料形成；以及
至少一个隧穿薄膜，布置在所述上层和所述中间层之间的区域以及所述下层和所述中间层之间的区域中的至少一个区域中，所述至少一个隧穿薄膜配置为减少所述中间层中的漏电流或防止P型掺杂剂和N型掺杂剂之间的混合。
2.根据权利要求1所述的相变存储器件，其中，所述至少一个隧穿薄膜使用一材料形成为具有一厚度，以减少所述漏电流或防止所述P型掺杂剂和所述N型掺杂剂之间的混合并同时允许隧穿电流的流动。
3.根据权利要求1所述的相变存储器件，其中，所述相变存储单元形成为具有NPN结构以选择性地切换从所述第一电极和所述第二电极施加到所述中间层的电压。
4.根据权利要求1所述的相变存储器件，其中，所述相变存储单元配置为通过使用NPN结构形成双向PN二极管来实现双向电流驱动。
5.根据权利要求1所述的相变存储器件，其中，所述相变存储单元配置为：在所述中间层由于NPN结构中的NP反向偏置而耗尽并且隧穿电流流动时，执行改变所述中间层的晶体状态的写入操作。
6.根据权利要求1所述的相变存储器件，其中，所述相变存储单元配置为：
执行对由耗尽开启电压的变化引起的电压差进行读取的读取操作，所述耗尽开启电压的变化是由于所述中间层的晶体状态的变化而导致的，或者
根据所述中间层的电阻变化，执行对读取电流进行读取的读取操作。
7.根据权利要求1所述的相变存储器件，其中，所述中间层使用含有过渡金属的相变材料形成以具有反向相变特性。
8.一种具有三维3D架构的相变存储器，所述相变存储器包括：
至少一个第一电极，形成为在水平方向上延伸；
第二电极，形成为在垂直于所述至少一个第一电极的方向上延伸；以及
至少一个相变存储单元，介于所述至少一个第一电极和所述第二电极之间，
其中，所述至少一个相变存储单元中的每一个包括：
P型中间层，在晶体状态由于通过所述至少一个第一电极和所述第二电极施加的电压而发生变化时用作数据存储；
上层和下层，在所述中间层的两端处使用N型半导体材料形成；以及
至少一个隧穿薄膜，布置在所述上层和所述中间层之间的区域或所述下层和所述中间层之间的区域中的至少一个区域中，所述至少一个隧穿薄膜配置为减少所述中间层中的漏电流或防止P型掺杂剂和N型掺杂剂之间的混合。
9.一种相变存储器件，包括：
第一电极；
第二电极；
P型相变层，介于所述第一电极和所述第二电极之间，所述P型相变层在晶体状态由于通过所述第一电极和所述第二电极施加的电压而发生变化时用作数据存储；以及
N型半导体层，布置在所述P型相变层上，
其中，所述P型相变层和所述N型半导体层形成PN二极管，并且
所述P型相变层在与所述第二电极的接触界面处形成肖特基二极管。
10.根据权利要求9所述的相变存储器件，其中，所述相变存储器件配置为使用所述PN二极管和所述肖特基二极管实现双向电流驱动。
11.根据权利要求9所述的相变存储器件，其中，所述P型相变层是通过在含有过渡金属的相变材料中掺杂氮以在与所述第二电极的接触界面处形成具有稳定肖特基特性的肖特基二极管而形成的。
12.一种动态随机存取存储器DRAM选择器件，配置为减少漏电流，所述DRAM选择器件包括：
硅衬底；
字线，埋在所述硅衬底中；以及
铟镓锌氧化物IGZO沟道结构，形成在所述硅衬底中以围绕所述字线的至少一部分，
其中，使用所述IGZO沟道结构作为所述DRAM选择器件中的沟道区域的至少一部分。
13.根据权利要求12所述的DRAM选择器件，其中，所述IGZO沟道结构围绕所述字线的至少一部分的深度被确定为：用于允许所述IGZO沟道结构被用作所述DRAM选择器件中的所述沟道区域的至少一部分的值，和/或用于将所述DRAM选择器件中的所述漏电流减少预定值以上的值。
14.根据权利要求12所述的DRAM选择器件，其中，使用原子层沉积ALD工艺或外延生长工艺在所述硅衬底中形成所述IGZO沟道结构。
15.根据权利要求12所述的DRAM选择器件，其中，所述DRAM选择器件在竖直方向或水平方向上设置并堆叠多个以形成3D结构。
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