KR101671860B1 - 터널링 절연막이 삽입된 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법 - Google Patents

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Abstract

본 발명은 저항변화 메모리 즉 저항성 메모리 소자에 관한 것으로, 저항 변화층과 하부전극 사이에 터널링 절연막을 삽입함으로써, 비선택 셀에는 낮은 전압으로 직접 터널링에 의한 전류, 선택 셀에는 높은 전압으로 F-N 터널링에 의한 전류로 선택비를 높여 읽기 동작시 누설전류를 효과적으로 억제할 수 있으며, 터널링 절연막의 두께를 조절하여 동작 전류를 ㎂ 이하 수준으로 낮추어 저전력 동작이 가능하며, 반도체 물질로 하부전극(워드라인)을 형성함으로써, 실리콘 공정과의 호환성으로 주변 회로 소자와 함께 공정할 수 있는 터널링 절연막이 삽입된 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법을 함께 제공한다.

Description

터널링 절연막이 삽입된 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법{RESISTIVE RANDOM ACCESS MEMORY DEVICE EMBEDDING TUNNEL INSULATING LAYER AND MEMORY ARRAY USING THE SAME AND FABRICATION METHOD THEREOF}
본 발명은 저항변화 메모리(resistive switching memory) 즉 저항성 메모리 소자(Resistive Random Access Memory (RRAM) device)에 관한 것으로, 더욱 상세하게는 터널링 절연막이 삽입된 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법에 관한 것이다.
NAND 플래시 메모리 기술은 지속적인 축소화(scaling down)를 통하여 현재 대용량 저장매체 시장을 주도하고 있다. 하지만 최근 들어 소자의 크기가 20 nm 아래까지 줄어들면서 여러 가지 신뢰성 문제가 대두하고 있다. 따라서 NAND 플래시 메모리 기술을 대체하기 위하여 다양한 종류의 차세대 메모리들에 대한 연구가 활발히 진행 중이다.
그 중 가장 간단한 구조를 가지는 RRAM은 축소화에 유리하며, 일반적으로, 도 1과 같이 MIM(metal-insulator-metal)의 물질 구성으로 형성된다. RRAM의 스위칭 동작은 3단계로 구분이 된다. 도 2와 같이 초기 상태(initial)에서 전도 필라멘트(conductive filament)를 형성하여 낮은 저항 상태가 되는 forming 과정, 전도 필라멘트가 끊어져 저항이 높아지는 reset 동작, 그리고 다시 전도 필라멘트가 생성되어 저항이 낮아지는 set 동작이다. forming 과정은 set 동작의 최초 동작이며 더 높은 전압을 요구한다.
일반적인 RRAM 구조에서 metal과 insulator 사이의 계면은 평평하기 때문에 양단의 전압을 인가하였을 때 전계가 고르게 분포하며, 이 때문에 MIM 구조에서는 forming 및 set 동작 시 생성되는 전도 필라멘트는 임의의 위치에서 형성하게 되어 정확히 컨트롤하는 데 한계가 있고 높은 reset current를 보이게 된다. 특히, 도 3(a)와 같이 동작하는 단극성(unipolar) RRAM는 스위칭 파라미터 산포가 불균일하고 reset current가 높아 상용화에는 유리하지 않은 측면이 있다. 따라서 최근에는 도 3(b)와 같이 동작하는 양극성(bipolar) RRAM에 관심이 더 높다.
RRAM을 이용한 메모리 어레이는, 도 4와 같이, 상부전극과 하부전극을 수직으로 교차시켜 각각 워드라인(word line)과 비트라인(bitline)으로 기능 하도록 하는 방법이 있다. 데이터를 읽기 위해서는 'V/2 방식'이 사용된다. 즉, 도 4와 같이, 읽고자 하는 셀(300)의 상부전극인 비트라인(200)에 V 만큼의 전압을, 하부전극인 워드라인(100)에는 0 V를 각각 인가하고, 읽고자 하는 셀(300)의 각 라인(100)(200)을 공유하는 셀들(410, 420, 430, 440)은 상부전극과 하부전극 사이에 1/2 V만 인가되도록, 나머지 라인들은 1/2 V의 전압이 인가된다. 그런데, 읽고자 선택한 셀(300)이 HRS(high resistance state)에 있을 때, 선택한 셀의 전류(도 4에서 실선) 이외에도 인접한 셀들(430, 440)에 의한 누설전류(도 4에서 점선)도 함께 감지되므로, 이러한 인접한 셀들(430, 440)의 누설전류는 읽기 동작에 에러를 발생시키고 어레이의 크기를 제한하는 원인이 되고 있다.
상기와 같은 인접한 셀들의 누설전류 문제를 해결하기 위해, 도 5와 같이, 양극성 RRAM 셀마다 양극성 선택소자(Bipolar Selector)를 연결하여 메모리 소자의 전기적 특성을 바꾸어 'V/2 방식'으로 동작시키고 있으나, 이에 의하면 별도의 양극성 선택소자를 형성하기 위해 추가 공정이 요구되어 공정의 복잡도가 증가하며 전체 소자도 두꺼워져 고집적화에 불리하다는 단점이 있다.
이러한 단점을 극복하기 위해 한국 등록특허 제10-1257365호에서는 스위칭 소자 대신 문턱 스위치층을 형성하되 저항 변화층과 동시에 형성하는 기술을 개시하고 있다. 이에 의하면, 하부 전극은 백금(Pt), 상부 전극은 텅스텐(W)과 같은 전이금속, 이들 전극 사이에는 상변화층으로 니오븀 산화물(Nb2O6 -x), 바나듐 산화물(V2O6 -x) 또는 Ti, Fe, Ni 등 전이금속의 산화물을 형성하고, 양 전극에 전압을 인가하여 상변화층 내부에 있는 산소 이온을 상부전극으로 이동시키면, 하부전극으로부터는 산소 결핍(oxygen vacancies) 상태로 개질되어 일정 전압 이상이 인가될 경우 열에너지에 의해 도체의 성질을 갖는 문턱 스위치층이 성장 형성되고, 상부전극에서는 산화반응으로 저항 변화층이 형성되어 한 번의 forming 공정으로 상이한 특성을 갖는 2개의 막질을 형성할 수 있다는 것이다.
그런데, 상기 등록특허 제10-1257365호도 종래 MIM 구조 즉 하부전극은 백금, 상부전극은 텅스텐과 같은 전이금속, 이들 전극 사이에는 전이금속 산화물을 채운 것이고, 여기에 양 전극에 전압을 인가하여 산소 이온을 이동시켜 문턱 스위치층과 저항 변화층을 형성하는 것이어서, 3차원 수직형 어레이로 구현하기 어려울 뿐만 아니라 어레이 주변 회로 소자와는 별개의 공정으로 제조해야 하는 문제점, 즉 실리콘 공정과 호환성이 없는 문제점이 있다.
본 발명은 종래 RRAM의 성능 및 어레이 집적도의 한계를 극복하기 위하여 저항 변화층과 하부전극 사이에 터널링 절연막을 삽입함으로써, 낮은 전류 동작이 가능하고, 선택비를 높여 읽기 동작시 누설전류를 효과적으로 억제할 수 있으며, 실리콘 공정과 호환성도 갖는 저항성 메모리 소자 및 이를 이용한 메모리 어레이와 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 저항성 메모리 소자는 반도체 물질에 불순물을 주입하여 형성된 하부전극; 상기 하부전극 상에 형성된 터널링 절연막; 상기 터널링 절연막 상에 형성된 저항 변화층; 및 상기 저항 변화층 상에 형성된 상부전극을 포함하여 구성된 것을 특징으로 한다.
상기 저항 변화층은 실리콘 산화막(SiO2)보다 유전율이 높은 고유전율(high-k) 물질로 형성되고, 상기 터널링 절연막은 실리콘 산화막 또는 실리콘 산화막보다 유전율이 낮은 저유전율(low-k) 물질로 상기 저항 변화층보다 얇은 두께로 형성된 것을 본 발명에 의한 저항성 메모리 소자의 다른 특징으로 한다.
상기 반도체 물질은 실리콘이고, 상기 저항 변화층은 트랩을 갖는 물질로 형성된 것을 본 발명에 의한 저항성 메모리 소자의 다른 특징으로 한다.
상기 하부전극은 p형 불순물을 주입하여 형성된 것이고, 상기 터널링 절연막은 SiO2 , carbon-doped silicon dioxide, porous silicon dioxide 및 HSQ 중 어느 하나로 형성된 것이고, 상기 저항 변화층은 질화물(nitride), Pr1 - XCaXMnO3(0≤x≤1), SrTiO3, 비정질 실리콘 및 탄소 중 어느 하나 이상의 물질로 형성된 것을 본 발명에 의한 저항성 메모리 소자의 다른 특징으로 한다.
상기 질화물은 Si3N4이고, 상기 터널링 절연막은 2~3 nm의 두께로 형성된 것을 본 발명에 의한 저항성 메모리 소자의 다른 특징으로 한다.
본 발명에 의한 메모리 어레이는 반도체 기판; 상기 반도체 기판에 분리절연막을 사이에 두고 제 1 방향으로 형성된 복수 개의 워드라인들; 상기 복수 개의 워드라인들 상에 형성된 터널링 절연막; 상기 터널링 절연막 상에 형성된 저항 변화층; 및 상기 저항 변화층 상에 상기 워드라인들과 교차하며 제 2 방향으로 형성된 복수 개의 비트라인들을 포함하여 구성된 것을 특징으로 한다.
상기 워드라인들과 상기 비트라인들이 교차되는 곳에 상기 저항 변화층과 상기 비트라인들 사이에 금속 컨택 플러그가 더 형성된 것을 본 발명에 의한 메모리 어레이의 다른 특징으로 한다.
상기 저항 변화층은 실리콘 산화막(SiO2)보다 유전율이 높은 고유전율(high-k) 물질로 형성되고, 상기 터널링 절연막은 실리콘 산화막 또는 실리콘 산화막보다 유전율이 낮은 저유전율(low-k) 물질로 상기 저항 변화층보다 얇은 두께로 형성된 것을 본 발명에 의한 메모리 어레이의 다른 특징으로 한다.
상기 워드라인들은 p형 불순물을 주입하여 형성된 것이고, 상기 터널링 절연막은 SiO2 , carbon-doped silicon dioxide, porous silicon dioxide 및 HSQ 중 어느 하나로 형성된 것이고, 상기 저항 변화층은 질화물(nitride), Pr1 - XCaXMnO3(0≤x≤1), SrTiO3, 비정질 실리콘 및 탄소 중 어느 하나 이상의 물질로 형성된 것을 본 발명에 의한 메모리 어레이의 다른 특징으로 한다.
상기 질화물은 Si3N4이고, 상기 터널링 절연막은 2~3 nm의 두께로 형성된 것을 본 발명에 의한 메모리 어레이의 다른 특징으로 한다.
본 발명에 의한 메모리 어레이의 제조방법은 반도체 기판에 이온 주입 및 분리절연막을 형성하여 복수 개의 워드라인들을 형성하는 제 1 단계; 상기 워드라인들 상에 증착 또는 산화공정으로 터널링 절연막을 형성하는 제 2 단계; 상기 터널링 절연막 상에 화학 기상 증착(CVD)으로 저항 변화층을 형성하는 제 3 단계; 및 상기 저항 변화층 상에 상기 워드라인들과 교차하며 복수 개의 비트라인들을 형성하는 제 4 단계를 포함하는 것을 특징으로 한다.
상기 반도체 기판은 실리콘 기판이고, 상기 제 1 단계는 상기 이온 주입 및 분리절연막을 형성하기 이전에 실리콘 산화막으로 버퍼층을 형성하고, 상기 이온 주입 및 분리절연막을 형성한 이후 상기 버퍼층을 제거하는 단계를 더 포함하는 것을 본 발명에 의한 메모리 어레이 제조방법의 다른 특징으로 한다.
상기 분리절연막의 형성은 상기 이온 주입을 한 이후 상기 버퍼층을 일부 제거하여 상기 분리절연막이 형성될 부위에 상기 실리콘 기판이 드러나게 한 다음, 고온 산화 및 어닐링 공정으로 형성하는 것을 본 발명에 의한 메모리 어레이 제조방법의 다른 특징으로 한다.
상기 제 2 단계의 터널링 절연막 형성은 저온 산화공정으로 실리콘 산화막으로 형성하고, 상기 제 3 단계의 저항 변화층 형성은 상기 터널링 절연막 형성 공정에 이어 저압 화학 기상 증착(LPCVD)으로 실리콘질화막(Si3N4)을 연속적으로 형성하는 것을 본 발명에 의한 메모리 어레이 제조방법의 다른 특징으로 한다.
본 발명은 저항 변화층과 하부전극 사이에 터널링 절연막을 삽입함으로써, 비선택 셀에는 낮은 전압으로 직접 터널링에 의한 전류, 선택 셀에는 높은 전압으로 F-N 터널링에 의한 전류로 선택비를 높여 읽기 동작시 누설전류를 효과적으로 억제할 수 있으며, 터널링 절연막의 두께를 조절하여 동작 전류를 ㎂ 이하 수준으로 낮추어 저전력 동작이 가능하며, 반도체 물질로 하부전극(워드라인)을 형성함으로써, 실리콘 공정과의 호환성으로 주변 회로 소자와 함께 공정할 수 있는 효과가 있다.
도 1은 종래 저항성 메모리 소자의 기본구조를 보여주는 단면도이다.
도 2는 도 1의 구조를 갖는 저항성 메모리 소자의 스위칭 동작 특성을 보여주는 개념도이다.
도 3은 저항성 메모리 소자의 동작 모드를 보여주는 전기적 특성도로, 도 3(a)는 단극성(unipolar) 모드이고, 도 3(b)는 양극성(bipolar) 모드이다.
도 4는 'V/2 방식'으로 읽기 동작시 인접한 비선택 셀들의 누설전류도 함께 감지됨을 보여주는 교차형 어레이의 동작 모식도이다.
도 5는 종래 양극성 RRAM에 양극성 선택소자(Bipolar Selector)를 연결하여 메모리 소자의 전기적 특성을 바꾸어 'V/2 방식'으로 동작시키는 것을 보여주는 전기적 특성도이다.
도 6은 본 발명의 일 실시 예에 따른 저항성 메모리 소자의 구조를 보여주는 단면도이다.
도 7은 본 발명의 일 실시 예에 따른 저항성 메모리 소자를 이용한 메모리 어레이의 구조를 보여주는 사시도이다.
도 8은 도 7의 AA선 단면도이다.
도 9는 본 발명의 일 실시 예에 따른 저항성 메모리 소자의 두 가지 터널링 메커니즘을 보여주는 모식도이다.
도 10은 도 9의 두 가지 터널링 메커니즘으로 동작되는 일 실시 예의 개념도로, 도 10(a)는 비선택 셀에 낮은 전압(VREAD/2)으로 인가될 경우 직접 터널링에 의한 누설전류가 발생 되고, 도 10(b)는 선택 셀에는 높은 전압(VREAD)으로 인가될 경우 F-N 터널링에 의한 동작전류가 발생 됨을 각각 보여준다.
도 11은 실리콘질화막(Si3N4)으로 두께를 달리하며 단일층으로 저항 변화층을 형성한 경우와 본 발명의 일 실시 예로 실리콘질화막(Si3N4)의 저항 변화층과 실리콘 산화막으로 터널링 절연막을 형성한 경우의 전기적 특성을 대비하여 보여주는 전류-전압 특성도이다.
도 12는 도 11에서 본 발명의 일 실시 예에 의한 커브 3을 확대한 것으로, 도 12(a)는 로그 스케일(log scale)로 보여주고, 도 12(b)는 선형 스케일(linear scale)로 단일층의 커브 1과 본 발명의 일 실시 예에 의한 커브 3을 함께 보여준다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시 예에 대하여 설명한다.
먼저, 도 6 내지 8을 참조하며, 본 발명의 일 실시 예에 의한 저항성 메모리 소자에 대하여 설명한다.
본 발명의 일 실시 예에 의한 저항성 메모리 소자는, 도 6 내지 8에 예시된 바와 같이, 반도체 물질에 불순물을 주입하여 형성된 하부전극(10); 상기 하부전극 상에 형성된 터널링 절연막(20); 상기 터널링 절연막 상에 형성된 저항 변화층(30); 및 상기 저항 변화층 상에 형성된 상부전극(40)을 포함하여 구성된다.
여기서, 상기 반도체 물질은 불순물 도핑으로 전도성을 갖게 할 수 있으면 어떤 것도 가능하나, 메모리 소자 외의 회로 소자를 만들 때 사용되는 반도체 물질과 같은 물질, 더욱 구체적으로는 공정의 호환성 및 경제성을 위해 실리콘이 바람직하다. 실리콘 하부전극은 실리콘 기판뿐만 아니라 본 발명에 의한 저항성 메모리 소자가 수직으로 적층 될 때 다결정 또는 비정질 실리콘에 불순물이 고농도로 주입된 전도성 라인으로 형성될 수 있다.
일 예로, 상기 반도체 물질(예, 실리콘 기판)이 n형이면 p형 불순물(예, BF2 +)이 고농도로 주입(예, 1x1015/㎠의 도즈로 주입)되어, p형 도전성 라인으로 상기 하부전극(10)이 형성될 수 있다. 물론, 그 반대로 형성될 수도 있다.
상기 터널링 절연막(20)은, 도 9 및 도 10과 같이, 인가 전압에 따라 두 가지 터널링 메커니즘으로 전류가 흐르게 된다.
예컨대, 비선택 셀로 상부전극(40)과 하부전극(10) 사이에 낮은 전압(VREAD/2)이 인가될 경우에는 직접 터널링(direct tunneling, DT)이 발생할 수 있는데, 그 발생 확률이 매우 낮아, 상기 터널링 절연막(20)은 전류에 대한 장벽으로 작용한다.
반면, 선택 셀로 상부전극(40)과 하부전극(10) 사이에 높은 전압(VREAD)이 인가될 경우에는 파울러-노드하임(Fowler-Nordheim, F-N) 터널링이 발생하게 된다. 그 결과, 상기 터널링 절연막(20)은 강한 전기장에 의하여 터널 장벽의 형태가 삼각형으로 변함에 따라 유효 터널링 장벽 두께가 감소하고 터널링 전류가 지수적으로 증가하여 높은 수준의 전류가 흐르게 된다.
따라서, 저항 변화층(30)과 하부전극(10) 사이에 상기 터널링 절연막(20)을 삽입함으로써, 비선택 셀에는 낮은 전압(VREAD/2)으로 직접 터널링(DT)에 의한 낮은 전류(I1), 선택 셀에는 높은 전압(VREAD)으로 F-N 터널링에 의한 높은 전류(I2)가 흐르도록 함으로써, 메모리 소자의 선택비(I2/I1)를 높여 읽기 동작시 누설전류를 효과적으로 억제할 수 있게 된다.
상술한 메모리 소자의 선택비(I2/I1)를 효과적으로 높이기 위해서는 상기 터널링 절연막(20)의 물질 및 두께에 대한 최적화가 요구된다.
우선, 상기 터널링 절연막(20)의 물질과 관련하여, 하부전극(10)을 도핑된 실리콘으로 형성시 용이하게 형성할 수 있는 실리콘 산화막(SiO2)도 가능하나, 실리콘 산화막보다 유전율이 낮은 저유전율(low-k) 물질로 형성하고, 상기 저항 변화층(30)은 실리콘 산화막보다 유전율이 높은 고유전율(high-k) 물질로 형성함이 바람직하다. 이는 저유전율(low-k) 물질로 터널링 절연막(20)을 형성함으로써, 터널링 절연막(20)에 걸리는 전계를 더 높일 수 있게 되어 유효 터널링 장벽 두께가 더 감소함에 따라 F-N 터널링에 의한 전류(I2)를 더욱 높게 하여 우수한 선택비(I2/I1)를 얻을 수 있기 때문이다.
상기 터널링 절연막(20)의 형성에 사용될 수 있는 저유전율(low-k) 물질은 carbon-doped silicon dioxide, porous silicon dioxide, HSQ 등이 있으나, 이에 한정되지 않는다.
한편, 상기 터널링 절연막(20)에 너무 과도한 전계가 걸리게 되면, 절연파괴(breakdown)를 야기할 수 있고, 반복적인 읽기/쓰기 능력(endurance)이 열화 되며, 그에 따라 저전력 동작 및 높은 선택비 유지가 어려워질 수 있으므로, 반드시 두께의 최적화가 동시에 이루어져야 한다.
상기 터널링 절연막(20)의 두께가 2 nm 미만으로 지나치게 얇으면 낮은 전압(VREAD/2)에서도 직접 터널링(DT)에 의한 전류(I1)의 양이 커지므로, 높은 전압(VREAD) 조건에서의 F-N 터널링에 의한 높은 전류(I2)와의 차이를 극대화하기 어려워진다.
반대로, 상기 터널링 절연막(20)의 두께가 3 nm를 초과하여 지나치게 두꺼우면 F-N 터널링이 발생하기 어려워지므로, 높은 선택비를 얻기 위해서는 더욱 높은 인가 전압이 필요하게 되는데 이 경우 전류 오버 슛(current overshoot)이 발생하게 되어 저전력 동작에 불리해진다.
따라서, 상기 터널링 절연막(20)의 두께는 2~3 nm가 바람직하다.
또한, 도 11에서 알 수 있는 바와 같이, 상기 터널링 절연막(20)의 두께를 상기 범위 내에서 적절히 조절하면, 터널링 절연막(20) 없이 저항 변화층(30)만 형성시보다 동작 전류를 ㎂ 이하 수준으로 낮출 수 있게 되어 저전력 동작이 가능하게 된다.
도 11은 전류-전압 특성도로, 실리콘질화막(Si3N4)으로 두께를 달리하며 단일층으로 저항 변화층을 형성한 경우의 커브(1, 2)와 본 발명의 일 실시 예로 실리콘질화막(Si3N4)의 저항 변화층(30)과 실리콘 산화막으로 터널링 절연막(20)을 형성한 경우의 커브(3)를 함께 도시한 것이다.
상기 저항 변화층(30)은 전도 경로(conducting path)의 형성 여부로 저저항 상태(LRS)와 고저항 상태(HRS)를 갖게 되어 셀의 메모리 기능을 수행하게 되는데, 상기 전도 경로는 다른 수단으로 형성될 수도 있으나, 저항 변화층(30) 내에 존재하는 트랩(trap)으로 형성함이 별도의 포밍 과정 없이도 전도 경로를 형성할 수 있어 바람직하다. 즉, 높은 set 전압이 상부전극(40)과 하부전극(10) 사이에 인가되면 저항 변화층(30)에 상부전극(40) 방향으로 높은 전계가 걸리면서 열적으로 가속된 전자들이 저항 변화층(30)을 이루는 물질의 공유결합을 파괴하여 불포화 결합들(dangling bonds)이 생기게 하고, 이러한 불포화 결합들이 상부전극(40) 방향으로 많은 트랩을 만들어 전도 경로를 형성하게 되어 저저항 상태(LRS)로 되고, 음의 전압으로 reset 전압이 인가될 때, 트랩의 양이 줄어들면서 전도 경로는 끊어지게 되어 고저항 상태(HRS)로 된다.
따라서, 상기 저항 변화층(30)은 트랩을 갖는 물질로 형성함이 바람직하고, 구체적으로는 질화물(nitride), Pr1 - XCaXMnO3(0≤x≤1), SrTiO3, 비정질 실리콘 및 탄소 중 어느 하나 이상의 물질로 형성함이 바람직하다.
여기서, 상기 질화물로는 Si3N4 이외에 SiNx, AlNx, ZrNx, NiNx, WNx, HfNx 등의 조성을 갖는 물질일 수 있다.
상기 상부전극(40)은 식각이 용이하여 기존의 CMOS 공정에서 널리 사용되고 있는 W, Ni, Ti, TiN 등으로 형성할 수 있다.
도 9는 본 발명의 일 실시 예로, 상기 하부전극(BE; 10)은 p형 불순물로 고농도 도핑된 실리콘 기판(p+ Si), 상기 터널링 절연막(20)은 실리콘 산화막(SiO2), 상기 저항 변화층(30)은 실리콘질화막(Si3N4), 상기 상부전극(TE; 40)은 Ni로 각각 형성한 저항성 메모리 소자에서, 인가전압에 따라 두 가지 터널링 메커니즘으로 동작함을 보여준다.
도 10은 도 9의 실시 예에서, 저항 변화층(30)에 전도 경로(32)가 형성되어 저저항 상태(LRS)에 있더라도, 도 10(a)와 같이, 비선택 셀로 낮은 전압(VREAD/2)이 인가될 경우에는 터널링 절연막(20)에 직접 터널링(DT)에 의한 낮은 누설전류(22)가 흐르게 되고, 도 10(b)와 같이, 선택 셀로 높은 전압(VREAD)이 인가될 경우 F-N 터널링에 의한 높은 동작전류(24)가 흐르게 됨을 각각 보여준다.
도 11은 실리콘질화막(Si3N4)으로 두께를 달리하며 단일층으로 저항 변화층을 형성한 경우(커브 1, 2)와 본 발명의 일 실시 예로 실리콘질화막(Si3N4)의 저항 변화층(30)과 실리콘 산화막(SiO2)으로 터널링 절연막(20)을 각각 5 nm와 2.5 nm로 형성한 경우(커브 3)의 전기적 특성을 대비하여 보여주는 전류-전압 특성도이다. 상술한 바와 같이, 도 11을 참조하면, 터널링 절연막(20)의 두께를 적절히 조절하면, 터널링 절연막(20) 없이 저항 변화층(30)만 형성시보다 동작 전류를 ㎂ 이하 수준으로 낮출 수 있게 돼 저전력 동작이 가능함을 알 수 있다.
도 12는 도 11에서 본 발명의 일 실시 예에 의한 커브 3을 확대한 것으로, 도 12(a)는 로그 스케일(log scale)로 보여주고, 도 12(b)는 선형 스케일(linear scale)로 단일층의 커브 1과 본 발명의 일 실시 예에 의한 커브 3을 함께 보여준다. 도 12(b)에 의하면, 본 발명의 일 실시 예(커브 3)에서 선택비는 실리콘질화막(Si3N4)을 5 nm의 두께로 단일층으로 형성한 비교 예(커브 1)보다 60배 이상 향상되었음을 알 수 있다.
다음, 본 발명의 일 실시 예에 의한 메모리 어레이에 대하여 설명한다.
본 발명의 일 실시 예에 의한 메모리 어레이는 상술한 본 발명의 저항성 메모리 소자를 단위 셀 소자로 이용한 것으로, 도 7 및 도 8에 예시된 바와 같이, 반도체 기판(1); 상기 반도체 기판(1)에 분리절연막(2)을 사이에 두고 제 1 방향(예컨대, 도 7에서 AA선과 수직인 방향)으로 형성된 복수 개의 워드라인들(10); 상기 복수 개의 워드라인들 상에 형성된 터널링 절연막(20); 상기 터널링 절연막 상에 형성된 저항 변화층(30); 및 상기 저항 변화층 상에 상기 워드라인들(10)과 교차하며 제 2 방향(예컨대, 도 7에서 AA선 방향)으로 형성된 복수 개의 비트라인들(미도시)을 포함하여 구성된다.
여기서, 상기 워드라인들(10)은 단위 셀 소자에서 하부전극으로, 상기 비트라인들(미도시)은 상부전극으로 각각 구성될 수 있다.
그리고, 도 7과 같이, 상기 워드라인들(10)과 상기 비트라인들(미도시)이 교차되는 곳에, 즉 단위 셀 소자가 형성되는 곳에, 상기 저항 변화층(30)과 상기 비트라인들(미도시) 사이에 금속 컨택 플러그(40)가 더 형성되어, 상기 금속 컨택 플러그(40)를 단위 셀 소자의 상부전극으로 할 수도 있다.
도 7은 본 발명의 일 실시 예에 따른 저항성 메모리 소자를 이용한 메모리 어레이의 구조를 보여주는 사시도이고, 도 8은 도 7의 AA선 단면도이다.
상기 반도체 기판(1)이 n형이면 p형 불순물(예, BF2 +)이 고농도로 주입(예, 1x1015/㎠의 도즈로 주입)되어, p형 도전성 라인들로 상기 워드라인들(10)이 형성될 수 있다. 물론, 그 반대로 형성될 수도 있다.
상기 분리절연막(2)은 STI 또는 실리콘 산화막과 같은 열 산화막일 수도 있다.
기타, 상기 터널링 절연막(20) 및 상기 저항 변화층(30)에 대한 설명은 위에서 셀 소자에 관한 실시 예로 설명한 것과 동일하다.
다음, 도 7 및 도 8을 참조하며, 본 발명의 일 실시 예에 의한 메모리 어레이 제조방법에 대하여 설명한다.
본 발명의 일 실시 예에 의한 메모리 어레이 제조방법은 상술한 본 발명의 메모리 어레이를 제조하는 방법이다.
먼저, 반도체 기판(1)에 이온 주입 및 분리절연막(2)을 형성하여 복수 개의 워드라인들(10)을 형성한다(제 1 단계).
여기서, 상기 반도체 기판(1)은 실리콘 기판일 수 있고, 상기 제 1 단계는 상기 이온 주입 및 분리절연막(2)을 형성하기 이전에 실리콘 산화막으로 60 Å 정도 버퍼층(미도시)을 형성하고, 상기 이온 주입 및 분리절연막(2)을 형성한 이후 상기 버퍼층을 제거하는 단계를 더 포함할 수 있다. 이때, 상기 실리콘 기판은 n형 기판이고, 여기에 BF2 + 불순물 이온을 40keV의 에너지로 1x1015/㎠의 도즈로 주입한 후, 버퍼층은 희석된 HF 용액으로 제거할 수 있다.
상기 분리절연막(2)의 형성은 별도의 알려진 STI 공정으로 형성할 수도 있으나 상기 이온 주입을 한 이후 상기 버퍼층을 일부 제거하여 상기 분리절연막이 형성될 부위에 상기 실리콘 기판이 드러나게 한 다음, 1050 ℃의 고온 산화 및 어닐링 공정으로 형성함으로써, 이온주입으로 인한 격자 손상 치유도 함께함이 공정단계를 줄일 수 있어 바람직하다.
다음, 상기 워드라인들(10) 상에 증착 또는 산화공정으로 터널링 절연막(20)을 형성한다(제 2 단계).
여기서, 상기 터널링 절연막(20)은 열 산화공정 등을 통해 상기 워드라인들(10) 위에만 얇게 형성할 수도 있으나, 도 7과 같이, 증착 공정 등을 통하여 상기 워드라인들(10) 및 분리절연막(2) 위에 일정 두께로 형성할 수도 있다. 어떤 공정을 이용하든 상기 터널링 절연막(20)의 두께는 공정변수로 얼마든지 조절 가능하므로, 앞서 설명한 바와 같이, 적절한 두께를 갖게 함으로써, 셀의 선택비를 높이고, 동작 전류를 ㎂ 이하 수준으로 낮추어 저전력 동작이 가능하게 할 수 있다.
구체적으로, 상기 제 2 단계의 터널링 절연막 형성은 783 ℃ 정도의 저온 산화공정으로 실리콘 산화막으로 형성할 수 있다.
이어서, 상기 터널링 절연막(20) 상에 화학 기상 증착(CVD)으로 저항 변화층을 형성한다(제 3 단계). 구체적으로, 상기 터널링 절연막 형성 공정에 이어 785 ℃ 정도에서 저압 화학 기상 증착(LPCVD)으로 실리콘질화막(Si3N4)을 연속적으로 형성할 수 있다.
다음, 상기 저항 변화층(30) 상에 상기 워드라인들(10)과 교차하며 복수 개의 비트라인들(미도시)을 형성한다(제 4 단계).
도 7과 같이, 금속 컨택 플러그(40)로 각 셀의 상부전극으로 할 경우에는 상기 비트라인들(미도시)을 형성하기 이전에 금속 컨택 플러그(40) 형성공정을 더 진행할 수 있다.
기타, 각 구성 물질에 대한 설명은 위에서 셀 소자에 관한 실시 예로 설명한 것과 동일하다.
상술한 바와 같이, 반도체 기판(1)에 반대 도전형을 갖는 불순물을 주입하여 워드라인들(10)을 형성함으로써, 실리콘 공정과의 호환성으로 주변 회로 소자와 함께 공정할 수 있는 장점이 있게 된다.
1: 반도체 기판 2: 분리절연막
10: 하부전극, 워드라인 20: 터널링 절연막
22: 누설전류 24: 동작전류
30: 저항 변화층 32: 전도 경로
40: 상부전극, 금속 컨택 플러그

Claims (14)

  1. 삭제
  2. 반도체 물질에 불순물을 주입하여 형성된 하부전극;
    상기 하부전극 상에 형성된 터널링 절연막;
    상기 터널링 절연막 상에 형성된 저항 변화층; 및
    상기 저항 변화층 상에 형성된 상부전극을 포함하여 구성되되,
    상기 저항 변화층은 실리콘 산화막(SiO2)보다 유전율이 높은 고유전율(high-k) 물질로 형성되고,
    상기 터널링 절연막은 실리콘 산화막 또는 실리콘 산화막보다 유전율이 낮은 저유전율(low-k) 물질로 상기 저항 변화층보다 얇은 두께로 형성된 것을 특징으로 하는 저항성 메모리 소자.
  3. 제 2 항에 있어서,
    상기 반도체 물질은 실리콘이고,
    상기 저항 변화층은 트랩을 갖는 물질로 형성된 것을 특징으로 하는 저항성 메모리 소자.
  4. 제 3 항에 있어서,
    상기 하부전극은 p형 불순물을 주입하여 형성된 것이고,
    상기 터널링 절연막은 SiO2 , carbon-doped silicon dioxide, porous silicon dioxide 및 HSQ 중 어느 하나로 형성된 것이고,
    상기 저항 변화층은 질화물(nitride), Pr1 - XCaXMnO3(0≤x≤1), SrTiO3, 비정질 실리콘 및 탄소 중 어느 하나 이상의 물질로 형성된 것을 특징으로 하는 저항성 메모리 소자.
  5. 제 4 항에 있어서,
    상기 질화물은 Si3N4이고,
    상기 터널링 절연막은 2~3 nm의 두께로 형성된 것을 특징으로 하는 저항성 메모리 소자.
  6. 반도체 기판;
    상기 반도체 기판에 분리절연막을 사이에 두고 제 1 방향으로 형성된 복수 개의 워드라인들;
    상기 복수 개의 워드라인들 상에 형성된 터널링 절연막;
    상기 터널링 절연막 상에 형성된 저항 변화층; 및
    상기 저항 변화층 상에 상기 워드라인들과 교차하며 제 2 방향으로 형성된 복수 개의 비트라인들을 포함하여 구성되되,
    상기 저항 변화층은 실리콘 산화막(SiO2)보다 유전율이 높은 고유전율(high-k) 물질로 형성되고,
    상기 터널링 절연막은 실리콘 산화막 또는 실리콘 산화막보다 유전율이 낮은 저유전율(low-k) 물질로 상기 저항 변화층보다 얇은 두께로 형성된 것을 특징으로 하는 메모리 어레이.
  7. 제 6 항에 있어서,
    상기 워드라인들과 상기 비트라인들이 교차되는 곳에 상기 저항 변화층과 상기 비트라인들 사이에 금속 컨택 플러그가 더 형성된 것을 특징으로 하는 메모리 어레이.
  8. 삭제
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 워드라인들은 p형 불순물을 주입하여 형성된 것이고,
    상기 터널링 절연막은 SiO2, carbon-doped silicon dioxide, porous silicon dioxide 및 HSQ 중 어느 하나로 형성된 것이고,
    상기 저항 변화층은 질화물(nitride), Pr1-XCaXMnO3(0≤x≤1), SrTiO3, 비정질 실리콘 및 탄소 중 어느 하나 이상의 물질로 형성된 것을 특징으로 하는 메모리 어레이.
  10. 제 9 항에 있어서,
    상기 질화물은 Si3N4이고,
    상기 터널링 절연막은 2~3 nm의 두께로 형성된 것을 특징으로 하는 메모리 어레이.
  11. 삭제
  12. 삭제
  13. 반도체 기판에 이온 주입 및 분리절연막을 형성하여 복수 개의 워드라인들을 형성하는 제 1 단계;
    상기 워드라인들 상에 증착 또는 산화공정으로 터널링 절연막을 형성하는 제 2 단계;
    상기 터널링 절연막 상에 화학 기상 증착(CVD)으로 저항 변화층을 형성하는 제 3 단계; 및
    상기 저항 변화층 상에 상기 워드라인들과 교차하며 복수 개의 비트라인들을 형성하는 제 4 단계를 포함하되,
    상기 반도체 기판은 실리콘 기판이고,
    상기 제 1 단계는 상기 이온 주입 및 분리절연막을 형성하기 이전에 실리콘 산화막으로 버퍼층을 형성하고, 상기 이온 주입 및 분리절연막을 형성한 이후 상기 버퍼층을 제거하는 단계를 더 포함하고,
    상기 분리절연막의 형성은 상기 이온 주입을 한 이후 상기 버퍼층을 일부 제거하여 상기 분리절연막이 형성될 부위에 상기 실리콘 기판이 드러나게 한 다음, 고온 산화 및 어닐링 공정으로 형성하는 것을 특징으로 하는 메모리 어레이의 제조방법.
  14. 반도체 기판에 이온 주입 및 분리절연막을 형성하여 복수 개의 워드라인들을 형성하는 제 1 단계;
    상기 워드라인들 상에 증착 또는 산화공정으로 터널링 절연막을 형성하는 제 2 단계;
    상기 터널링 절연막 상에 화학 기상 증착(CVD)으로 저항 변화층을 형성하는 제 3 단계; 및
    상기 저항 변화층 상에 상기 워드라인들과 교차하며 복수 개의 비트라인들을 형성하는 제 4 단계를 포함하되,
    상기 반도체 기판은 실리콘 기판이고,
    상기 제 1 단계는 상기 이온 주입 및 분리절연막을 형성하기 이전에 실리콘 산화막으로 버퍼층을 형성하고, 상기 이온 주입 및 분리절연막을 형성한 이후 상기 버퍼층을 제거하는 단계를 더 포함하고,
    상기 제 2 단계의 터널링 절연막 형성은 저온 산화공정으로 실리콘 산화막으로 형성하고,
    상기 제 3 단계의 저항 변화층 형성은 상기 터널링 절연막 형성 공정에 이어 저압 화학 기상 증착(LPCVD)으로 실리콘질화막(Si3N4)을 연속적으로 형성하는 것을 특징으로 하는 메모리 어레이의 제조방법.
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