CN117062438A - 具有环绕式栅极晶体管的反熔丝型一次编程存储单元 - Google Patents

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CN117062438A CN202310392724.4A CN202310392724A CN117062438A CN 117062438 A CN117062438 A CN 117062438A CN 202310392724 A CN202310392724 A CN 202310392724A CN 117062438 A CN117062438 A CN 117062438A
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Abstract

本发明公开一种具有环绕式栅极晶体管的反熔丝型一次编程存储单元，其中反熔丝型一次编程存储单元至少包括一反熔丝晶体管。反熔丝晶体管胞包括：一第一纳米线、一第一栅极结构、一第一漏/源结构与一第二漏/源结构。第一纳米线被第一栅极结构所环绕。第一栅极结构包括：一第一间隙壁、一第二间隙壁、一第一栅极介电层一第一栅极层。第一漏/源结构电性接触于第一纳米线的第一端。第二漏/源结构电性接触于第一纳米线的第二端。

Description

具有环绕式栅极晶体管的反熔丝型一次编程存储单元
技术领域
本发明涉及一种非易失性存储器的存储单元，且特别是涉及一种具有环绕式栅极晶体管(Gate-All-Around transistor，简称GAA晶体管)的反熔丝型一次编程存储单元。
背景技术
众所周知，非易失性存储器可区分为：多次编程的存储器(multi-timeprogramming memory，简称MTP存储器)、一次编程的存储器(one time programmingmemory，简称OTP存储器)或者光掩模式只读存储器(Mask ROM存储器)。基本上，使用者可以对MTP存储器进行多次的编程，用以多次修改存储数据。而使用者仅可以编程一次OTP存储器，一旦OTP存储器编程完成之后，其存储数据将无法修改。而Mask ROM存储器于出厂之后，所有的存储数据已经记录在其中，使用者仅能够读取Mask ROM存储器中的存储数据，而无法进行编程。
举例来说，反熔丝型(antifuse-type)OTP存储器的存储单元在尚未进行编程动作(program action)前，其为高电阻值的存储状态。反熔丝型OTP存储器的存储单元进行编程动作之后，其为低电阻值的存储状态。一旦反熔丝型OTP存储单元进行编程动作后，其存储数据将无法被修改。
由于半导体制作工艺的持续演进，现在的晶体管已经由早期平面结构的晶体管转向鳍式场效晶体管(Fin-FET)。而在更先进的制作工艺中，已经可制作出环绕式栅极晶体管(Gate-All-Around，简称GAA晶体管)。GAA晶体管尺寸小，且GAA晶体管的沟道区域(channelregion)被栅极所环绕，所以GAA晶体管具备极佳的栅极控制能力以及低源/漏漏电流，并有逐渐取代传统晶体管的趋势。
发明内容
本发明有关于一种反熔丝型一次编程存储单元，包括：一半导体基板；一绝缘层，位于该半导体基板的表面上方；一第一纳米线；一第一栅极结构，包括一第一间隙壁、一第二间隙壁、一第一栅极介电层与一第一栅极层；其中，该第一栅极介电层环绕该第一纳米线的一中间区域，该第一栅极层环绕该第一栅极介电层，该第一栅极层位于该绝缘层上方，该第一纳米线的一第一侧区域被该第一间隙壁包围，该第一纳米线的一第二侧区域被该第二间隙壁包围，且该第一间隙壁与该第二间隙壁位于该半导体基板上方；一第一漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的一第一端；一第二漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的一第二端；其中，该第一纳米线、该第一栅极结构、该第一漏/源结构与该第二漏/源结构形成一第一选择晶体管；一第二纳米线；其中该第二漏/源结构电性接触于该第二纳米线的一第一端；一第二栅极结构，包括一第三间隙壁、一第四间隙壁、一第二栅极介电层与一第二栅极层；其中，该第二栅极介电层环绕该第二纳米线的一中间区域，该第二栅极层环绕该第二栅极介电层，该第二栅极层位于该绝缘层上方，该第二纳米线的一第一侧区域被该第三间隙壁包围，该第二纳米线的一第二侧区域被该第四间隙壁包围，且该第三间隙壁与该第四间隙壁位于该半导体基板上方；一第三漏/源结构，形成于该绝缘层上方，并且电性接触于该第二纳米线的一第二端；其中，该第二纳米线、该第二栅极结构、该第二漏/源结构与该第三漏/源结构形成一反熔丝晶体管；其中，该第一选择晶体管与该反熔丝择晶体管为环绕式栅极晶体管，该第一漏/源结构连接至一位线，该第一栅极结构的该第一栅极层连接至一字线，且该第二栅极结构的该第二栅极层连接至一反熔丝控制线。
一种反熔丝型一次编程存储单元，包括：一半导体基板；一绝缘层，位于该半导体基板的表面上方；一第一纳米线；一第一栅极结构，包括一第一间隙壁、一第二间隙壁、一第一栅极介电层与一第一栅极层；其中，该第一栅极介电层环绕该第一纳米线的一中间区域，该第一栅极层环绕该第一栅极介电层，该第一栅极层位于该绝缘层上方，该第一纳米线的一第一侧区域被该第一间隙壁包围，该第一纳米线的一第二侧区域被该第二间隙壁包围，且该第一间隙壁与该第二间隙壁位于该半导体基板上方；一第一漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的一第一端；一第二漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的一第二端；其中，该第一纳米线、该第一栅极结构、该第一漏/源结构与该第二漏/源结构形成一第一选择晶体管；一第二纳米线；其中该第二漏/源结构电性接触于该第二纳米线的一第一端；一第二栅极结构，包括一第三间隙壁、一第四间隙壁、一第二栅极介电层与一第二栅极层；其中，该第二栅极介电层环绕该第二纳米线的一中间区域，该第二栅极层环绕该第二栅极介电层，该第二栅极层位于该绝缘层上方，该第二纳米线的一第一侧区域被该第三间隙壁包围，该第二纳米线的一第二侧区域被该第四间隙壁包围，且该第三间隙壁与该第四间隙壁位于该半导体基板上方；一第三漏/源结构，形成于该绝缘层上方，并且电性接触于该第二纳米线的一第二端；其中，该第二纳米线、该第二栅极结构、该第二漏/源结构与该第三漏/源结构形成一第一跟随晶体管；一第三纳米线；其中该第三漏/源结构电性接触于该第三纳米线的一第一端；一第三栅极结构，包括一第五间隙壁、一第六间隙壁、一第三栅极介电层与一第三栅极层；其中，该第三栅极介电层环绕该第三纳米线的一中间区域，该第三栅极层环绕该第三栅极介电层，该第三栅极层位于该绝缘层上方，该第三纳米线的一第一侧区域被该第五间隙壁包围，该第三纳米线的一第二侧区域被该第六间隙壁包围，且该第五间隙壁与该第六间隙壁位于该半导体基板上方；以及一第四漏/源结构，形成于该绝缘层上方，并且电性接触于该第三纳米线的一第二端；其中该第三纳米线、该第三栅极结构、该第三漏/源结构与该第四漏/源结构形成一反熔丝晶体管；其中，该第一选择晶体管、该第一跟随晶体管与该反熔丝择晶体管为环绕式栅极晶体管，该第一漏/源结构连接至一位线，该第一栅极结构的该第一栅极层连接至一字线，该第二栅极结构的该第二栅极层连接至一跟随线，且该第三栅极结构的该第三栅极层连接至一反熔丝控制线。
一种反熔丝型一次编程存储单元，包括：一半导体基板；一绝缘层，位于该半导体基板的表面上方；一第一纳米线；一第一栅极结构，包括一第一间隙壁、一第二间隙壁、一第一栅极介电层与一第一栅极层；其中，该第一栅极介电层环绕该第一纳米线的一中间区域，该第一栅极层环绕该第一栅极介电层，该第一栅极层位于该绝缘层上方，该第一纳米线的一第一侧区域被该第一间隙壁包围，该第一纳米线的一第二侧区域被该第二间隙壁包围，且该第一间隙壁与该第二间隙壁位于该半导体基板上方；一第一漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的一第一端；一第二漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的一第二端；其中，该第一纳米线、该第一栅极结构、该第一漏/源结构与该第二漏/源结构形成一第一晶体管；一第二纳米线；其中该第二漏/源结构电性接触于该第二纳米线的一第一端；一第二栅极结构，包括一第三间隙壁、一第四间隙壁、一第二栅极介电层与一第二栅极层；其中，该第二栅极介电层环绕该第二纳米线的一中间区域，该第二栅极层环绕该第二栅极介电层，该第二栅极层位于该绝缘层上方，该第二纳米线的一第一侧区域被该第三间隙壁包围，该第二纳米线的一第二侧区域被该第四间隙壁包围，且该第三间隙壁与该第四间隙壁位于该半导体基板上方；一第三漏/源结构，形成于该绝缘层上方，并且电性接触于该第二纳米线的一第二端；其中，该第二纳米线、该第二栅极结构、该第二漏/源结构与该第三漏/源结构形成一第二晶体管；一第三纳米线；其中该第三漏/源结构电性接触于该第三纳米线的一第一端；一第三栅极结构，包括一第五间隙壁、一第六间隙壁、一第三栅极介电层与一第三栅极层；其中，该第三栅极介电层环绕该第三纳米线的一中间区域，该第三栅极层环绕该第三栅极介电层，该第三栅极层位于该绝缘层上方，该第三纳米线的一第一侧区域被该第五间隙壁包围，该第三纳米线的一第二侧区域被该第六间隙壁包围，且该第五间隙壁与该第六间隙壁位于该半导体基板上方；以及一第四漏/源结构，形成于该绝缘层上方，并且电性接触于该第三纳米线的一第二端；其中该第三纳米线、该第三栅极结构、该第三漏/源结构与该第四漏/源结构形成一第三晶体管；一第四纳米线；其中该第四漏/源结构电性接触于该第四纳米线的一第一端；一第四栅极结构，包括一第七间隙壁、一第八间隙壁、一第四栅极介电层与一第四栅极层；其中，该第四栅极介电层环绕该第四纳米线的一中间区域，该第四栅极层环绕该第四栅极介电层，该第四栅极层位于该绝缘层上方，该第四纳米线的一第一侧区域被该第七间隙壁包围，该第四纳米线的一第二侧区域被该第八间隙壁包围，且该第七间隙壁与该第八间隙壁位于该半导体基板上方；一第五漏/源结构，形成于该绝缘层上方，并且电性接触于该第四纳米线的一第二端；其中，该第四纳米线、该第四栅极结构、该第四漏/源结构与该第五漏/源结构形成一反熔丝晶体管；其中，该第一晶体管、该第二晶体管、该第三晶体管与该反熔丝择晶体管为环绕式栅极晶体管。
一种反熔丝型一次编程存储单元，包括：一半导体基板；一绝缘层，位于该半导体基板的表面上方；一第一纳米线；一第一栅极结构，包括一第一间隙壁、一第二间隙壁、一第一栅极介电层与一第一栅极层；其中，该第一栅极介电层环绕该第一纳米线的一中间区域，该第一栅极层环绕该第一栅极介电层，该第一栅极层位于该绝缘层上方，该第一纳米线的一第一侧区域被该第一间隙壁包围，该第一纳米线的一第二侧区域被该第二间隙壁包围，且该第一间隙壁与该第二间隙壁位于该半导体基板上方；一第一漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的一第一端；一第二漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的一第二端；其中，该第一纳米线、该第一栅极结构、该第一漏/源结构与该第二漏/源结构形成一反熔丝晶体管，该第一纳米线、该第一漏/源结构与该第二漏/源结构有相同的掺杂型态；其中，该反熔丝择晶体管为该反熔丝型一次编程存储单元的一存储单元，且该反熔丝择晶体管为一环绕式栅极晶体管；其中，当进行一编程动作时，该第一栅极介电层破裂，使得该一次编程存储单元被编程为一低电阻值的存储状态。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合所附的附图，作详细说明如下：
附图说明
图1A与图1B为本发明GAA晶体管示意图以及沿着a-b虚线的剖面图；
图2A与图2B为另一GAA晶体管示意图及沿着e-f虚线的剖面图；
图3为图1Ac-d方向的剖面图；
图4为本发明第一实施例的反熔丝型一次编程存储单元的剖面图；
图5A至图5C为本发明第一实施例存储单元进行编程动作、编程抑制动作与读取动作的偏压示意图；
图6A为本发明第二实施例的反熔丝型一次编程存储单元的剖面图；
图6B为本发明第二实施例存储单元进行编程动作的偏压示意图；
图7为本发明第三实施例的反熔丝型一次编程存储单元的剖面图；
图8为本发明第四实施例的反熔丝型一次编程存储单元的剖面图；
图9A至图9C为本发明第四实施例存储单元进行编程动作、编程抑制动作与读取动作的偏压示意图；
图10为本发明第五实施例的反熔丝型一次编程存储单元的剖面图；
图11为本发明第六实施例的反熔丝型一次编程存储单元的剖面图；以及
图12为本发明第七实施例的反熔丝型一次编程存储单元的剖面图。
符号说明
110,210,410,610,710,810,910:绝缘层
120,420,460:栅极结构
122,223,224,225,226,422,462,542,544,546,557,558,577,578,672,674,676,682,684,686,772,774,778,780,784,786,817,818,837,838,857,858,877,878,917,918,937,938,957,958,977,978:栅极介电层
124,228,424,464,548,559,579,678,688,776,782,788,819,839,859,879,919,939,959,979:栅极层
130,230,240,250,260,430,470,510,520,530,550,560,570,580,612,620,630,640,650,660,712,720,730,740,750,760,812,820,830,840,850,860,870,880,912,920,930,940,950,960,970,980:纳米线
132,136,232,236,490,492,494,522,598,599,696,698,699,711,797,798,799,887,888,889,890,891,987,988,989,990,991:漏/源结构
152,156,272,274,452,456,482,486,540,541,591,592,593,594,691,692,693,694,791,792,793,794,795,796,892,893,894,895,896,897,898,899,992,993,994,995,996,997,998,999:间隙壁
具体实施方式
请参照图1A与图1B，其所绘示为本发明GAA晶体管示意图以及沿着a-b虚线的剖面图。
如图1A与图1B所示，在半导体基板sub的表面上形成一绝缘层(isolation layer)110。再者，在绝缘110层上形成一栅极结构120，并且一纳米线(nanowire)130穿过栅极结构120。也就是说，纳米线130被栅极结构120所环绕，并被栅极结构120所支撑。其中，纳米线130可为长方体纳米线(rectangular nanowire)或者圆柱体纳米线(cylindricalnanowire)。另外，两个漏/源结构132、136电性接触于纳米线130。在某些实施例中，纳米线130可穿过两个漏/源结构132、136，或者纳米线130可接触于两个漏/源结构132、136的表面。根据本发明的实施例，两个漏/源结构132、136，栅极结构120以及纳米线130即构成GAA晶体管。
如图1B所示，栅极结构120包括：两个间隙壁152、156，栅极介电层(gatedielectric layer)122与一栅极层124，栅极介电层122环绕纳米线130的中间区域，栅极层124环绕栅极介电层122，且栅极层124位于绝缘层110上。另外，纳米线130的第一侧区域被间隙壁152所包围，纳米线130的第二侧区域被间隙壁156所包围，且间隙壁152、156位于半导体基板sub上。再者，被栅极结构120所环绕的纳米线130为GAA晶体管的纳米线沟道区域(nanowire channel region)。再者，漏/源结构132、136形成于绝缘层110上，位于栅极结构120的两侧。漏/源结构132电性接触于纳米线130的第一端，漏/源结构136电性接触于纳米线130的第二端。间隙壁152接触于纳米线130与漏/源结构132，而间隙壁156则接触于纳米线130与漏/源结构136。在一实施例中，漏/源结构132、136与纳米线130有相同的掺杂型态，可形成无接面型态的反熔丝存储单元(junctionless type antifuse cell)。举例来说，漏/源结构132、136与纳米线130都为n型掺杂区或者p型掺杂区。
因此，如图1B所示，GAA晶体管即包括：栅极结构120、纳米线130、与漏/源结构132、136。另外，纳米线130即作为GAA晶体管的纳米线沟道区域。
再者，GAA晶体管的栅极结构中并不限定只有一条纳米线。在其他的实施例中，GAA晶体管可包括多条纳米线。请参照图2A与图2B，其所绘示为另一GAA晶体管示意图及沿着e-f虚线的剖面图。
如图2A与图2B所示，在半导体基板sub的表面上形成一绝缘层(isolation layer)210。再者，在绝缘210层上形成一栅极结构，并且多条纳米线230、240、250、260穿过栅极结构。也就是说，纳米线230、240、250、260被栅极结构所环绕，并被栅极结构所支撑。其中，纳米线230、240、250、260可为长方体纳米线或者圆柱体纳米线。另外，两个漏/源结构232、236电性接触于纳米线230、240、250、260。根据本发明的实施例，两个漏/源结构232、236，栅极结构以及纳米线230、240、250、260即构成GAA晶体管。
如图2B所示，栅极结构包括：两个间隙壁272、274，栅极介电层223、224、225、226与一栅极层228，栅极介电层223环绕纳米线230的中间区域，栅极介电层224环绕纳米线240的中间区域，栅极介电层225环绕纳米线250的中间区域，栅极介电层226环绕纳米线260的中间区域，栅极层228环绕栅极介电层223、224、225、226，且栅极层228位于绝缘层210上。另外，纳米线230、240、250、260的第一侧区域被间隙壁272所包围，纳米线230、240、250、260的第二侧区域被间隙壁274所包围，且间隙壁272、274位于半导体基板sub上。再者，被栅极结构所环绕的纳米线230、240、250、260为GAA晶体管的纳米线沟道区域。再者，漏/源结构232、236形成于绝缘层210上，位于栅极结构的两侧。漏/源结构232电性接触于纳米线230、240、250、260的第一端，漏/源结构236电性接触于纳米线230、240、250、260的第二端。间隙壁272接触于纳米线230、240、250、260以及漏/源结构232，而间隙壁274则接触于纳米线230、240、250、260以及漏/源结构236。在一实施例中，漏/源结构232、236与纳米线230、240、250、260有相同的掺杂型态。举例来说，漏/源结构232、236与纳米线230、240、250、260都为n型掺杂区或者p型掺杂区。
因此，如图2B所示，GAA晶体管即包括：栅极结构、纳米线230、240、250、260与漏/源结构232、236。另外，纳米线230、240、250、260作为GAA晶体管的纳米线沟道区域。
另外，图2A中的GAA晶体管是以四条纳米线230、240、250、260来说明。当然在其他的GAA晶体管中也可以设计其他数目的纳米线。另外，上述图1A与图2A中的纳米线130、230、240、250、260也可称为纳米片(nanosheet)。
请参照图3，其所绘示为图1Ac-d方向的剖面图。以长方体纳米线(rectangularnanowire)为例，栅极结构120位于半导体基板sub的绝缘层110上方。另外，纳米线130被栅极结构120包围，栅极介电层122的厚度约为小于举例来说，在栅极层124与纳米线130之间提供3V～6V的电压差时，在栅极介电层122内部平坦表面B附近的电场(E)均匀分布。另外，在栅极介电层122内部角落区域A附近的电场(E)会越来越大，在栅极介电层122与纳米线130的角落交界处会有最大的电场(E)，相较于前述的平坦表面B附近的电场强度，角落交界处的电场强度可提升至少50％。也就是说，当栅极层124与纳米线130之间特定的电压差时，在栅极介电层122与纳米线130的角落交界处会有最大的电场(E)，导致栅极介电层122破裂。而利用此特性，即可设计本发明GAA晶体管的反熔丝型一次编程存储单元。
也就是说，本发明是利用图1B与图2B的GAA晶体管来作为反熔丝型一次编程存储单元中的存储元件(storage element)，此存储元件即为反熔丝晶体管。
请参照图4，其所绘示为本发明第一实施例的反熔丝型一次编程存储单元的剖面图。第一实施例的存储单元包括两个GAA晶体管，亦即选择晶体管MGAA_sel以及反熔丝晶体管MGAA_AF。选择晶体管MGAA_sel以及反熔丝晶体管MGAA_AF都设计于半导体基板sub上方。其中，选择晶体管MGAA_sel以及反熔丝晶体管MGAA_AF的立体结构可以参照图1A，此处不再赘述。
选择晶体管MGAA_sel包括：一漏/源结构492、一漏/源结构494、一栅极结构420与一纳米线430。栅极结构420位于半导体基板sub上方。栅极结构420包括:两个间隙壁452与456、栅极介电层422与一栅极层424。栅极介电层422环绕纳米线430的中间区域，栅极层424环绕栅极介电层422，且栅极层424位于绝缘层410上。纳米线430的第一侧区域被间隙壁452所包围，纳米线430的第二侧区域被间隙壁456所包围，且间隙壁452、456位于半导体基板sub上。再者，被栅极结构420所环绕的纳米线430为选择晶体管MGAA_sel的纳米线沟道区域。再者，两个漏/源结构492、494形成于绝缘层410上，位于栅极结构420的两侧。漏/源结构494电性接触于纳米线430的第一端，漏/源结构492电性接触于纳米线430的第二端。
反熔丝晶体管MGAA_AF包括：一漏/源结构492、一漏/源结构490、一栅极结构460与一纳米线470。栅极结构460位于半导体基板sub上方。栅极结构460包括:两个间隙壁482与486、栅极介电层462与一栅极层464。栅极介电层462环绕纳米线470的中间区域，栅极层464环绕栅极介电层462，且栅极层464位于绝缘层410上。纳米线470的第一侧区域被间隙壁482所包围，纳米线470的第二侧区域被间隙壁486所包围，且间隙壁482、486位于半导体基板sub上。再者，被栅极结构460所环绕的纳米线470为反熔丝晶体管MGAA_AF的纳米线沟道区域。再者，两个漏/源结构492、490形成于绝缘层410上，位于栅极结构460的两侧。漏/源结构492电性接触于纳米线470的第一端，漏/源结构490电性接触于纳米线470的第二端。
根据本发明的第一实施例，选择晶体管MGAA_sel与反熔丝晶体管MGAA_AF共享漏/源结构492。再者，反熔丝型一次编程存储单元中的漏/源结构490、492、494与纳米线430、470有相同的掺杂型态。举例来说，漏/源结构490、492、494与纳米线430、470都为n型掺杂区或者p型掺杂区。
另外，在本发明的第一实施例存储单元中，漏/源结构494连接至一位线(bitline)BL，选择晶体管MGAA_sel的栅极层424连接至一字线(word line)WL，反熔丝晶体管MGAA_AF的栅极层464连接至一反熔丝控制线(antifuse control line)AF。另外，存储单元中的纳米线430、470可为长方体纳米线(rectangular nanowire)或者圆柱体纳米线(cylindrical nanowire)。
请参照图5A至图5C，其所绘示为本发明第一实施例存储单元进行编程动作、编程抑制动作与读取动作的偏压示意图。
如图5A所示，在编程动作时，反熔丝型控制线AF接收编程电压VPP，位线BL接收接地电压(0V)，字线WL接收开启电压VON。举例来说，编程电压VPP在3V～6V之间，开启电压VON在0.4V～3V之间。
在编程动作时，存储单元的选择晶体管MGAA_sel开启(turn on)，位线BL的接地电压(0V)经由选择晶体管MGAA_sel的纳米线430传递至反熔丝型晶体管MGAA_AF的漏/源结构492。当反熔丝型控制线AF接收编程电压VPP时，反熔丝型晶体管MGAA_AF的纳米线470与栅极层464之间承受的电压应力(voltage stress)为编程电压VPP，造成栅极介电层462破裂(rupture)。因此，存储单元产生编程电流IPGM由反熔丝控制线AF流至位线BL，使得反熔丝型晶体管MGAA_AF的栅极层464与漏/源结构492之间呈现低电阻值。亦即，存储单元被编程为低电阻值的存储状态。
如图5B所示，在编程抑制动作(program inhibit action)时，反熔丝型控制线AF接收编程电压VPP，位线BL接收接地电压(0V)，字线WL接收关闭电压VOFF。在编程抑制动作时，存储单元的选择晶体管MGAA_sel关闭(turn off)，位线BL的接地电压(0V)无法传递至反熔丝型晶体管MGAA_AF的漏/源结构492。当反熔丝型控制线AF接收编程电压VPP时，反熔丝型晶体管MGAA_AF的栅极层464与纳米线470之间承受的电压应力很小，无法产生编程电流IPGM，所以反熔丝型晶体管MGAA_AF的栅极介电层462未破裂(rupture)。因此，反熔丝型晶体管MGAA_AF的栅极层464与漏/源结构492之间仍维持在高电阻值。亦即，存储单元维持在高电阻值的存储状态。
另外，在编程抑制动作时，也可以将反熔丝型控制线AF浮接(floating)。因此，不论选择晶体管MGAA_sel开启(turn on)或者关闭(turn off)，反熔丝型晶体管MGAA_AF的栅极介电层462也不会破裂(rupture)，存储单元仍可维持在高电阻值的存储状态。或者，在编程抑制动作时，让位线BL接收开启电压VON，也可以让存储单元仍维持在高电阻值的存储状态。
如图5C所示，在读取动作时，反熔丝型控制线AF接收读取电压VREAD，位线BL接收接地电压(0V)，字线WL接收开启电压VON。其中，读取电压VREAD在0.4V～1.6V之间。在读取动作时，存储单元的选择晶体管MGAA_sel开启(turn on)。由于反熔丝型晶体管MGAA_AF的栅极介电层462破裂，栅极层464与漏/源结构492之间呈现低电阻值，所以反熔丝型控制线AF与位线BL之间会产生较大的读取电流IR。
反之，如果存储单元中，反熔丝型晶体管MGAA_AF的栅极介电层462未破裂时，则反熔丝型控制线AF与位线BL之间会产生很小(几乎为零)的读取电流IR。
也就是说，在读取动作时，根据存储单元所产生的读取电流IR可以判定存储单元为高电阻值的存储状态或者低电阻值的存储状态。举例来说，提供一参考电流。当读取电流IR大于参考电流时，可以判定存储单元为低电阻值的存储状态。当读取电流IR小于参考电流时，可以判定存储单元为高电阻值的存储状态。
本发明第一实施例的反熔丝型一次编程存储单元也可以适当地修改。举例来说，选择晶体管MGAA_sel内栅极结构420的栅极介电层422厚度可以设计大于反熔丝晶体管MGAA_AF内栅极结构460的栅极介电层462厚度。如此，可以确保存储单元产生较少的漏电流(leakage current)，并提高存储单元的可靠性(reliability)。
另外，也可以修改选择晶体管MGAA_sel与反熔丝晶体管MGAA_AF中纳米线的截面积。举例来说，选择晶体管MGAA_sel内纳米线的截面积大于反熔丝晶体管MGAA_AF内纳米线的截面积。如此，可以提供较低的编程电压VPP来完成编程动作。
在第一实施例的存储单元中，选择晶体管MGAA_sel与反熔丝晶体管MGAA_AF中仅有一条纳米线。当然本发明并不限定于此，也可以在选择晶体管MGAA_sel与反熔丝晶体管MGAA_AF中设计两条以上的多条纳米线。以下第二实施例与第三实施例的说明是以GAA晶体管中包括三条纳米线来说明。
请参照图6A，其所绘示为本发明第二实施例的反熔丝型一次编程存储单元的剖面图。第二实施例的存储单元包括两个GAA晶体管，亦即选择晶体管MGAA_sel以及反熔丝晶体管MGAA_AF。选择晶体管MGAA_sel以及反熔丝晶体管MGAA_AF都设计于半导体基板sub上方。其中，选择晶体管MGAA_sel以及反熔丝晶体管MGAA_AF的立体结构可以参照图2A，此处不再赘述。
选择晶体管MGAA_sel包括：一漏/源结构696、一漏/源结构698、一栅极结构与三条纳米线612、620、630。栅极结构位于半导体基板sub上方。栅极结构包括:两个间隙壁691与692、三个栅极介电层672、674、676与一栅极层687。栅极介电层672环绕纳米线612的中间区域，栅极介电层674环绕纳米线620的中间区域，栅极介电层676环绕纳米线630的中间区域。栅极层678环绕栅极介电层672、674、767，且栅极层678位于绝缘层610上。纳米线612、620、630的第一侧区域被间隙壁691所包围，纳米线612、620、630的第二侧区域被间隙壁692所包围，且间隙壁691、692位于半导体基板sub上。再者，被栅极结构所环绕的纳米线612、620、630为选择晶体管MGAA_sel的纳米线沟道区域。再者，两个漏/源结构696、698形成于绝缘层610上，位于栅极结构的两侧。漏/源结构696电性接触于纳米线612、620、630的第一端，漏/源结构698电性接触于纳米线612、620、630的第二端。
反熔丝晶体管MGAA_AF包括：一漏/源结构698、一漏/源结构699、一栅极结构与三条纳米线640、650、660。栅极结构位于半导体基板sub上方。栅极结构包括:两个间隙壁693与694、栅极介电层682、684、686与一栅极层688。栅极介电层682环绕纳米线640的中间区域，栅极介电层684环绕纳米线650的中间区域，栅极介电层686环绕纳米线660的中间区域。栅极层688环绕栅极介电层682、684、686，且栅极层688位于绝缘层610上。纳米线640、650、660的第一侧区域被间隙壁693所包围，纳米线640、650、660的第二侧区域被间隙壁694所包围，且间隙壁693、694位于半导体基板sub上。再者，被栅极结构所环绕的纳米线640、650、660为反熔丝晶体管MGAA_AF的纳米线沟道区域。再者，两个漏/源结构698、699形成于绝缘层610上，位于栅极结构的两侧。漏/源结构698电性接触于纳米线640、650、660的第一端，漏/源结构699电性接触于纳米线640、650、660的第二端。
根据本发明的第二实施例，选择晶体管MGAA_sel与反熔丝晶体管MGAA_AF共享漏/源结构698。再者，反熔丝型一次编程存储单元中的漏/源结构696、698、699与纳米线612、620、630、640、650、660有相同的掺杂型态。举例来说，漏/源结构696、698、699与纳米线612、620、630、640、650、660都为n型掺杂区或者p型掺杂区。
另外，在本发明的第二实施例存储单元中，漏/源结构696连接至一位线(bitline)BL，选择晶体管MGAA_sel的栅极层678连接至一字线(word line)WL，反熔丝晶体管MGAA_AF的栅极层688连接至一反熔丝控制线(antifuse control line)AF。另外，存储单元中的纳米线612、620、630、640、650、660可为长方体纳米线(rectangular nanowire)或者圆柱体纳米线(cylindrical nanowire)。
由于第二实施例存储单元的编程动作、编程抑制动作与读取动作的偏压方式与第一实施例相同。以下仅介绍编程动作，其余不再赘述。
请参照图6B，其所绘示为本发明第二实施例存储单元进行编程动作的偏压示意图。如图6B所示，在编程动作时，反熔丝型控制线AF接收编程电压VPP，位线BL接收接地电压(0V)，字线WL接收开启电压VON。其中，编程电压VPP在3V～6V之间，开启电压VON在0.4V～3V之间。
在编程动作时，存储单元的选择晶体管MGAA_sel开启(turn on)，位线BL的接地电压(0V)经由选择晶体管MGAA_sel的三条纳米线612、620、630传递至反熔丝型晶体管MGAA_AF的漏/源结构698。当反熔丝型控制线AF接收编程电压VPP时，反熔丝型晶体管MGAA_AF的纳米线沟道区域640、650、660与栅极层668之间承受的电压应力(voltage stress)为编程电压VPP，造成栅极介电层682、684、686其中之一破裂(rupture)。举例来说，栅极介电层686破裂，因此存储单元产生编程电流IPGM由反熔丝控制线AF流至位线BL，使得反熔丝型晶体管MGAA_AF的栅极层688与漏/源结构698之间呈现低电阻值。亦即，存储单元被编程为低电阻值的存储状态。
类似地，本发明第二实施例的反熔丝型一次编程存储单元也可以适当地修改。举例来说，选择晶体管MGAA_sel内栅极结构的栅极氧化层672、674、676厚度可以设计大于反熔丝晶体管MGAA_AF内栅极结构的栅极氧化层682、684、686厚度。如此，可以确保存储单元产生较少的漏电流(leakage current)，并提高存储单元的可靠性(reliability)。
另外，也可以修改选择晶体管MGAA_sel与反熔丝晶体管MGAA_AF中纳米线的截面积。举例来说，选择晶体管MGAA_sel内纳米线的截面积大于反熔丝晶体管MGAA_AF内纳米线的截面积。如此，可以提供较低的编程电压VPP来完成编程动作。
再者，第二实施例的存储单元中，选择晶体管MGAA_sel与反熔丝晶体管MGAA_AF都有三条纳米线。当然，本发明并不限定于此，在此领域的技术人员也可以修改为选择晶体管MGAA_sel中有X条纳米线，反熔丝晶体管MGAA_AF中有Y条纳米线，并组合选择晶体管MGAA_sel与反熔丝晶体管MGAA_AF成为反熔丝型一次编程存储单元。其中，X与Y为正整数，X与Y可以是相同或相异的数值。
请参照图7，其所绘示为本发明第三实施例的反熔丝型一次编程存储单元的剖面图。相较于第二实施例的存储单元，第三实施例更增加一GAA晶体管。以下说明仅介绍新增加的GAA晶体管，其余结构与第二实施例存储单元相同，不再赘述。
如图7所示，第三实施例的存储单元包括：第一选择晶体管MGAA_sel1、反熔丝晶体管MGAA_AF以及第二选择晶体管MGAA_sel2。这三个晶体管都设计于半导体基板sub上方。相较于第二实施例的存储单元，第三实施例的存储单元还包括第二选择晶体管MGAA_sel2。
第二选择晶体管MGAA_sel2包括：一漏/源结构699、一漏/源结构522、一栅极结构与三条纳米线510、520、530。栅极结构位于半导体基板sub上方。栅极结构包括:两个间隙壁541与540、三个栅极介电层542、544、546与一栅极层548。栅极介电层542环绕纳米线510的中间区域，栅极介电层544环绕纳米线520的中间区域，栅极介电层546环绕纳米线530的中间区域。栅极层548环绕栅极介电层542、544、546，且栅极层548位于绝缘层610上。纳米线510、520、530的第一侧区域被间隙壁541所包围，纳米线510、520、530的第二侧区域被间隙壁540所包围，且间隙壁541、540位于半导体基板sub上。再者，被栅极结构所环绕的纳米线510、520、530为第二选择晶体管MGAA_sel2的纳米线沟道区域。再者，两个漏/源结构699、522形成于绝缘层610上，位于栅极结构的两侧。漏/源结构699电性接触于纳米线510、520、530的第一端，漏/源结构522电性接触于纳米线510、520、530的第二端。
根据本发明的第三实施例，第二选择晶体管MGAA_sel2与反熔丝晶体管MGAA_AF共享漏/源结构699。再者，反熔丝型一次编程存储单元中的漏/源结构696、698、699、522与纳米线612、620、630、640、650、660、510、520、530有相同的掺杂型态。举例来说，漏/源结构696、698、699、522与纳米线612、620、630、640、650、660、510、520、530都为n型掺杂区或者p型掺杂区。
另外，在本发明的第三实施例存储单元中，漏/源结构696、522连接至一位线(bitline)BL。第一选择晶体管MGAA_sel1的栅极层678与第二选择晶体管MGAA_sel2的栅极层548连接至一字线(word line)WL。反熔丝晶体管MGAA_AF的栅极层688连接至一反熔丝控制线(antifuse control line)AF。再者，第三实施例与第二实施例存储单元的编程动作、编程抑制动作与读取动作的偏压方式类似，此处不再赘述。
再者，第三实施例的存储单元中，第一选择晶体管MGAA_sel1、反熔丝晶体管MGAA_AF与第二选择晶体管MGAA_sel2都有三条纳米线。当然，本发明并不限定于此，在此领域的技术人员也可以修改为第一选择晶体管MGAA_sel1中有X条纳米线，反熔丝晶体管MGAA_AF中有Y条纳米线，第二选择晶体管MGAA_sel2中有Z条纳米线，并组合第一选择晶体管MGAA_sel1、反熔丝晶体管MGAA_AF与第二选择晶体管MGAA_sel2成为反熔丝型一次编程存储单元。其中，X、Y、Z为正整数，X、Y、Z可以是彼此相同或相异的数值。
请参照图8，其所绘示为本发明第四实施例的反熔丝型一次编程存储单元的剖面图。第四实施例的存储单元包括三个GAA晶体管，亦即选择晶体管MGAA_sel、跟随晶体管MGAA_FL以及反熔丝晶体管MGAA_AF。选择晶体管MGAA_sel、跟随晶体管MGAA_FL以及反熔丝晶体管MGAA_AF都设计于半导体基板sub上方。在以下的第四实施例至第七实施例的说明中，选择晶体管MGAA_sel、跟随晶体管MGAA_FL以及反熔丝晶体管MGAA_AF中都包括两条纳米线。
选择晶体管MGAA_sel包括：一漏/源结构797、一漏/源结构798、一栅极结构与两条纳米线712、720。栅极结构位于半导体基板sub上方。栅极结构包括:两个间隙壁791与792、两个栅极介电层772、774与一栅极层776。栅极介电层772环绕纳米线712的中间区域，栅极介电层774环绕纳米线720的中间区域。栅极层776环绕栅极介电层772、774，且栅极层776位于绝缘层710上。纳米线712、720的第一侧区域被间隙壁791所包围，纳米线712、720的第二侧区域被间隙壁792所包围，且间隙壁791、792位于半导体基板sub上。再者，被栅极结构所环绕的纳米线712、720为选择晶体管MGAA_sel的纳米线沟道区域。再者，两个漏/源结构797、798形成于绝缘层710上，位于栅极结构的两侧。漏/源结构797电性接触于纳米线712、720的第一端，漏/源结构798电性接触于纳米线712、720的第二端。
跟随晶体管MGAA_FL包括：一漏/源结构798、一漏/源结构799、一栅极结构与两条纳米线730、740。栅极结构位于半导体基板sub上方。栅极结构包括:两个间隙壁793与794、栅极介电层778、780与一栅极层782。栅极介电层778环绕纳米线730的中间区域，栅极介电层780环绕纳米线740的中间区域。栅极层782环绕栅极介电层778、780，且栅极层782位于绝缘层710上。纳米线730、740的第一侧区域被间隙壁793所包围，纳米线730、740的第二侧区域被间隙壁794所包围，且间隙壁793、794位于半导体基板sub上。再者，被栅极结构所环绕的纳米线730、740为跟随晶体管MGAA_FL的纳米线沟道区域。再者，两个漏/源结构798、799形成于绝缘层710上，位于栅极结构的两侧。漏/源结构798电性接触于纳米线730、740的第一端，漏/源结构799电性接触于纳米线730、740的第二端。
反熔丝晶体管MGAA_AF包括：一漏/源结构799、一漏/源结构711、一栅极结构与两条纳米线750、760。栅极结构位于半导体基板sub上方。栅极结构包括:两个间隙壁795与796、栅极介电层784、786与一栅极层788。栅极介电层784环绕纳米线750的中间区域，栅极介电层786环绕纳米线760的中间区域。栅极层788环绕栅极介电层784、786，且栅极层788位于绝缘层710上。纳米线750、760的第一侧区域被间隙壁795所包围，纳米线750、760的第二侧区域被间隙壁796所包围，且间隙壁795、796位于半导体基板sub上。再者，被栅极结构所环绕的纳米线750、760为反熔丝晶体管MGAA_AF的纳米线沟道区域。再者，两个漏/源结构799、711形成于绝缘层710上，位于栅极结构的两侧。漏/源结构799电性接触于纳米线750、760的第一端，漏/源结构711电性接触于纳米线750、760的第二端。
根据本发明的第四实施例，选择晶体管MGAA_sel与跟随晶体管MGAA_FL共享漏/源结构798，跟随晶体管MGAA_FL与反熔丝晶体管MGAA_AF共享漏/源结构799。再者，反熔丝型一次编程存储单元中的漏/源结构797、798、799、711与纳米线712、720、730、740、750、760有相同的掺杂型态。
另外，在本发明的第四实施例存储单元中，漏/源结构797连接至一位线(bitline)BL，选择晶体管MGAA_sel的栅极层776连接至一字线(word line)WL，跟随晶体管MGAA_FL的栅极层782连接至一跟随线(following line)FL，反熔丝晶体管MGAA_AF的栅极层788连接至一反熔丝控制线(antifuse control line)AF。另外，存储单元中的纳米线712、720、730、740、750、760可为长方体纳米线(rectangular nanowire)或者圆柱体纳米线(cylindricalnanowire)。
类似地，本发明第四实施例的反熔丝型一次编程存储单元也可以适当地修改。举例来说，选择晶体管MGAA_sel内栅极结构的栅极氧化层772、774厚度可以设计大于反熔丝晶体管MGAA_AF内栅极结构的栅极氧化层784、786厚度。另外，也可以修改选择晶体管MGAA_sel与反熔丝晶体管MGAA_AF中纳米线的截面积。举例来说，反熔丝晶体管MGAA_AF内纳米线的截面积小于选择晶体管MGAA_sel内纳米线的截面积。
请参照图9A至图9C，其所绘示为本发明第四实施例存储单元进行编程动作、编程抑制动作与读取动作的偏压示意图。
如图9A所示，在编程动作时，反熔丝型控制线AF接收编程电压VPP，位线BL接收接地电压(0V)，字线WL接收第一开启电压VON1，跟随线FL接收第二开启电压VON2。其中，编程电压VPP在3V～6V之间，第一开启电压VON1与第二开启电压VON2在0.4V～3V之间，且第二开启电压VON2大于等于第一开启电压VON1。
在编程动作时，存储单元的选择晶体管MGAA_sel与跟随晶体管MGAA_FL开启(turnon)，位线BL的接地电压(0V)经由选择晶体管MGAA_sel与跟随晶体管MGAA_FL的纳米线传递至反熔丝型晶体管MGAA_AF的漏/源结构799。当反熔丝型控制线AF接收编程电压VPP时，反熔丝型晶体管MGAA_AF的纳米线沟道区域750、760与栅极层788之间承受的电压应力(voltagestress)为编程电压VPP，造成栅极介电层784、786其中之一破裂(rupture)。举例来说，栅极介电层786破裂，因此存储单元产生编程电流IPGM由反熔丝控制线AF流至位线BL，使得反熔丝型晶体管MGAA_AF的栅极层788与漏/源结构799之间呈现低电阻值。亦即，存储单元被编程为低电阻值的存储状态。
如图9B所示，在编程抑制动作(program inhibit action)时，反熔丝型控制线AF接收编程电压VPP，位线BL接收接地电压(0V)，字线WL接收第一关闭电压VOFF1，跟随线FL接收第二关闭电压VOFF2。在编程抑制动作时，存储单元的选择晶体管MGAA_sel与跟随晶体管MGAA_FL关闭(turn off)，位线BL的接地电压(0V)无法传递至反熔丝型晶体管MGAA_AF的漏/源结构799。当反熔丝型控制线AF接收编程电压VPP时，反熔丝型晶体管MGAA_AF的栅极层788与漏/源结构799之间承受的电压应力很小，无法产生编程电流IPGM，所以反熔丝型晶体管MGAA_AF的栅极介电层784、786未破裂(rupture)。因此，反熔丝型晶体管MGAA_AF的栅极层788与漏/源结构799之间仍维持在高电阻值。亦即，存储单元维持在高电阻值的存储状态。
另外，在编程抑制动作时，也可以将反熔丝型控制线AF浮接(floating)。因此，不论接选择晶体管MGAA_sel与跟随晶体管MGAA_FL开启(turn on)或者关闭(turn off)，反熔丝型晶体管MGAA_AF的栅极介电层784、786也不会破裂(rupture)，存储单元仍可维持在高电阻值的存储状态。或者，在编程抑制动作时，让位线BL所接收的电压等于第一开启电压VON1，也可使存储单元维持在高电阻值的存储状态。
如图9C所示，在读取动作时，反熔丝型控制线AF接收读取电压VREAD，位线BL接收接地电压(0V)，字线WL接第一收开启电压VON1，跟随线FL接第二收开启电压VON2。其中，读取电压VREAD在0.4V～1.6V之间。在读取动作时，存储单元的选择晶体管MGAA_sel与跟随晶体管MGAA_FL(turn on)开启。由于反熔丝型晶体管MGAA_AF的栅极介电层786破裂，栅极层788与漏/源结构799之间呈现低电阻值，所以反熔丝型控制线AF与位线BL之间会产生较大的读取电流IR。
反之，如果存储单元中，反熔丝型晶体管MGAA_AF的栅极介电层786、784未破裂时，则反熔丝型控制线AF与位线BL之间会产生很小(几乎为零)的读取电流IR。也就是说，在读取动作时，根据存储单元所产生的读取电流IR可以判定存储单元为高电阻值的存储状态或者低电阻值的存储状态。
请参照图10，其所绘示为本发明第五实施例的反熔丝型一次编程存储单元的剖面图。相较于第四实施例的存储单元，第五实施例更增加二GAA晶体管。以下说明仅介绍新增加的GAA晶体管，其余结构与第四实施例存储单元相同，不再赘述。
如图10所示，第五实施例的存储单元包括：第一选择晶体管MGAA_sel1、第一跟随晶体管MGAA_FL1、反熔丝晶体管MGAA_AF、第二选择晶体管MGAA_sel2与第二跟随晶体管MGAA_FL2。这五个晶体管都设计于半导体基板sub上方。相较于第四实施例的存储单元，第五实施例的存储单元还包括第二选择晶体管MGAA_sel2与第二跟随晶体管MGAA_FL2。
第二跟随晶体管MGAA_FL2包括：一漏/源结构711、一漏/源结构598、一栅极结构与两条纳米线550、560。栅极结构位于半导体基板sub上方。栅极结构包括:两个间隙壁591与592、两个栅极介电层557、558与一栅极层559。栅极介电层557环绕纳米线550的中间区域，栅极介电层558环绕纳米线560的中间区域。栅极层559环绕栅极介电层557、558，且栅极层559位于绝缘层710上。纳米线550、560的第一侧区域被间隙壁591所包围，纳米线550、560的第二侧区域被间隙壁592所包围，且间隙壁591、592位于半导体基板sub上。再者，被栅极结构所环绕的纳米线550、560为第二跟随晶体管MGAA_FL2的纳米线沟道区域。再者，两个漏/源结构711、598形成于绝缘层710上，位于栅极结构的两侧。漏/源结构711电性接触于纳米线550、560的第一端，漏/源结构598电性接触于纳米线550、560的第二端。
第二选择晶体管MGAA_sel2包括：一漏/源结构598、一漏/源结构599、一栅极结构与两条纳米线57、580。栅极结构位于半导体基板sub上方。栅极结构包括:两个间隙壁593与594、两个栅极介电层577、578与一栅极层579。栅极介电层577环绕纳米线570的中间区域，栅极介电层578环绕纳米线580的中间区域。栅极层579环绕栅极介电层577、578，且栅极层579位于绝缘层710上。纳米线570、580的第一侧区域被间隙壁593所包围，纳米线570、580的第二侧区域被间隙壁594所包围，且间隙壁593、594位于半导体基板sub上。再者，被栅极结构所环绕的纳米线570、580为第二选择晶体管MGAA_sel2的纳米线沟道区域。再者，两个漏/源结构598、599形成于绝缘层710上，位于栅极结构的两侧。漏/源结构598电性接触于纳米线570、580的第一端，漏/源结构599电性接触于纳米线570、580的第二端。
根据本发明的第五实施例，第二跟随晶体管MGAA_FL2与反熔丝晶体管MGAA_AF共享漏/源结构711。第二跟随选择晶体管MGAA_FL2与第二选择晶体管MGAA_sel2共享漏/源结构598。再者，反熔丝型一次编程存储单元中的漏/源结构797、798、799、711、598、599与纳米线712、720、730、740、750、760、550、560、570、580有相同的掺杂型态。
另外，在本发明的第五实施例存储单元中，第一跟随晶体管MGAA_FL1的栅极层782与第二跟随晶体管MGAA_FL2的栅极层559连接至一跟随线FL。第一选择晶体管MGAA_sel1的栅极层776与第二选择晶体管MGAA_sel2的栅极层579连接至一字线(word line)WL。漏/源结构797、599连接至一位线(bit line)BL。再者，第四实施例与第五实施例存储单元的编程动作、编程抑制动作与读取动作的偏压方式类似，此处不再赘述。
再者，第五实施例的存储单元中，第一选择晶体管MGAA_sel1、第一跟随晶体管MGAA_FL1、反熔丝晶体管MGAA_AF、第二跟随晶体管MGAA_FL2与第二选择晶体管MGAA_sel2都有两条纳米线。当然，本发明并不限定于此，在此领域的技术人员也可以修改为第一选择晶体管MGAA_sel1中有V条纳米线，第一跟随晶体管MGAA_FL1中有W条纳米线，反熔丝晶体管MGAA_AF中有X条纳米线，第二跟随晶体管MGAA_FL2中有Y条纳米线，第二选择晶体管MGAA_sel2中有Z条纳米线，并组合第一选择晶体管MGAA_sel1、第一跟随晶体管MGAA_FL1、反熔丝晶体管MGAA_AF、第二跟随晶体管MGAA_FL2与第二选择晶体管MGAA_sel2成为反熔丝型一次编程存储单元。其中，V、W、X、Y、Z为正整数，且V、W、X、Y、Z可以是彼此相同或相异的数值。
请参照图11，其所绘示为本发明第六实施例的反熔丝型一次编程存储单元的剖面图。第六实施例的存储单元包括四个GAA晶体管，亦即第一选择晶体管MGAA_sel1、第二选择晶体管MGAA_sel2、跟随晶体管MGAA_FL以及反熔丝晶体管MGAA_AF。其中，第一选择晶体管MGAA_sel1、第二选择晶体管MGAA_sel2、跟随晶体管MGAA_FL以及反熔丝晶体管MGAA_AF都设计于半导体基板sub上方。
第一选择晶体管MGAA_sel1包括：一漏/源结构887、一漏/源结构888、一栅极结构与两条纳米线812、820。栅极结构位于半导体基板sub上方。栅极结构包括:两个间隙壁892与893、两个栅极介电层817、818与一栅极层819。栅极介电层817环绕纳米线812的中间区域，栅极介电层818环绕纳米线820的中间区域。栅极层819环绕栅极介电层817、818，且栅极层819位于绝缘层810上。纳米线812、820的第一侧区域被间隙壁892所包围，纳米线812、820的第二侧区域被间隙壁893所包围，且间隙壁892、893位于半导体基板sub上。再者，被栅极结构所环绕的纳米线812、820为第一选择晶体管MGAA_sel1的纳米线沟道区域。再者，两个漏/源结构887、888形成于绝缘层810上，位于栅极结构的二侧。漏/源结构887电性接触于纳米线812、820的第一端，漏/源结构888电性接触于纳米线812、820的第二端。
第二选择晶体管MGAA_sel2包括：一漏/源结构888、一漏/源结构889、一栅极结构与两条纳米线830、840。栅极结构位于半导体基板sub上方。栅极结构包括:两个间隙壁894与895、两个栅极介电层837、838与一栅极层839。栅极介电层837环绕纳米线830的中间区域，栅极介电层838环绕纳米线840的中间区域。栅极层839环绕栅极介电层837、838，且栅极层839位于绝缘层810上。纳米线830、840的第一侧区域被间隙壁894所包围，纳米线830、840的第二侧区域被间隙壁895所包围，且间隙壁894、895位于半导体基板sub上。再者，被栅极结构所环绕的纳米线830、840为第二选择晶体管MGAA_sel2的纳米线沟道区域。再者，两个漏/源结构888、889形成于绝缘层810上，位于栅极结构的两侧。漏/源结构888电性接触于纳米线830、840的第一端，漏/源结构889电性接触于纳米线830、840的第二端。
跟随晶体管MGAA_FL包括：一漏/源结构889、一漏/源结构890、一栅极结构与两条纳米线850、860。栅极结构位于半导体基板sub上方。栅极结构包括:两个间隙壁896与897、栅极介电层857、858与一栅极层859。栅极介电层857环绕纳米线850的中间区域，栅极介电层858环绕纳米线860的中间区域。栅极层859环绕栅极介电层857、858，且栅极层859位于绝缘层810上。纳米线850、860的第一侧区域被间隙壁896所包围，纳米线850、860的第二侧区域被间隙壁897所包围，且间隙壁896、897位于半导体基板sub上。再者，被栅极结构所环绕的纳米线850、860为跟随晶体管MGAA_FL的纳米线沟道区域。再者，两个漏/源结构889、890形成于绝缘层810上，位于栅极结构的两侧。漏/源结构889电性接触于纳米线850、860的第一端，漏/源结构890电性接触于纳米线850、860的第二端。
反熔丝晶体管MGAA_AF包括：一漏/源结构890、一漏/源结构891、一栅极结构与两条纳米线870、880。栅极结构位于半导体基板sub上方。栅极结构包括:两个间隙壁898与899、栅极介电层877、878与一栅极层879。栅极介电层877环绕纳米线870的中间区域，栅极介电层878环绕纳米线880的中间区域。栅极层879环绕栅极介电层877、878，且栅极层879位于绝缘层810上。纳米线870、880的第一侧区域被间隙壁898所包围，纳米线870、880的第二侧区域被间隙壁899所包围，且间隙壁898、899位于半导体基板sub上。再者，被栅极结构所环绕的纳米线870、880为反熔丝晶体管MGAA_AF的纳米线沟道区域。再者，两个漏/源结构890、891形成于绝缘层810上，位于栅极结构的两侧。漏/源结构890电性接触于纳米线870、880的第一端，漏/源结构891电性接触于纳米线870、880的第二端。
根据本发明的第六实施例，第一选择晶体管MGAA_sel1与第二选择晶体管MGAA_sel2共享漏/源结构888，第二选择晶体管MGAA_sel2与跟随晶体管MGAA_FL共享漏/源结构889，跟随晶体管MGAA_FL与反熔丝晶体管MGAA_AF共享漏/源结构890。再者，反熔丝型一次编程存储单元中的漏/源结构887、888、889、890、891与纳米线812、820、830、840、850、860、870、880有相同的掺杂型态。
另外，在本发明的第六实施例存储单元中，漏/源结构887连接至一位线(bitline)BL，第一选择晶体管MGAA_sel1的栅极层819与第二选择晶体管MGAA_sel2的栅极层839连接至一字线(word line)WL，跟随晶体管MGAA_FL的栅极层859连接至一跟随线(followingline)FL，反熔丝晶体管MGAA_AF的栅极层879连接至一反熔丝控制线(antifuse controlline)AF。另外，存储单元中的纳米线812、820、830、840、850、860、870、880可为长方体纳米线(rectangular nanowire)或者圆柱体纳米线(cylindrical nanowire)。
再者，第六实施例与第四实施例存储单元的编程动作、编程抑制动作与读取动作的偏压方式类似，此处不再赘述。
请参照图12，其所绘示为本发明第七实施例的反熔丝型一次编程存储单元的剖面图。第七实施例的存储单元包括四个GAA晶体管，亦即选择晶体管MGAA_sel、第一跟随晶体管MGAA_FL1、第二跟随晶体管MGAA_FL2以及反熔丝晶体管MGAA_AF。其中，选择晶体管MGAA_sel、第一跟随晶体管MGAA_FL1、第二跟随晶体管MGAA_FL2以及反熔丝晶体管MGAA_AF都设计于半导体基板sub上方。
选择晶体管MGAA_sel包括：一漏/源结构987、一漏/源结构988、一栅极结构与两条纳米线912、920。栅极结构位于半导体基板sub上方。栅极结构包括:两个间隙壁992与993、两个栅极介电层917、918与一栅极层919。栅极介电层917环绕纳米线912的中间区域，栅极介电层918环绕纳米线920的中间区域。栅极层919环绕栅极介电层917、918，且栅极层919位于绝缘层910上。纳米线912、920的第一侧区域被间隙壁992所包围，纳米线912、920的第二侧区域被间隙壁993所包围，且间隙壁992、993位于半导体基板sub上。再者，被栅极结构所环绕的纳米线912、920为选择晶体管MGAA_sel的纳米线沟道区域。再者，两个漏/源结构987、988形成于绝缘层910上，位于栅极结构的两侧。漏/源结构987电性接触于纳米线912、920的第一端，漏/源结构988电性接触于纳米线912、920的第二端。
第一跟随晶体管MGAA_FL1包括：一漏/源结构988、一漏/源结构989、一栅极结构与两条纳米线930、940。栅极结构位于半导体基板sub上方。栅极结构包括:两个间隙壁994与995、两个栅极介电层937、938与一栅极层939。栅极介电层937环绕纳米线930的中间区域，栅极介电层938环绕纳米线940的中间区域。栅极层939环绕栅极介电层937、938，且栅极层939位于绝缘层910上。纳米线930、940的第一侧区域被间隙壁994所包围，纳米线930、940的第二侧区域被间隙壁995所包围，且间隙壁994、995位于半导体基板sub上。再者，被栅极结构所环绕的纳米线930、940为第一跟随晶体管MGAA_FL1的纳米线沟道区域。再者，两个漏/源结构988、989形成于绝缘层910上，位于栅极结构的两侧。漏/源结构988电性接触于纳米线930、940的第一端，漏/源结构989电性接触于纳米线930、940的第二端。
第二跟随晶体管MGAA_FL2包括：一漏/源结构989、一漏/源结构990、一栅极结构与两条纳米线950、960。栅极结构位于半导体基板sub上方。栅极结构包括:两个间隙壁996与997、栅极介电层957、958与一栅极层959。栅极介电层957环绕纳米线950的中间区域，栅极介电层958环绕纳米线960的中间区域。栅极层959环绕栅极介电层957、958，且栅极层959位于绝缘层910上。纳米线950、960的第一侧区域被间隙壁996所包围，纳米线950、960的第二侧区域被间隙壁997所包围，且间隙壁996、997位于半导体基板sub上。再者，被栅极结构所环绕的纳米线950、960为第二跟随晶体管MGAA_FL2的纳米线沟道区域。再者，两个漏/源结构989、990形成于绝缘层910上，位于栅极结构的两侧。漏/源结构989电性接触于纳米线950、960的第一端，漏/源结构990电性接触于纳米线950、960的第二端。
反熔丝晶体管MGAA_AF包括：一漏/源结构990、一漏/源结构991、一栅极结构与两条纳米线970、980。栅极结构位于半导体基板sub上方。栅极结构包括:两个间隙壁998与999、栅极介电层977、978与一栅极层979。栅极介电层977环绕纳米线970的中间区域，栅极介电层978环绕纳米线980的中间区域。栅极层979环绕栅极介电层977、978，且栅极层979位于绝缘层910上。纳米线970、980的第一侧区域被间隙壁998所包围，纳米线970、980的第二侧区域被间隙壁999所包围，且间隙壁998、999位于半导体基板sub上。再者，被栅极结构所环绕的纳米线970、980为反熔丝晶体管MGAA_AF的纳米线沟道区域。再者，两个漏/源结构990、991形成于绝缘层910上，位于栅极结构的两侧。漏/源结构990电性接触于纳米线970、980的第一端，漏/源结构991电性接触于纳米线970、980的第二端。
根据本发明的第七实施例，选择晶体管MGAA_sel与第一跟随晶体管MGAA_FL1共享漏/源结构988，第一选择晶体管MGAA_FL1与第二跟随晶体管MGAA_FL2共享漏/源结构989，第二跟随晶体管MGAA_FL2与反熔丝晶体管MGAA_AF共享漏/源结构990。再者，反熔丝型一次编程存储单元中的漏/源结构987、988、989、990、991与纳米线912、920、930、940、950、960、970、980有相同的掺杂型态。
另外，在本发明的第七实施例存储单元中，漏/源结构987连接至一位线(bitline)BL，选择晶体管MGAA_sel的栅极层919连接至一字线(word line)WL，第一跟随晶体管MGAA_FL1的栅极层939连接至一第一跟随线FL1，第二跟随晶体管MGAA_FL2的栅极层959连接至一第二跟随线FL2，反熔丝晶体管MGAA_AF的栅极层979连接至一反熔丝控制线(antifusecontrol line)AF。另外，存储单元中的纳米线912、920、930、940、950、960、970、980可为长方体纳米线(rectangular nanowire)或者圆柱体纳米线(cylindrical nanowire)。
另外，第六实施例与第七实施例的存储单元中，四个晶体管内都有两条纳米线。当然，本发明并不限定于此，在此领域的技术人员也可以修改为每个晶体管具有一条以上的纳米线，且四个晶体管中的纳米线数目可以不相同。
另外，在此领域的技术人员也可以仅使用图1B或图2B的GAA晶体管来作为反熔丝晶体管，并且搭配任何形式的选择晶体管，例如鳍式晶体管(fin-FET)，来组成本发明的反熔丝型一次编程存储单元。举例来说，在其他的实施例中，以图2B的GAA晶体管作为反熔丝晶体管，而以鳍式晶体管作为选择晶体管，并组成本发明的反熔丝型一次编程存储单元。也就是说，将选择晶体管的一第一漏/源端连接至一位线BL，选择晶体管的一栅极端连接至一字线WL，选择晶体管的一第二漏/源端连接至漏/源结构232，且将栅极结构的栅极层228连接至一反熔丝控制线AF。
综上所述，虽然本发明已以优选实施例揭露如上，然而其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应当以所附的权利要求所界定的为准。

Claims (25)

1.一种反熔丝型一次编程存储单元，包括：
半导体基板；
绝缘层，位于该半导体基板的表面上方；
第一纳米线；
第一栅极结构，包括第一间隙壁、第二间隙壁、第一栅极介电层与第一栅极层；其中，该第一栅极介电层环绕该第一纳米线的中间区域，该第一栅极层环绕该第一栅极介电层，该第一栅极层位于该绝缘层上方，该第一纳米线的第一侧区域被该第一间隙壁包围，该第一纳米线的第二侧区域被该第二间隙壁包围，且该第一间隙壁与该第二间隙壁位于该半导体基板上方；
第一漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的第一端；
第二漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的第二端；其中，该第一纳米线、该第一栅极结构、该第一漏/源结构与该第二漏/源结构形成第一选择晶体管；
第二纳米线；其中该第二漏/源结构电性接触于该第二纳米线的第一端；
第二栅极结构，包括第三间隙壁、第四间隙壁、第二栅极介电层与第二栅极层；其中，该第二栅极介电层环绕该第二纳米线的中间区域，该第二栅极层环绕该第二栅极介电层，该第二栅极层位于该绝缘层上方，该第二纳米线的第一侧区域被该第三间隙壁包围，该第二纳米线的第二侧区域被该第四间隙壁包围，且该第三间隙壁与该第四间隙壁位于该半导体基板上方；以及
第三漏/源结构，形成于该绝缘层上方，并且电性接触于该第二纳米线的第二端；其中，该第二纳米线、该第二栅极结构、该第二漏/源结构与该第三漏/源结构形成反熔丝晶体管；
其中，该第一选择晶体管与该反熔丝择晶体管为环绕式栅极晶体管，该第一漏/源结构连接至位线，该第一栅极结构的该第一栅极层连接至字线，且该第二栅极结构的该第二栅极层连接至反熔丝控制线。
2.如权利要求1所述的反熔丝型一次编程存储单元，其中该第一栅极介电层的厚度大于该第二栅极介电层的厚度。
3.如权利要求1所述的反熔丝型一次编程存储单元，其中该第二纳米线的截面积小于该第一纳米线的截面积。
4.如权利要求1所述的反熔丝型一次编程存储单元，还包括：
第三纳米线；其中该第三漏/源结构电性接触于该第三纳米线的第一端；
第三栅极结构，包括第五间隙壁、第六间隙壁、第三栅极介电层与第三栅极层；其中，该第三栅极介电层环绕该第三纳米线的中间区域，该第三栅极层环绕该第三栅极介电层，该第三栅极层位于该绝缘层上方，该第三纳米线的第一侧区域被该第五间隙壁包围，该第三纳米线的第二侧区域被该第六间隙壁包围，且该第五间隙壁与该第六间隙壁位于该半导体基板上方；以及
第四漏/源结构，形成于该绝缘层上方，并且电性接触于该第三纳米线的第二端；
其中，该第三纳米线、该第三栅极结构、该第三漏/源结构与该第四漏/源结构形成第二选择晶体管；
其中，该第二选择晶体管为该环绕式栅极晶体管，该第四漏/源结构连接至该位线，且该第三栅极结构的该第三栅极层连接至该字线。
5.如权利要求1所述的反熔丝型一次编程存储单元，还包括：
第三纳米线；其中该第三纳米线的第一端电性接触于该第一漏/源结构，且该第三纳米线的第二端电性接触于该第二漏/源结构；
其中，该第一栅极结构还包括第三栅极介电层，该第三栅极介电层环绕该第三纳米线的中间区域，该第一栅极层环绕该第三栅极介电层，该第三纳米线的第一侧区域被该第一间隙壁包围，且该第三纳米线的第二侧区域被该第二间隙壁包围。
6.如权利要求1所述的反熔丝型一次编程存储单元，还包括：
第三纳米线；其中该第三纳米线的第一端电性接触于该第二漏/源结构，且该第三纳米线的第二端电性接触于该第三漏/源结构；
其中，该第二栅极结构还包括第三栅极介电层，该第三栅极介电层环绕该第三纳米线的中间区域，该第二栅极层环绕该第三栅极介电层，该第三纳米线的第一侧区域被该第三间隙壁包围，且该第三纳米线的第二侧区域被该第四间隙壁包围。
7.如权利要求1所述的反熔丝型一次编程存储单元，还包括：
第三纳米线；其中该第三纳米线的第一端电性接触于该第一漏/源结构，且该第三纳米线的第二端电性接触于该第二漏/源结构；以及
第四纳米线；其中该第四纳米线的第一端电性接触于该第二漏/源结构，且该第四纳米线的第二端电性接触于该第三漏/源结构；
其中，该第一栅极结构还包括第三栅极介电层，该第三栅极介电层环绕该第三纳米线的中间区域，该第一栅极层环绕该第三栅极介电层，该第三纳米线的第一侧区域被该第一间隙壁包围，且该第三纳米线的第二侧区域被该第二间隙壁包围；
其中，该第二栅极结构还包括第四栅极介电层，该第四栅极介电层环绕该第四纳米线的中间区域，该第二栅极层环绕该第四栅极介电层，该第四纳米线的第一侧区域被该第三间隙壁包围，且该第四纳米线的第二侧区域被该第四间隙壁包围。
8.如权利要求7所述的反熔丝型一次编程存储单元，其中于编程动作时，该位线接收接地电压，该字线接收开启电压，该反熔丝控制线接收编程电压，造成该第二栅极介电层与该第四栅极介电层其中之一破裂，使得该反熔丝型一次编程存储单元被编程为低电阻值的存储状态。
9.如权利要求7所述的反熔丝型一次编程存储单元，其中于读取动作时，该位线接收接地电压，该字线接收开启电压，该反熔丝控制线接收读取电压，该反熔丝型一次编程存储单元产生读取电流；以及，根据该读取电流决定该反熔丝型一次编程存储单元的存储状态。
10.如权利要求7所述的反熔丝型一次编程存储单元，还包括：
第五纳米线；其中该第三漏/源结构电性接触于该第五纳米线的第一端；
第六纳米线；其中该第三漏/源结构电性接触于该第六纳米线的第一端；
第三栅极结构，包括第五间隙壁、第六间隙壁、第五栅极介电层、第六栅极介电层与第三栅极层；其中，该第五栅极介电层环绕该第五纳米线的中间区域，该第三栅极层环绕该第五栅极介电层，该第六栅极介电层环绕该第六纳米线的中间区域，该第三栅极层环绕该第六栅极介电层，该第三栅极层位于该绝缘层上方，该第五纳米线的第一侧区域被该第五间隙壁包围，该第五纳米线的第二侧区域被该第六间隙壁包围，该第六纳米线的第一侧区域被该第五间隙壁包围，该第六纳米线的第二侧区域被该第六间隙壁包围，且该第五间隙壁与该第六间隙壁位于该半导体基板上方；以及
第四漏/源结构，形成于该绝缘层上方，电性接触于该第五纳米线的第二端，并且电性接触于该第六纳米线的第二端；
其中，该第五纳米线、该第六纳米线、该第三栅极结构、该第三漏/源结构与该第四漏/源结构形成第二选择晶体管；
其中，该第二选择晶体管为该环绕式栅极晶体管，该第四漏/源结构接至该位线，且该第三栅极结构的该第三栅极层连接至该字线。
11.一种反熔丝型一次编程存储单元，包括：
半导体基板；
绝缘层，位于该半导体基板的表面上方；
第一纳米线；
第一栅极结构，包括第一间隙壁、第二间隙壁、第一栅极介电层与第一栅极层；其中，该第一栅极介电层环绕该第一纳米线的中间区域，该第一栅极层环绕该第一栅极介电层，该第一栅极层位于该绝缘层上方，该第一纳米线的第一侧区域被该第一间隙壁包围，该第一纳米线的第二侧区域被该第二间隙壁包围，且该第一间隙壁与该第二间隙壁位于该半导体基板上方；
第一漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的第一端；
第二漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的第二端；其中，该第一纳米线、该第一栅极结构、该第一漏/源结构与该第二漏/源结构形成第一选择晶体管；
第二纳米线；其中该第二漏/源结构电性接触于该第二纳米线的第一端；
第二栅极结构，包括第三间隙壁、第四间隙壁、第二栅极介电层与第二栅极层；其中，该第二栅极介电层环绕该第二纳米线的中间区域，该第二栅极层环绕该第二栅极介电层，该第二栅极层位于该绝缘层上方，该第二纳米线的第一侧区域被该第三间隙壁包围，该第二纳米线的第二侧区域被该第四间隙壁包围，且该第三间隙壁与该第四间隙壁位于该半导体基板上方；
第三漏/源结构，形成于该绝缘层上方，并且电性接触于该第二纳米线的第二端；其中，该第二纳米线、该第二栅极结构、该第二漏/源结构与该第三漏/源结构形成第一跟随晶体管；
第三纳米线；其中该第三漏/源结构电性接触于该第三纳米线的第一端；
第三栅极结构，包括第五间隙壁、第六间隙壁、第三栅极介电层与第三栅极层；其中，该第三栅极介电层环绕该第三纳米线的中间区域，该第三栅极层环绕该第三栅极介电层，该第三栅极层位于该绝缘层上方，该第三纳米线的第一侧区域被该第五间隙壁包围，该第三纳米线的第二侧区域被该第六间隙壁包围，且该第五间隙壁与该第六间隙壁位于该半导体基板上方；以及
第四漏/源结构，形成于该绝缘层上方，并且电性接触于该第三纳米线的第二端；其中该第三纳米线、该第三栅极结构、该第三漏/源结构与该第四漏/源结构形成反熔丝晶体管；
其中，该第一选择晶体管、该第一跟随晶体管与该反熔丝择晶体管为环绕式栅极晶体管，该第一漏/源结构连接至位线，该第一栅极结构的该第一栅极层连接至字线，该第二栅极结构的该第二栅极层连接至跟随线，且该第三栅极结构的该第三栅极层连接至反熔丝控制线。
12.如权利要求11所述的反熔丝型一次编程存储单元，其中该第一栅极介电层的厚度大于该第三栅极介电层的厚度。
13.如权利要求11所述的反熔丝型一次编程存储单元，其中该第三纳米线的截面积小于该第一纳米线的截面积。
14.如权利要求11所述的反熔丝型一次编程存储单元，还包括：
第四纳米线；其中该第四漏/源结构电性接触于该第四纳米线的第一端；
第四栅极结构，包括第七间隙壁、第八间隙壁、第四栅极介电层与第四栅极层；其中，该第四栅极介电层环绕该第四纳米线的中间区域，该第四栅极层环绕该第四栅极介电层，该第四栅极层位于该绝缘层上方，该第四纳米线的第一侧区域被该第七间隙壁包围，该第四纳米线的第二侧区域被该第八间隙壁包围，且该第七间隙壁与该第八间隙壁位于该半导体基板上方；
第五漏/源结构，形成于该绝缘层上方，并且电性接触于该第四纳米线的第二端；其中，该第四纳米线、该第四栅极结构、该第四漏/源结构与该第五漏/源结构形成第二跟随晶体管；
第五纳米线；其中该第五漏/源结构电性接触于该第五纳米线的第一端；
第五栅极结构，包括第九间隙壁、第十间隙壁、第五栅极介电层与第五栅极层；其中，该第五栅极介电层环绕该第五纳米线的中间区域，该第五栅极层环绕该第五栅极介电层，该第五栅极层位于该绝缘层上方，该第五纳米线的第一侧区域被该第九间隙壁包围，该第五纳米线的第二侧区域被该第十间隙壁包围，且该第九间隙壁与该第十间隙壁位于该半导体基板上方；以及
第六漏/源结构，形成于该绝缘层上方，并且电性接触于该第五纳米线的第二端；其中，该第五纳米线、该第五栅极结构、该第五漏/源结构与该第六漏/源结构形成第二选择晶体管；
其中，该第二跟随晶体管与该第二选择晶体管为该环绕式栅极晶体管，该第六漏/源结构连接至该位线，且该第五栅极结构的该第五栅极层连接至该字线，且该第四栅极结构的该第四栅极层连接至该跟随线。
15.如权利要求11所述的反熔丝型一次编程存储单元，还包括：
第四纳米线；其中该第一漏/源结构电性接触于该第四纳米线的第一端，且该第二漏/源结构电性接触于该第四纳米线的第二端；
第五纳米线；其中该第二漏/源结构电性接触于该第五纳米线的第一端，且该第三漏/源结构电性接触于该第五纳米线的第二端；以及
第六纳米线；其中该第三漏/源结构电性接触于该第六纳米线的第一端，且该第四漏/源结构电性接触于该第六纳米线的第二端；
其中，该第一栅极结构还包括第四栅极介电层，该第四栅极介电层环绕该第四纳米线的中间区域，该第一栅极层环绕该第四栅极介电层，该第四纳米线的第一侧区域被该第一间隙壁包围，且该第四纳米线的第二侧区域被该第二间隙壁包围；
其中，该第二栅极结构还包括第五栅极介电层，该第五栅极介电层环绕该第五纳米线的中间区域，该第二栅极层环绕该第五栅极介电层，该第五纳米线的第一侧区域被该第三间隙壁包围，且该第五纳米线的第二侧区域被该第四间隙壁包围；
其中，该第三栅极结构还包括第六栅极介电层，该第六栅极介电层环绕该第六纳米线的中间区域，该第三栅极层环绕该第六栅极介电层，该第六纳米线的第一侧区域被该第五间隙壁包围，且该第六纳米线的第二侧区域被该第六间隙壁包围。
16.如权利要求15所述的反熔丝型一次编程存储单元，其中于编程动作时，该位线接收接地电压，该字线接收第一开启电压，该跟随线接收第二开启电压，该反熔丝控制线接收编程电压，造成该第三栅极介电层与该第六栅极介电层其中之一破裂，使得该反熔丝型一次编程存储单元被编程为低电阻值的存储状态。
17.如权利要求15所述的反熔丝型一次编程存储单元，其中于读取动作时，该位线接收接地电压，该字线接收第一开启电压，该跟随线接收第二开启电压，该反熔丝控制线接收读取电压，该反熔丝型一次编程存储单元产生读取电流；以及，根据该读取电流决定该反熔丝型一次编程存储单元的存储状态。
18.如权利要求15所述的反熔丝型一次编程存储单元，还包括：
第七纳米线；其中该第四漏/源结构电性接触于该第七纳米线的第一端；
第八纳米线；其中该第四漏/源结构电性接触于该第八纳米线的第一端；
第四栅极结构，包括第七间隙壁、第八间隙壁、第七栅极介电层、第八栅极介电层与第四栅极层；其中，该第七栅极介电层环绕该第七纳米线的中间区域，该第八栅极介电层环绕该第八纳米线的中间区域，该第四栅极层环绕该第七栅极介电层与该第八栅极介电层，该第四栅极层位于该绝缘层上方，该第七纳米线的第一侧区域被该第七间隙壁包围，该第七纳米线的第二侧区域被该第八间隙壁包围，该第八纳米线的第一侧区域被该第七间隙壁包围，该第八纳米线的第二侧区域被该第八间隙壁包围，且该第七间隙壁与该第八间隙壁位于该半导体基板上方；
第五漏/源结构，形成于该绝缘层上方，电性接触于该第七纳米线的第二端，并且电性接触于该第八纳米线的第二端；其中，该第七纳米线、该第八纳米线、该第四栅极结构、该第四漏/源结构与该第五漏/源结构形成第二跟随晶体管；
第九纳米线；其中该第五漏/源结构电性接触于该第九纳米线的第一端；
第十纳米线；其中该第五漏/源结构电性接触于该第十纳米线的第一端；
第五栅极结构，包括第九间隙壁、第十间隙壁、第九栅极介电层、第十栅极介电层与第五栅极层；其中，该第九栅极介电层环绕该第九纳米线的中间区域，该第十栅极介电层环绕该第十纳米线的中间区域，该第五栅极层环绕该第九栅极介电层与该第十栅极介电层，该第五栅极层位于该绝缘层上方，该第九纳米线的第一侧区域被该第九间隙壁包围，该第九纳米线的第二侧区域被该第十间隙壁包围，该第十纳米线的第一侧区域被该第九间隙壁包围，该第十纳米线的第二侧区域被该第十间隙壁包围，且该第九间隙壁与该第十间隙壁位于该半导体基板上方；以及
第六漏/源结构，形成于该绝缘层上方，电性接触于该第九纳米线的第二端，并且电性接触于该第十纳米线的第二端；其中，该第九纳米线、该第十纳米线、该第五栅极结构、该第五漏/源结构与该第六漏/源结构形成第二选择晶体管；
其中，该第二跟随晶体管与该第二选择晶体管为该环绕式栅极晶体管，该第六漏/源结构连接至该位线，且该第五栅极结构的该第五栅极层连接至该字线，且该第四栅极结构的该第四栅极层连接至该跟随线。
19.一种反熔丝型一次编程存储单元，包括：
半导体基板；
绝缘层，位于该半导体基板的表面上方；
第一纳米线；
第一栅极结构，包括第一间隙壁、第二间隙壁、第一栅极介电层与第一栅极层；其中，该第一栅极介电层环绕该第一纳米线的中间区域，该第一栅极层环绕该第一栅极介电层，该第一栅极层位于该绝缘层上方，该第一纳米线的第一侧区域被该第一间隙壁包围，该第一纳米线的第二侧区域被该第二间隙壁包围，且该第一间隙壁与该第二间隙壁位于该半导体基板上方；
第一漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的第一端；
第二漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的第二端；其中，该第一纳米线、该第一栅极结构、该第一漏/源结构与该第二漏/源结构形成第一晶体管；
第二纳米线；其中该第二漏/源结构电性接触于该第二纳米线的第一端；
第二栅极结构，包括第三间隙壁、第四间隙壁、第二栅极介电层与第二栅极层；其中，该第二栅极介电层环绕该第二纳米线的中间区域，该第二栅极层环绕该第二栅极介电层，该第二栅极层位于该绝缘层上方，该第二纳米线的第一侧区域被该第三间隙壁包围，该第二纳米线的第二侧区域被该第四间隙壁包围，且该第三间隙壁与该第四间隙壁位于该半导体基板上方；
第三漏/源结构，形成于该绝缘层上方，并且电性接触于该第二纳米线的第二端；其中，该第二纳米线、该第二栅极结构、该第二漏/源结构与该第三漏/源结构形成第二晶体管；
第三纳米线；其中该第三漏/源结构电性接触于该第三纳米线的第一端；
第三栅极结构，包括第五间隙壁、第六间隙壁、第三栅极介电层与第三栅极层；其中，该第三栅极介电层环绕该第三纳米线的中间区域，该第三栅极层环绕该第三栅极介电层，该第三栅极层位于该绝缘层上方，该第三纳米线的第一侧区域被该第五间隙壁包围，该第三纳米线的第二侧区域被该第六间隙壁包围，且该第五间隙壁与该第六间隙壁位于该半导体基板上方；
第四漏/源结构，形成于该绝缘层上方，并且电性接触于该第三纳米线的第二端；其中该第三纳米线、该第三栅极结构、该第三漏/源结构与该第四漏/源结构形成第三晶体管；
第四纳米线；其中该第四漏/源结构电性接触于该第四纳米线的第一端；
第四栅极结构，包括第七间隙壁、第八间隙壁、第四栅极介电层与第四栅极层；其中，该第四栅极介电层环绕该第四纳米线的中间区域，该第四栅极层环绕该第四栅极介电层，该第四栅极层位于该绝缘层上方，该第四纳米线的第一侧区域被该第七间隙壁包围，该第四纳米线的第二侧区域被该第八间隙壁包围，且该第七间隙壁与该第八间隙壁位于该半导体基板上方；以及
第五漏/源结构，形成于该绝缘层上方，并且电性接触于该第四纳米线的第二端；其中，该第四纳米线、该第四栅极结构、该第四漏/源结构与该第五漏/源结构形成反熔丝晶体管；
其中，该第一晶体管、该第二晶体管、该第三晶体管与该反熔丝择晶体管为环绕式栅极晶体管。
20.如权利要求19所述的反熔丝型一次编程存储单元，还包括：
第五纳米线；其中该第一漏/源结构电性接触于该第五纳米线的第一端，且该第二漏/源结构电性接触于该第五纳米线的第二端；
第六纳米线；其中该第二漏/源结构电性接触于该第六纳米线的第一端，且该第三漏/源结构电性接触于该第六纳米线的第二端；
第七纳米线；其中该第三漏/源结构电性接触于该第七纳米线的第一端，且该第四漏/源结构电性接触于该第七纳米线的第二端；以及
第八纳米线；其中该第四漏/源结构电性接触于该第八纳米线的第一端，且该第五漏/源结构电性接触于该第八纳米线的第二端；
其中，该第一栅极结构还包括第五栅极介电层，该第五栅极介电层环绕该第五纳米线的中间区域，该第一栅极层环绕该第五栅极介电层，该第五纳米线的第一侧区域被该第一间隙壁包围，且该第五纳米线的第二侧区域被该第二间隙壁包围；
其中，该第二栅极结构还包括第六栅极介电层，该第六栅极介电层环绕该第六纳米线的中间区域，该第二栅极层环绕该第六栅极介电层，该第六纳米线的第一侧区域被该第三间隙壁包围，且该第六纳米线的第二侧区域被该第四间隙壁包围；
其中，该第三栅极结构还包括第七栅极介电层，该第七栅极介电层环绕该第七纳米线的中间区域，该第三栅极层环绕该第七栅极介电层，该第七纳米线的第一侧区域被该第五间隙壁包围，且该第七纳米线的第二侧区域被该第六间隙壁包围；
其中，该第四栅极结构还包括第八栅极介电层，该第八栅极介电层环绕该第八纳米线的中间区域，该第四栅极层环绕该第八栅极介电层，该第八纳米线的第一侧区域被该第七间隙壁包围，且该第八纳米线的第二侧区域被该第八间隙壁包围。
21.如权利要求20所述的反熔丝型一次编程存储单元，其中该第一晶体管为第一选择晶体管，该第二晶体管为第二选择晶体管，该第三晶体管为跟随晶体管，该第一漏/源结构连接至位线，该第一栅极结构的该第一栅极层连接至字线，该第二栅极结构的该第二栅极层连接至该字线，该第三栅极结构的该第三栅极层连接至跟随线，且该第四栅极结构的该第四栅极层连接至反熔丝控制线。
22.如权利要求20所述的反熔丝型一次编程存储单元，其中该第一晶体管为选择晶体管，该第二晶体管为第一跟随晶体管，该第三晶体管为第二跟随晶体管，该第一漏/源结构连接至位线，该第一栅极结构的该第一栅极层连接至字线，该第二栅极结构的该第二栅极层连接至第一跟随线，该第三栅极结构的该第三栅极层连接至第二跟随线，且该第四栅极结构的该第四栅极层连接至反熔丝控制线。
23.一种反熔丝型一次编程存储单元，包括：
半导体基板；
绝缘层，位于该半导体基板的表面上方；
第一纳米线；
第一栅极结构，包括第一间隙壁、第二间隙壁、第一栅极介电层与第一栅极层；其中，该第一栅极介电层环绕该第一纳米线的中间区域，该第一栅极层环绕该第一栅极介电层，该第一栅极层位于该绝缘层上方，该第一纳米线的第一侧区域被该第一间隙壁包围，该第一纳米线的第二侧区域被该第二间隙壁包围，且该第一间隙壁与该第二间隙壁位于该半导体基板上方；
第一漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的第一端；以及
第二漏/源结构，形成于该绝缘层上方，并且电性接触于该第一纳米线的第二端；其中，该第一纳米线、该第一栅极结构、该第一漏/源结构与该第二漏/源结构形成反熔丝晶体管，该第一纳米线、该第一漏/源结构与该第二漏/源结构有相同的掺杂型态；
其中，该反熔丝择晶体管为该反熔丝型一次编程存储单元的存储单元，且该反熔丝择晶体管为环绕式栅极晶体管；
其中，当进行编程动作时，该第一栅极介电层破裂，使得该一次编程存储单元被编程为低电阻值的存储状态。
24.如权利要求23所述的反熔丝型一次编程存储单元，还包括：
第二纳米线；其中该第一漏/源结构电性接触于该第二纳米线的第一端，该第二漏/源结构电性接触于该第二纳米线的第二端，该第一纳米线与该第二纳米线有相同的掺杂型态；
其中，该第一栅极结构还包括第二栅极介电层，该第二栅极介电层环绕该第二纳米线的中间区域，该第一栅极层环绕该第二栅极介电层，该第二纳米线的第一侧区域被该第一间隙壁包围，该第二纳米线的第二侧区域被该第二间隙壁包围。
25.如权利要求24所述的反熔丝型一次编程存储单元，还包括：
选择晶体管，该选择晶体管的第一漏/源端连接至位线，该选择晶体管的
栅极端连接至字线，该选择晶体管的第二漏/源端连接至该第一漏/源结构，
且该栅极结构的该栅极层连接至反熔丝控制线。
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