WO2020153618A1 - 양방향 구동 특성을 갖는 스위칭 소자 및 그 동작 방법 - Google Patents

양방향 구동 특성을 갖는 스위칭 소자 및 그 동작 방법 Download PDF

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Definitions

  • the following embodiments relate to a selection element, which is a technique for implementing a selection element supporting a bidirectional switching operation.
  • the 3D V-NAND memory currently implements the highest density, but the string height increases as it goes higher, and it will be limited in the implementation of ultra-high density due to the process difficulty to form a higher level than 100. Is expected.
  • next-generation memory devices such as STT-MRAM, FeRAM, ReRAM, and PCRAM, which are superior in power, data retention, and write/read characteristics compared to general memory devices, have been studied.
  • PCRAM (hereinafter referred to as phase change memory) responds to the heat generated by the current flow between the first electrode and the second electrode or the voltage difference applied to the phase change layer, and thereby changes the phase change characteristics of the phase change layer.
  • the binary value is represented by the change in the resistance state.
  • PCRAM changes the crystalline state of the phase change layer between crystalline and amorphous as heat is supplied to the phase change layer, based on a phase change characteristic having low resistance when crystalline and high resistance when crystalline.
  • a binary value corresponding to each resistance state may be represented (eg, when the crystalline state of the phase change layer has low resistance as crystalline, it represents a set state of binary value [0], and the crystalline state of the phase change layer is amorphous In case of having high resistance, it shows reset status of binary value [1]).
  • phase change memory Since the phase change memory is manufactured at a low cost and is capable of high-speed operation, it has been actively researched as a next-generation semiconductor memory device, and is proposed as a structure implemented with various 3D architectures to improve the 2D phase scaling limit. have.
  • the conventional OTS used as a selection element in the phase change memory has a disadvantage that it is difficult to achieve high integration in scaling because it requires an intermediate electrode disposed between the phase change layer and the contact, and the problem of material reliability due to scaling , It is difficult to block the leakage current.
  • DRAM dynamic random access memory
  • improvement of a selection device according to scaling of a memory cell is a very important task.
  • the performance of this selection element is closely related to the leakage current. That is, DRAM is being researched and developed in a direction to secure the performance of the selected element by suppressing leakage current.
  • DRAM selection devices of 10 nm or less require device characteristics capable of significantly suppressing leakage current different from the proposed structures.
  • One embodiment proposes a phase change memory that implements a selection element that replaces the conventional OTS.
  • one embodiment forms an NPN structure with an N-type upper layer and a lower layer on both ends of the P-type intermediate layer and the intermediate layer, thereby forming bi-directional PN diodes through the NPN structure, while simultaneously implementing bi-directional current driving, and bi-directional PN.
  • a phase change memory cell and the phase change memory element which implement a selection element that selectively switches the voltage applied from the first electrode and the second electrode to the intermediate layer using diodes.
  • one embodiment proposes a phase change memory cell and the phase change memory element in which the function of the data storage and the function of the selection element are integrated by configuring the selection element in a structure including an intermediate layer used as a data storage. .
  • At least one tunneling thin film is disposed in at least one of the region between the upper layer and the intermediate layer or the region between the lower layer and the intermediate layer, thereby reducing the leakage current in the intermediate layer, the phase change memory cell and the phase change.
  • a memory device is proposed.
  • one embodiment proposes a phase change memory cell and a phase change memory device that further reduce leakage current by using a material having a low leakage current characteristic as an N-type semiconductor material constituting the upper and lower layers.
  • the exemplary embodiments form a PN diode with a P-type phase change layer and an N-type semiconductor layer through a P-type phase change layer and an N-type semiconductor layer between the first electrode and the second electrode,
  • a Schottky diode at the contact interface between the P-type phase change layer and the second electrode, a phase change memory element that implements a bidirectional current driving while simultaneously implementing a phase change layer and a selection element used as a data storage is integrated. Suggest.
  • the DRAM of the select element of the DRAM has an extremely low leakage current, so that the IGZO channel structure is formed in the silicon substrate so that the IGZO channel structure is used as at least a part of the channel region of the DRAM select element.
  • a selection device and a method of manufacturing the same are proposed.
  • the phase change memory element includes a first electrode; A second electrode; And a phase change memory cell interposed between the first electrode and the second electrode, wherein the phase change memory cell is changed in a crystal state by a voltage applied through the first electrode and the second electrode. Therefore, the P-type intermediate layer used as a data storage; An upper layer and a lower layer formed on both ends of the intermediate layer with an N type semiconductor material; And at least one of a region between the upper layer and the intermediate layer or a region between the lower layer and the intermediate layer, to reduce leakage current in the intermediate layer or intermixing between a P-type dopant and an N-type dopant. It includes at least one tunneling thin film to prevent.
  • the at least one tunneling thin film may be formed of a material and a thickness to reduce the leakage current or prevent intermixing between a P-type dopant and an N-type dopant, while allowing the tunneling current to flow. have.
  • the phase change memory cell is formed of an NPN structure, and may be characterized in that it selectively switches voltages applied from the first electrode and the second electrode to the intermediate layer.
  • phase change memory cell may be characterized in that bidirectional PN diodes are formed through an NPN structure to implement bidirectional current driving.
  • the phase-change memory cell performs a write operation to change the crystal state of the intermediate layer as the intermediate layer is depleted by the reverse bias of the NP in the NPN structure and tunneling current flows. It can be characterized by.
  • the phase change memory cell performs a read operation to read a voltage difference caused by a depletion turn-on voltage fluctuating according to a change in a crystal state of the intermediate layer, or a readout according to a change in resistance of the intermediate layer It may be characterized by performing a read operation to read the current.
  • the intermediate layer may be formed by containing a transition metal in a phase change material so as to have reverse phase change characteristics.
  • the phase change memory having a three-dimensional architecture includes: at least one first electrode formed to extend in a horizontal direction; A second electrode formed to extend in a direction perpendicular to the at least one first electrode; And at least one phase change memory cell interposed between the at least one first electrode and the second electrode, wherein each of the at least one phase change memory cell includes the at least one first electrode and the second.
  • a P-type intermediate layer used as a data storage as the crystal state changes according to the voltage applied through the electrode; An upper layer and a lower layer formed on both ends of the intermediate layer with an N type semiconductor material; And at least one of a region between the upper layer and the intermediate layer or a region between the lower layer and the intermediate layer, to reduce leakage current in the intermediate layer or prevent intermixing between the P-type dopant and the N-type dopant. And at least one tunneling thin film.
  • the phase change memory element includes: a first electrode; A second electrode; A P-type phase change layer interposed between the first electrode and the second electrode and used as a data storage as a crystal state changes by a voltage applied through the first electrode and the second electrode; And an N-type semiconductor layer disposed on the P-type phase change layer, wherein the P-type phase change layer and the N-type semiconductor layer form a PN diode, and the P-type phase change.
  • the layer is characterized by forming a Schottky diode at the contact interface with the second electrode.
  • the phase-change memory device may be characterized by implementing bidirectional current driving using the PN diode and the Schottky diode.
  • the P-type phase change layer is formed by doping nitrogen into a phase change material containing a transition metal to form a Schottky diode having a stable Schottky characteristic at a contact interface with the second electrode. It can be characterized by.
  • a DRAM selection device for reducing leakage current includes: a silicon substrate; A word line embedded in the silicon substrate; And an IGZO channel structure formed in the silicon substrate to surround at least a portion of the word line, wherein the IGZO channel structure is used as at least a portion of a channel region in the DRAM selection device.
  • the depth at which the IGZO channel structure surrounds at least a portion of the word line includes a value such that the IGZO channel structure is used as at least a portion of a channel region in the DRAM selection element and/or the leakage current in the DRAM selection element. It can be characterized in that it is determined to be a value to reduce more than a certain value.
  • the IGZO channel structure may be characterized in that it is formed in the silicon substrate using an ALD (Atomic Layer Deposition) process or an epitaxial growth process.
  • ALD Atomic Layer Deposition
  • the DRAM selection elements may be stacked while being provided in a plurality in a vertical direction or a horizontal direction to form a three-dimensional structure.
  • One embodiment may propose a phase change memory that implements a selection element that replaces the conventional OTS.
  • one embodiment forms an NPN structure with an N-type upper layer and a lower layer on both ends of the P-type intermediate layer and the intermediate layer, thereby forming bi-directional PN diodes through the NPN structure, while simultaneously implementing bi-directional current driving, and bi-directional PN. It is possible to propose a phase change memory cell and the phase change memory element that implement a selection element that selectively switches the voltage applied from the first electrode and the second electrode to the intermediate layer using diodes.
  • the selection element by configuring the selection element with a structure including an intermediate layer used as a data storage, the function of the data storage and the function of the selection element are integrated, and propose a phase change memory cell and the phase change memory element. Can.
  • At least one tunneling thin film is disposed in at least one of the region between the upper layer and the intermediate layer or the region between the lower layer and the intermediate layer, thereby reducing the leakage current in the intermediate layer, the phase change memory cell and the phase change.
  • a memory device can be proposed.
  • one embodiment may propose a phase change memory cell and a phase change memory device that further reduce leakage current by using a material having a low leakage current characteristic as an N-type semiconductor material constituting the upper and lower layers. .
  • the exemplary embodiments form a PN diode with a P-type phase change layer and an N-type semiconductor layer through a P-type phase change layer and an N-type semiconductor layer between the first electrode and the second electrode,
  • a Schottky diode at the contact interface between the P-type phase change layer and the second electrode, a phase change memory element that implements a bidirectional current driving while simultaneously implementing a phase change layer and a selection element used as a data storage is integrated. I can suggest.
  • the DRAM of the select element of the DRAM has an extremely low leakage current, so that the IGZO channel structure is formed in the silicon substrate so that the IGZO channel structure is used as at least a part of the channel region of the DRAM select element. It is possible to propose a selection element and its manufacturing method.
  • FIGS. 1A to 1C are diagrams illustrating a phase change memory device according to an embodiment.
  • phase-change memory device is a view for explaining that the phase-change memory device according to an embodiment implements bidirectional current driving.
  • FIG. 3 is a diagram for explaining that a selection element is implemented integrally with a phase change layer in a phase change memory device according to an embodiment.
  • FIG. 4 is a diagram for describing characteristics of a tunneling thin film included in a phase change memory device according to an embodiment.
  • FIG. 5 is a diagram for describing a write operation of a phase change memory device according to an embodiment.
  • FIG. 6 is a diagram for describing a read operation of a phase change memory device according to an embodiment.
  • FIG. 7 is a diagram illustrating a phase change memory implemented to have a 3D architecture according to an embodiment.
  • FIG. 8 is a diagram illustrating a phase change memory device according to an embodiment.
  • phase-change memory device implements bidirectional current driving.
  • FIG. 10 is a view for explaining that a selection element is implemented integrally with a phase change layer in a phase change memory device according to an embodiment.
  • FIG. 11 is a diagram for describing characteristics of a Schottky diode formed in a phase change memory device according to an embodiment.
  • FIG. 12 is a diagram illustrating a phase change memory implemented to have a 3D architecture according to an embodiment.
  • FIG. 13 is a view showing a DRAM selection device according to an embodiment.
  • FIG. 14 is a view showing another embodiment of the DRAM selection device shown in FIG. 13.
  • 15 is a diagram for describing characteristics of an IGZO channel structure included in a DRAM selection device according to an embodiment.
  • 16 is a diagram illustrating a DRAM selection device according to another embodiment.
  • FIG. 17 is a flowchart illustrating a method of manufacturing a DRAM selection device according to an embodiment.
  • FIGS. 18 to 25 are diagrams illustrating a method of manufacturing a DRAM selection device according to an embodiment.
  • terminal are terms used to properly express a preferred embodiment of the present invention, which may vary according to a user, an operator's intention, or customs in the field to which the present invention pertains. Therefore, definitions of these terms should be made based on the contents throughout the present specification.
  • FIG. 1A to 1C are diagrams illustrating a phase change memory device according to an embodiment
  • FIG. 2 is a diagram illustrating a phase change memory device according to an embodiment to implement bidirectional current driving
  • FIG. 3 is an embodiment
  • a phase change memory device according to an example a diagram for explaining that a selection device is integrally implemented with a phase change layer
  • FIG. 4 is a view for explaining characteristics of a tunneling thin film included in a phase change memory device according to an embodiment to be.
  • the phase change memory device 100 includes a first electrode 110 and a second electrode 120 formed of a conductive metal material such as W, TaN, and TiN. And a phase change memory cell 130 interposed therebetween.
  • the phase change memory cell 130 has a structure including a P-type intermediate layer 131, an N-type upper layer 132 and a lower layer 133, and at least one tunneling thin film 134. Accordingly, the phase change memory cell 130 may form bidirectional PN diodes 210 and 220 through the NPN structure to implement bidirectional current driving. For example, the phase change memory cell 130 forms the first PN diode 210 in the first direction with the intermediate layer 131 and the upper layer 132 as shown in FIG. 2, and the intermediate layer 131 and the lower layer 133 By forming the second PN diode 220 in the second direction, which is opposite to the first direction, bidirectional current driving in the first direction and the second direction can be implemented.
  • the bidirectional PN diodes 210 and 220 may be used as a selection element that selectively switches the voltage applied through the first electrode 110 and the second electrode 120 to the P-type intermediate layer 131.
  • the phase change memory cell 130 implements bidirectional PN diodes 210 and 220 operating as a selection element based on the P-type intermediate layer 131 used as a data storage, so that the function of data storage (first The function of displaying data in the crystal state of the intermediate layer 131 changed by the voltage applied through the electrode 110 and the second electrode 120 and the function of the selection element (first electrode 110 and second electrode ( 120) may be integrated with the function of selectively switching the voltage applied to the intermediate layer 131). That is, the P-type intermediate layer 131 functions as a data storage in the phase change memory cell 130 as shown in FIG. 3, and also forms bidirectional diodes 210 and 220 to perform a function of a selection device. have.
  • the phase change memory cell 130 implements the intermediate layer 131 used as a data storage and a selection element in one piece, thereby making it difficult to achieve high integration in scaling of the conventional OTS and problems in material reliability due to scaling. And prevent it.
  • the P-type intermediate layer 131 is used as a data storage as the crystal state is changed by a voltage applied through the first electrode 110 and the second electrode 120. That is, the intermediate layer 131 refers to a phase change layer in which a crystalline state changes between a crystalline state and an amorphous state by a voltage applied through the first electrode 110 and the second electrode 120. Materials with general phase change properties (low resistance when crystalline and high resistance when amorphous) or materials with reverse phase change properties (high resistance when crystalline and low resistance when non-crystalline) Can be used.
  • having a high resistance when the crystalline state is crystalline means that it has a relatively high resistance based on the resistance it has when the crystalline state is amorphous, and having a low resistance when the crystalline state is amorphous, It means that it has a relatively low resistance based on the resistance it has when the crystalline state is crystalline.
  • the intermediate layer 131 may be formed by containing a transition metal in a phase change material to have reverse phase change characteristics.
  • a transition metal in a phase change material to have reverse phase change characteristics.
  • at least one of Ge, Sb, or Te is used as the phase change material, and at least one of Cr, Ti, Ni, Zn, Cu, or Mo can be used as the transition metal.
  • the composition ratio in which the transition metal is contained in the phase change material may be adjusted to maximize the resistance ratio between when the crystalline state of the intermediate layer 131 is crystalline and amorphous.
  • a composition ratio in which a phase change material such as Ge and Te contains a transition metal such as Cr (or Ti, Ni, Zn, Cu, Mo, etc.) is obtained when the crystalline state of the intermediate layer 131 is crystalline and amorphous. It can be adjusted to have a weight percentage of less than 10% based on Ge and Te to maximize the resistance ratio between.
  • the upper layer 132 and the lower layer 133 are N-type semiconductor materials and are formed at both ends of the intermediate layer 131.
  • each of the upper layer 132 and the lower layer 133 is formed of at least one of Zn, In, or Ga having a low leakage current characteristic, a semiconductor material of Group 4, or an N-type semiconductor material including a Group 3-5 compound.
  • a ZnO x- based material may be used, and the ZnO x- based material may include at least one of AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO.
  • the at least one tunneling thin film 134 is disposed in at least one of the region between the upper layer 132 and the intermediate layer 131 or the region between the lower layer 133 and the intermediate layer 131, and the leakage in the intermediate layer 131 Reduce current or prevent intermixing between P-type dopants and N-type dopants.
  • at least one tunneling thin film 134 is disposed in both the region between the upper layer 132 and the intermediate layer 131 and the region between the lower layer 133 and the intermediate layer 131, as shown in Figure 1a, or in Figure 1b As shown, it may be disposed only in the region between the lower layer 133 and the intermediate layer 131, or may be disposed only in the region between the upper layer 132 and the intermediate layer 131 as shown in FIG. 1C.
  • the at least one tunneling thin film 134 may be formed of a material and a thickness to reduce the leakage current or prevent intermixing between the P-type dopant and the N-type dopant, while allowing the tunneling current to flow.
  • the at least one tunneling thin film 134 includes at least one of a material (eg, SiO 2 , Si 3 N 4 , SiON, or AlO x) that reduces leakage current to the maximum under the premise that the tunneling current can flow. It can be formed of a high resistance material).
  • the thickness of the at least one tunneling thin film 134 may be adjusted based on a target value to reduce leakage current or a target value to prevent intermixing between a P-type dopant and an N-type dopant.
  • a target value to reduce leakage current or a target value to prevent intermixing between a P-type dopant and an N-type dopant may be adjusted based on a target value to reduce leakage current or a target value to prevent intermixing between a P-type dopant and an N-type dopant.
  • the at least one tunneling thin film 134 may be formed with a thick thickness to reduce the leakage current to a target value under the premise that the tunneling current can flow.
  • the phase-change memory cell 130 has a structure including at least one tunneling thin film 134, thereby dramatically reducing leakage current in the intermediate layer 131, and using a P-type dopant and N Intermixing between type dopants can be prevented.
  • a material having a low leakage current characteristic is used as a material forming the upper layer 132 and the lower layer 133, thereby further reducing leakage current and preventing intermixing between the P-type dopant and the N-type dopant. Can be.
  • phase change memory device 100 including the phase change memory cell 130 as it is. Accordingly, the phase-change memory device 100 according to an embodiment also implements the intermediate layer 131 and the selection device integrally used as a data storage while simultaneously implementing bidirectional current driving, thereby achieving high integration in scaling of the conventional OTS. It is difficult to implement, and it is possible to prevent and solve the problem of material reliability due to scaling, and by including at least one tunneling thin film 134, the leakage current is reduced and blocked, and at the same time, the interface between the P type dopant and the N type dopant Mixing can be prevented.
  • phase-change memory cell 130 described above and the phase-change memory device 100 including the same are described in a simplified structure, but may be implemented to have a highly integrated three-dimensional architecture. Detailed description thereof will be described with reference to FIG. 7.
  • phase change memory cell 130 described above and the phase change memory element 100 including the same will be described with reference to FIGS. 5 and 6 below.
  • FIGS. 5 to 6 are diagrams for describing a write and read operation of a phase change memory device including the phase change memory cell described above with reference to FIGS. 1A to 4.
  • the crystal state of the intermediate layer 510 is changed.
  • the changing recording operation is performed.
  • the phase change memory cell may perform a read operation using the above characteristics.
  • the phase change memory cell may perform a read operation by reading a voltage difference generated by a change in the depletion turn-on voltage according to a change in the crystal state of the intermediate layer 610.
  • the phase change memory cell can perform a read operation in a commonly used manner.
  • the phase change memory cell may perform a read operation by directly reading the read current itself according to a change in resistance of the intermediate layer 610.
  • phase change memory 7 is a diagram illustrating a phase change memory implemented to have a 3D architecture according to an embodiment.
  • the phase change memory refers to a memory of a 3D architecture formed by combining and implementing a plurality of phase change memory elements described above with reference to FIGS. 1A to 4.
  • the phase change memory 700 includes at least one first electrode 710 extending in a horizontal direction and a second electrode 720 extending in a vertical direction with respect to the at least one first electrode 710. And at least one phase change memory cell 730 interposed between the at least one first electrode 710 and the second electrode 720.
  • phase change memory 700 having such a structure, at least one phase change memory cell 730 corresponds to the phase change memory cell described above with reference to FIGS. 1A to 4. That is, each of the at least one phase change memory cell 730 is P used as a data storage as the crystal state is changed by a voltage applied through the at least one first electrode 710 and the second electrode 720.
  • An intermediate layer 731 of the type, an upper layer 732 and a lower layer 733 formed on both ends of the intermediate layer 731 with an N-type semiconductor material, a region between the upper layer 732 and the intermediate layer 731 or a lower layer 733 Includes at least one tunneling thin film 734 disposed in at least one of the regions between the intermediate layers 731 to reduce leakage current in the intermediate layer 731 or prevent intermixing between the P-type dopant and the N-type dopant. do.
  • each of the at least one phase change memory cell 730 corresponds to the phase change memory cell described above with reference to FIGS. 1A to 4, and thus the bidirectional current driving of the phase change memory cell described with reference to FIGS. 1A to 4 is performed.
  • the characteristics, the characteristics of integrating the functions of the data storage function and the selection element, and the characteristics of reducing the leakage current may be equally applied to each of the at least one phase change memory cell 730. Since detailed description thereof has been described with reference to FIGS. 1A to 4, it will be omitted.
  • FIG. 8 is a diagram illustrating a phase-change memory device according to an embodiment
  • FIG. 9 is a diagram for explaining that the phase-change memory device according to an embodiment implements bidirectional current driving
  • FIG. 10 is an embodiment. It is a diagram for explaining that a selection element is implemented integrally with a phase change layer in a phase change memory device according to the present invention
  • FIG. 11 is a view for explaining characteristics of a Schottky diode formed in a phase change memory device according to an embodiment .
  • the phase change memory device 800 includes a first electrode 810 and a second electrode 820 formed of a conductive metal material such as W, TaN, and TiN. And a phase change memory cell 830 interposed therebetween.
  • the phase change memory cell 830 includes a P-type phase change layer 831 used as a data storage as a crystal state changes according to a voltage applied through the first electrode 810 and the second electrode 820, It has a structure including an N-type semiconductor layer 832 disposed on the P-type phase change layer 831.
  • the P-type phase change layer 831 and the N-type semiconductor layer 832 form a PN diode, and the P-type phase change layer 831 is shorted at a contact interface with the second electrode 820.
  • a key diode is formed, and the phase change memory cell 830 may implement bidirectional current driving as illustrated in FIG. 9 by using the formed PN diode and Schottky diode.
  • the PN diode and the Schottky diode may be used as selection elements for selectively switching the voltage applied through the first electrode 810 and the second electrode 820 to the P-type phase change layer.
  • the phase change memory cell 830 integrally implements the phase change layer 831 and the selection element, thereby preventing the disadvantage of difficulty in realizing high density in scaling of the conventional OTS and the problem of material reliability due to scaling. Can be solved.
  • the P-type phase change layer 831 is composed of a phase change material in which a crystalline state changes between a crystalline state and an amorphous state by a voltage applied through the first electrode 810 and the second electrode 820, Phase change material is not a normal phase change property (low resistance when crystalline and high resistance when amorphous), but reverse phase change property (high resistance when crystalline and low resistance when amorphous) It is characterized by having.
  • having a high resistance when the crystalline state is crystalline means that it has a relatively high resistance based on the resistance it has when the crystalline state is amorphous, and having a low resistance when the crystalline state is amorphous, It means that it has a relatively low resistance based on the resistance it has when the crystalline state is crystalline.
  • the P-type phase change layer 831 may be formed by doping nitrogen into a phase change material containing a transition metal to form a Schottky diode having a stable Schottky characteristic at a contact interface with the second electrode 820.
  • a phase change material containing a transition metal to form a Schottky diode having a stable Schottky characteristic at a contact interface with the second electrode 820.
  • at least one of Ge, Sb, or Te is used as the phase change material, and at least one of Cr, Ti, Ni, Zn, Cu, or Mo can be used as the transition metal.
  • the composition ratio in which the transition metal is contained in the phase change material may be adjusted to maximize the resistance ratio between when the crystalline state of the phase change layer 831 is crystalline and amorphous.
  • a composition ratio in which a transition metal such as Cr (or Ti, Ni, Zn, Cu, Mo, etc.) is contained in a phase change material such as Ge and Te when the crystal state of the phase change layer 831 is crystalline
  • a phase change material such as Ge and Te
  • it can be adjusted to have a weight percentage of less than 10% based on Ge and Te to maximize the resistance ratio.
  • the concentration at which nitrogen is doped in the phase change material containing the transition metal forms a Schottky diode having a stable Schottky characteristic in which the P type phase change layer 831 is in contact with the second electrode 820. Can be adjusted.
  • the phase change memory cell 830 is formed by doping nitrogen into a phase change material containing a transition metal in a P type phase change layer 831, thereby forming a P type phase change layer 313 and a first agent.
  • the Schottky diode formed at the contact interface between the two electrodes 820 may have stable Schottky characteristics and realize the same performance as the PN diode.
  • the N-type semiconductor layer 832 is formed of an N-type oxide semiconductor material, a Group 4 semiconductor material, or a Group 3-5 compound containing at least one cation of Zn, In, or Ga having low leakage current characteristics, Excellent leakage current characteristics can be achieved with a wide band gap.
  • an oxide semiconductor material of the N type may be the material of the ZnO x sequence is used having a low leakage current characteristic, of a material of the ZnO x sequence is AZO, ZTO, IZO, ITO, at least one of the IGZO or Ag-ZnO is Can be used.
  • the phase change memory cell 830 forms a PN diode and a Schottky diode based on the P type phase change layer 831 and the N type semiconductor layer 832, and thus is used as a data storage.
  • the phase change layer 831 and the selection element can be integrally implemented, and bidirectional current driving can be implemented. Therefore, the phase change memory cell 830 can prevent and solve the disadvantage of difficulty in realizing high density in scaling of the conventional OTS and the problem of material reliability due to scaling.
  • phase change memory cell 830 may block and prevent the leakage current by forming the N-type semiconductor layer 832 from a material having low leakage current characteristics.
  • phase change memory device 800 may be applied to the phase change memory device 800 including the phase change memory cell 830 as it is. Accordingly, the phase change memory device 800 according to an embodiment also implements the phase change layer 831 and the selection device integrally used as a data storage, and simultaneously implements bidirectional current driving, thereby making it highly integrated in scaling of the conventional OTS. It is difficult to implement the drawback and the problem of material reliability due to scaling can be prevented and solved, and the leakage current can be blocked and prevented by forming the N-type semiconductor layer 832 with a material having low leakage current characteristics. have.
  • phase-change memory cell 830 described above and the phase-change memory device 800 including the same are described in a simplified structure, but may be implemented to have a highly integrated three-dimensional architecture. Detailed description thereof will be described below.
  • FIG. 12 is a diagram illustrating a phase change memory implemented to have a 3D architecture according to an embodiment.
  • the phase change memory 1200 includes at least one first electrode 1210 formed in a horizontal direction and a second electrode 1220 formed in a vertical direction with respect to the at least one first electrode 1210. And at least one phase change memory cell 1230 interposed between the at least one first electrode 1210 and the second electrode 1220.
  • At least one phase change memory cell 1230 in the phase change memory 1200 having such a structure corresponds to the phase change memory cell described above with reference to FIGS. 8 to 11. That is, each of the at least one phase change memory cell 1230 is interposed between the at least one first electrode 1210 and the second electrode 1220, and the at least one first electrode 1210 and the second electrode are interposed.
  • the at least one P-type phase change layer 1231 used as a data storage and at least one P-type phase change layer 1231 contact with each other,
  • at least one N-type semiconductor layer 1232 interposed between at least one first electrode 1210 and a second electrode 1220 at least one P-type phase change layer 1231 and at least one
  • the N-type semiconductor layer 1232 forms a PN diode
  • the at least one P-type phase change layer 1231 forms a Schottky diode at a contact interface with the second electrode 1220.
  • each of the at least one phase change memory cell 1230 see FIGS. 8 to 12. Since it was described, it will be omitted.
  • FIG. 13 is a view showing a DRAM selection device according to an embodiment
  • FIG. 14 is a view showing another embodiment of the DRAM selection device shown in FIG. 13
  • FIG. 15 is included in a DRAM selection device according to an embodiment It is a diagram to explain the characteristics of the IGZO channel structure.
  • the DRAM selection device 1300 wraps at least a portion of a silicon substrate 1310, a word line 1320 and a word line 1320 embedded in the silicon substrate 1310. It includes an IGZO channel structure 1330 formed in the silicon substrate 1310.
  • the word line 1320 is buried in the silicon substrate 1310, so that an RCAT and/or BWL structure that lengthens a channel can be applied. Since the structure of the word line 1320 is the same as that of the conventional RCAT and/or BWL, detailed description will be omitted.
  • the IGZO channel structure 1330 is formed of an IGZO material (eg, a ZnO x- based material, which is an oxide containing at least one cation of Zn, In, or Ga) in the silicon substrate 1310, and thus, in the DRAM selection device 1300. It is characterized by being used as at least part of the channel region. For example, as the channel region of the DRAM selection element 1300, only the IGZO channel structure 1330 may be used, or some regions of the IGZO channel structure 1330 and the silicon substrate 1310 may be used.
  • an IGZO material eg, a ZnO x- based material, which is an oxide containing at least one cation of Zn, In, or Ga
  • the IGZO channel structure 1330 is described as being formed of an IGZO material, but is not limited thereto, but may be formed of at least one of AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO.
  • the IGZO channel structure 1330 is used as the whole of the channel region in the DRAM selection element 1300 and a part is used, the IGZO channel structure 1330 is at a depth surrounding at least a portion of the word line 1320. It depends.
  • the IGZO channel structure 1330 has a depth of about 2/3 of the depth of the word line 1320 as shown in FIG. 13 and is formed to surround the word line 1320, thereby allowing the DRAM selection device of FIG. 13 ( 1300) may use the IGZO channel structure 1330 and some regions 1311 of the silicon substrate 1310 as channel regions.
  • the IGZO channel structure 1330 has a depth deeper than the depth of the word line 1320 as shown in FIG. 14 and is formed to surround the word line 1320, so that the DRAM selection device 1300 of FIG. 14 is IGZO
  • the channel structure 1330 may be used as the entire channel region.
  • the depth in which the IGZO channel structure 1330 surrounds at least a portion of the word line 1320 is determined by a value such that the IGZO channel structure 1330 is used as at least a portion of the channel region in the DRAM selection device 1300. do.
  • the depth at which the IGZO channel structure 1330 surrounds at least a portion of the word line 1320 is a value greater than or equal to a threshold depth that enables the IGZO channel structure 1330 to be used as at least a portion of the channel region in the DRAM selection device 1300. Can be determined.
  • the depth at which the IGZO channel structure 1330 surrounds at least a portion of the word line 1320 may be determined as a value that reduces the leakage current in the DRAM selection device 1300 by a predetermined value or more. That is, since the IGZO channel structure 1330 has a low leakage current characteristic compared to the silicon substrate 1310, the IGZO channel structure 1330 on the channel region can be suppressed to a target value of leakage current in the channel region.
  • the depth of the IGZO channel structure 1330 may be determined such that its specific gravity is greater than that of the silicon substrate 1310.
  • the material forming the IGZO channel structure 1330 has a wide band gap compared to silicon as shown in FIG. 15(a), and thus has a very low leakage current. Accordingly, the IGZO channel structure 1330 having the characteristic of low leakage current has a current characteristic in a steady state as shown in FIG. 15(b).
  • the DRAM selection device 1300 can use the IGZO channel structure 1330 having the characteristics of the low leakage current described above as at least a part of the channel region, so that the substrate itself has extremely low leakage current characteristics. Technology effects can be achieved.
  • the IGZO channel structure 1330 may be formed in the silicon substrate 1310 using an atomic layer deposition (ALD) process.
  • the DRAM selection device 1300 including the IGZO channel structure 1330 formed using the ALD process may have structures as shown in FIGS. 13 and 14.
  • the IGZO channel structure 1330 may be formed in the silicon substrate 1310 using an epitaxial growth process.
  • the DRAM selection device 1300 may further include a component for using the epitaxial growth process. Detailed description thereof will be described with reference to FIG. 16.
  • a plurality of DRAM selection elements 1300 may be stacked while being provided in a vertical or horizontal direction to form a three-dimensional structure.
  • 16 is a diagram illustrating a DRAM selection device according to another embodiment.
  • a DRAM selection device 1600 may surround at least a portion of a silicon substrate 1610, a word line 1620 embedded in the silicon substrate 1610, and a word line 1620.
  • the IGZO channel structure 1630 formed in the silicon substrate 410 it may have a structure similar to the DRAM selection device 1300 shown in FIG.
  • the difference between the DRAM selection element 1600 of FIG. 16 and the DRAM selection element 1300 of FIG. 13 is that it further includes an IGZO seed 440 used in the epitaxial growth process. That is, in forming the IGZO channel structure 1630, the DRAM selection device 1600 of FIG. 4 may use an epitaxial growth process based on the IGZO seed 1640.
  • the components other than the IGZO seed 1640 in the DRAM selection element 1600 of FIG. 16 are formed to have the same structure to perform the same functions as the other components of the DRAM selection element 1300 of FIG. 13, detailed description is omitted I will do it.
  • FIG. 17 is a flowchart illustrating a method of manufacturing a DRAM selection device according to an embodiment
  • FIGS. 18 to 25 are views illustrating a method of manufacturing a DRAM selection device according to an embodiment.
  • a method of manufacturing a DRAM selection device is performed by a mechanized and automated manufacturing system.
  • the manufacturing system prepares the silicon substrate 1810 as shown in FIG. 18 in step S1710.
  • step S1720 the manufacturing system etches at least a portion 1910 of the silicon substrate 1810 to generate the sacrificial film 2010.
  • the manufacturing system may etch at least a portion 1910 of the silicon substrate 1810 as shown in FIG. 19 and create a sacrificial film 2010 in the etched space 1911 as shown in FIG. 20.
  • the manufacturing system etches at least a portion 2110 of the silicon substrate 1810 so that at least a portion 2011 of the sacrificial film 2010 is exposed in step S1730, and at least a portion 2110 is etched.
  • An IGZO channel structure 2220 is formed at 2210.
  • the manufacturing system may recess and etch at least a portion 2110 of the silicon substrate 1810 such that at least a portion 2011 of the sacrificial film 2010 is exposed as shown in FIG. 21, and at least a portion 2110 as shown in FIG. 22. ) May be formed in the etched space 2210 using an ALD (Atomic Layer Deposition) process or an epitaxial growth process to form the IGZO channel structure 2220.
  • ALD Atomic Layer Deposition
  • the manufacturing system may use the IGZO seed (not shown) used in the epitaxial growth process in the space 2210 of the etched at least part 2110.
  • the IGZO channel structure 2220 may be formed using an epitaxial growth process based on the IGZO seed. As such, the IGZO channel structure 2220 formed in step S1730 is used as at least a part of the channel region in the DRAM selection device.
  • the manufacturing system may form the IGZO channel structure 2220 such that the IGZO channel structure 2220 surrounds at least a portion of the word line 2420 to be generated in step S1740 described below.
  • the depth at which the IGZO channel structure 2220 surrounds at least a portion of the word line 2420 is a value that causes the IGZO channel structure 2220 to be used as at least a portion of the channel region in the DRAM selection element and/or leakage in the DRAM selection element. It can be determined as a value that reduces the current over a certain value.
  • step S1740 the manufacturing system removes the sacrificial film 2010 of the silicon substrate 1810, and generates a word line 2420 in the space 2310 from which the sacrificial film 2010 is removed.
  • the manufacturing system removes the sacrificial film 2010 of the silicon substrate 1810 as shown in FIG. 23, and the gate oxide 2410 and the word in the space 2310 where the sacrificial film 2010 is removed as shown in FIG. 24.
  • Line 2420 may be formed by forming a film.
  • the manufacturing system forms an electrode 2510 to be connected to the bit line and the capacitor on the top of the IGZO channel structure 2220 as shown in FIG. 25 in step S1750.
  • the step of generating the sacrificial layer 2010, the step of forming the IGZO channel structure 2220, and the step of generating the word line 2420 are performed a predetermined number of times on the silicon substrate 610.
  • a plurality of DRAM selection elements are manufactured in a vertical direction or a horizontal direction, thereby forming a three-dimensional structure. .

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Abstract

터널링 박막을 이용하는 양방향 2단자 상변화 메모리 소자 및 그 동작 방법이 개시된다. 일 실시예에 따르면, 상변화 메모리 소자는, 제1 전극; 제2 전극; 및 상기 제1 전극 및 상기 제2 전극 사이에 개재되는 상변화 메모리 셀을 포함하고, 상기 상변화 메모리 셀은, 상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층; N 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층; 및 상기 상부층과 상기 중간층의 사이 영역 또는 상기 하부층과 상기 중간층의 사이 영역 중 적어도 하나의 영역에 배치되어, 상기 중간층에서의 누설 전류를 저감하거나 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱(Intermixing)을 방지하는 적어도 하나의 터널링 박막을 포함한다.

Description

양방향 구동 특성을 갖는 스위칭 소자 및 그 동작 방법
아래의 실시예들은 선택 소자에 관한 것으로, 양방향 스위칭 동작을 지원하는 선택 소자를 구현하는 기술이다.
IT 기술의 급격한 발전에 따라 대용량의 정보를 무선으로 처리하는 휴대 정보 통신 시스템 및 기기의 개발에 적합한 초고속, 대용량 및 고집적 등의 특성을 갖는 차세대 메모리 장치가 요구되고 있다. 이에, 3차원 V-NAND 메모리가 현재 최고 집적도를 구현하고 있으나, 고단으로 갈수록 String Height가 증가되며, 100단 이상의 고단을 형성하기 위한 공정적 어려움으로 인해 초 고집적도의 구현에 한계를 갖게 될 것으로 예상되고 있다.
이를 대체하기 위하여, 일반적인 메모리 장치에 비해 전력, 데이터의 유지 및 기록/판독 특성이 우수한 STT-MRAM, FeRAM, ReRAM 및 PCRAM 등의 차세대 메모리 소자들이 연구되고 있다.
이 중 PCRAM(이하, 상변화 메모리)은 제1 전극 및 제2 전극 사이의 전류 흐름 또는 인가되는 전압 차에 의해 야기되는 열이 상변화층으로 공급됨에 응답하여, 상변화층의 상변화 특성에 따른 저항 상태의 변화로 이진 값을 나타낸다. 일례로, PCRAM은 상변화층으로 열이 공급됨에 따라, 상변화층의 결정 상태를 결정질 및 비결정질 사이에서 변화시켜, 결정질일 때 저 저항성을 갖고 비결정질일 때 고 저항성을 갖는 상변화 특성을 기초로 각각의 저항 상태에 대응하는 이진 값을 나타낼 수 있다(예컨대, 상변화층의 결정 상태가 결정질로 저 저항성을 갖는 경우, 이진 값 [0]의 셋 상태를 나타내고, 상 변화층의 결정 상태가 비결정질로 고 저항성을 갖는 경우, 이진 값 [1]의 리셋 상태를 나타냄).
이러한, 상변화 메모리는 저렴한 비용으로 제조되며, 고속 동작이 가능하므로 차세대 반도체 메모리 장치로 활발히 연구되고 있으며, 2차원상 스케일링(Scaling) 한계를 개선하기 위하여 다양한 3차원 아키텍처로 구현되는 구조로 제안되고 있다.
그러나, 상변화 메모리에서 선택소자로 사용되는 종래의 OTS는 상변화층과 맞닿는 사이에 배치되는 중간 전극을 요구하기 때문에 스케일링에서 고집적도를 구현하기 힘든 단점을 가지며, 스케일링에 따른 물질 신뢰성의 문제점과, 누설 전류를 차단하기 힘든 문제점을 갖게 된다.
이에, 종래의 OTS를 대체할 선택소자의 개발이 요구되고 있다.
한편, DRAM에서 메모리 셀의 스케일링에 따른 선택 소자의 개선은 매우 중요한 과제이다. 이러한 선택 소자의 성능은 누설 전류와 밀접한 관련을 갖는다. 즉, DRAM은 누설 전류를 억제함으로써, 선택 소자의 성능을 확보하는 방향으로 연구 개발되고 있다.
이에, RCAT 및 BWL 등의 구조가 제안되었으나, 10nm 이하의 DRAM 선택 소자에서는 제안된 구조와 다른 획기적으로 누설 전류를 억제할 수 있는 소자 특성이 요구된다.
따라서, 기판 자체가 극 저 누설 전류를 갖도록 하는 선택 소자가 제안될 필요가 있다.
일 실시예들은 종래의 OTS를 대체하는 선택 소자를 구현하는 상변화 메모리를 제안한다.
보다 상세하게, 일 실시예들은 P 타입의 중간층과 중간층의 양단에 N 타입의 상부층과 하부층으로 NPN 구조를 구성함으로써, NPN 구조를 통해 양방향 PN 다이오드들을 형성하여 양방향 전류 구동을 구현하는 동시에, 양방향 PN 다이오드들을 이용하여 제1 전극 및 제2 전극으로부터 인가되는 전압을 중간층에 선택적으로 스위칭하는 선택 소자를 구현한, 상변화 메모리 셀 및 상기 상변화 메모리 소자를 제안한다.
이 때, 일 실시예들은 데이터 저장소로 사용되는 중간층을 포함하는 구조로 선택 소자를 구성함으로써, 데이터 저장소의 기능과 선택 소자의 기능이 일체화된, 상변화 메모리 셀 및 상기 상변화 메모리 소자를 제안한다.
특히, 일 실시예들은 상부층과 중간층의 사이 영역 또는 하부층과 중간층의 사이 영역 중 적어도 하나의 영역에 적어도 하나의 터널링 박막을 배치함으로써, 중간층에서의 누설 전류를 저감하는, 상변화 메모리 셀 및 상변화 메모리 소자를 제안한다.
추가적으로, 일 실시예들은 상부층 및 하부층을 구성하는 N 타입의 반도체 물질로 낮은 누설 전류 특성을 갖는 물질을 이용함으로써, 누설 전류를 더 저감하는, 상변화 메모리 셀 및 상변화 메모리 소자를 제안한다.
또한, 일 실시예들은 제1 전극 및 제2 전극 사이에 P 타입의 상변화층 및 N 타입의 반도체층을 개재하여, P 타입의 상변화층과 N 타입의 반도체층으로 PN 다이오드를 형성하고, P 타입의 상변화층과 제2 전극의 접촉 계면에서 쇼트키 다이오드를 형성함으로써, 데이터 저장소로 사용되는 상변화층과 선택 소자를 일체형으로 구현하는 동시에, 양방향 전류 구동을 구현하는 상변화 메모리 소자를 제안한다.
또한, 일 실시예들은 DRAM의 선택 소자의 기판 자체가 극 저 누설 전류를 갖도록 하기 위하여, 실리콘 기판 내에 IGZO 채널 구조물을 형성함으로써, IGZO 채널 구조물이 DRAM 선택 소자의 채널 영역의 적어도 일부로 사용되도록 하는 DRAM 선택 소자 및 그 제조 방법을 제안한다.
일 실시예에 따르면, 상변화 메모리 소자는 제1 전극; 제2 전극; 및 상기 제1 전극 및 상기 제2 전극 사이에 개재되는 상변화 메모리 셀을 포함하고, 상기 상변화 메모리 셀은, 상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층; N 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층; 및 상기 상부층과 상기 중간층의 사이 영역 또는 상기 하부층과 상기 중간층의 사이 영역 중 적어도 하나의 영역에 배치되어, 상기 중간층에서의 누설 전류를 저감하거나 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱(Intermixing)을 방지하는 적어도 하나의 터널링 박막을 포함한다.
일측에 따르면, 상기 적어도 하나의 터널링 박막은, 상기 누설 전류를 저감하거나 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지하는 동시에 터널링 전류는 흐르도록 하는 물질과 두께로 형성되는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 상변화 메모리 셀은, NPN 구조로 형성되어 상기 제1 전극 및 상기 제2 전극으로부터 인가되는 전압을 상기 중간층에 선택적으로 스위칭하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 상변화 메모리 셀은, NPN 구조를 통해 양방향 PN 다이오드들을 형성하여 양방향 전류 구동을 구현하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 상변화 메모리 셀은, NPN 구조에서 NP의 역방향 바이어스에 의해 상기 중간층이 공핍(Depletion)되어 터널링 전류가 흐름에 따라, 상기 중간층의 결정 상태를 변화시키는 기록 동작을 수행하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 상변화 메모리 셀은, 상기 중간층의 결정 상태의 변화에 따라 공핍 턴 온 전압이 변동되어 발생되는 전압 차이를 판독하는 판독 동작을 수행하거나, 상기 중간층의 저항 변화에 따른 판독 전류를 판독하는 판독 동작을 수행하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 중간층은, 역 상변화 특성을 갖도록 상변화 물질에 트랜지션 메탈이 함유되어 형성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 아키텍처를 갖는 상변화 메모리는, 수평 방향으로 연장 형성된 적어도 하나의 제1 전극; 상기 적어도 하나의 제1 전극에 대해 수직 방향으로 연장 형성된 제2 전극; 및 상기 적어도 하나의 제1 전극 및 상기 제2 전극 사이에 개재는 적어도 하나의 상변화 메모리 셀을 포함하고, 상기 적어도 하나의 상변화 메모리 셀 각각은, 상기 적어도 하나의 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층; N 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층; 및 상기 상부층과 상기 중간층의 사이 영역 또는 상기 하부층과 상기 중간층의 사이 영역 중 적어도 하나의 영역에 배치되어, 상기 중간층에서의 누설 전류를 저감하거나 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지하는 적어도 하나의 터널링 박막을 포함한다.
일 실시예에 따르면, 상변화 메모리 소자는, 제1 전극; 제2 전극; 상기 제1 전극 및 상기 제2 전극 사이에 개재된 채, 상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 상변화층; 및 상기 P 타입의 상변화층의 상부에 배치되는 N 타입의 반도체층을 포함하고, 상기 P 타입의 상변화층 및 상기 N 타입의 반도체층은, PN 다이오드를 형성하며, 상기 P 타입의 상변화층은, 상기 제2 전극과의 접촉 계면에서 쇼트키 다이오드를 형성하는 것을 특징으로 한다.
일측에 따르면, 상기 상변화 메모리 소자는, 상기 PN 다이오드 및 상기 쇼트키 다이오드를 이용하여 양방향 전류 구동을 구현하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 P 타입의 상변화층은, 상기 제2 전극과의 접촉 계면에서 안정적인 쇼트키 특성을 갖는 쇼트키 다이오드를 형성하도록 트랜지션 메탈이 함유된 상변화 물질에 질소가 도핑되어 형성되는 것을 특징으로 할 수 있음.
일 실시예에 따르면, 누설 전류를 감소시키는 DRAM 선택 소자는, 실리콘 기판; 상기 실리콘 기판에 매립되는 워드라인; 및 상기 워드라인의 적어도 일부를 감싸도록 상기 실리콘 기판 내에 형성되는 IGZO 채널 구조물을 포함하고, 상기 IGZO 채널 구조물은, 상기 DRAM 선택 소자에서 채널 영역의 적어도 일부로 사용되는 것을 특징으로 한다.
일측에 따르면, 상기 IGZO 채널 구조물이 상기 워드라인의 적어도 일부를 감싸는 깊이는, 상기 IGZO 채널 구조물이 상기 DRAM 선택 소자에서 채널 영역의 적어도 일부로 사용되도록 하는 값 및/또는 상기 DRAM 선택 소자에서 상기 누설 전류를 일정치 이상 감소시키도록 하는 값으로 결정되는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 IGZO 채널 구조물은, ALD(Atomic Layer Deposition) 공정 또는 에픽테셜(Epitaxial) 성장 공정을 이용하여 상기 실리콘 기판 내에 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 DRAM 선택 소자는, 수직 방향 또는 수평 방향으로 복수 개 구비된 채 적층되어 3차원 구조를 형성하는 것을 특징으로 할 수 있다.
일 실시예들은 종래의 OTS를 대체하는 선택 소자를 구현하는 상변화 메모리를 제안할 수 있다.
보다 상세하게, 일 실시예들은 P 타입의 중간층과 중간층의 양단에 N 타입의 상부층과 하부층으로 NPN 구조를 구성함으로써, NPN 구조를 통해 양방향 PN 다이오드들을 형성하여 양방향 전류 구동을 구현하는 동시에, 양방향 PN 다이오드들을 이용하여 제1 전극 및 제2 전극으로부터 인가되는 전압을 중간층에 선택적으로 스위칭하는 선택 소자를 구현한, 상변화 메모리 셀 및 상기 상변화 메모리 소자를 제안할 수 있다.
이 때, 일 실시예들은 데이터 저장소로 사용되는 중간층을 포함하는 구조로 선택 소자를 구성함으로써, 데이터 저장소의 기능과 선택 소자의 기능이 일체화된, 상변화 메모리 셀 및 상기 상변화 메모리 소자를 제안할 수 있다.
특히, 일 실시예들은 상부층과 중간층의 사이 영역 또는 하부층과 중간층의 사이 영역 중 적어도 하나의 영역에 적어도 하나의 터널링 박막을 배치함으로써, 중간층에서의 누설 전류를 저감하는, 상변화 메모리 셀 및 상변화 메모리 소자를 제안할 수 있다.
추가적으로, 일 실시예들은 상부층 및 하부층을 구성하는 N 타입의 반도체 물질로 낮은 누설 전류 특성을 갖는 물질을 이용함으로써, 누설 전류를 더 저감하는, 상변화 메모리 셀 및 상변화 메모리 소자를 제안할 수 있다.
또한, 일 실시예들은 제1 전극 및 제2 전극 사이에 P 타입의 상변화층 및 N 타입의 반도체층을 개재하여, P 타입의 상변화층과 N 타입의 반도체층으로 PN 다이오드를 형성하고, P 타입의 상변화층과 제2 전극의 접촉 계면에서 쇼트키 다이오드를 형성함으로써, 데이터 저장소로 사용되는 상변화층과 선택 소자를 일체형으로 구현하는 동시에, 양방향 전류 구동을 구현하는 상변화 메모리 소자를 제안할 수 있다.
또한, 일 실시예들은 DRAM의 선택 소자의 기판 자체가 극 저 누설 전류를 갖도록 하기 위하여, 실리콘 기판 내에 IGZO 채널 구조물을 형성함으로써, IGZO 채널 구조물이 DRAM 선택 소자의 채널 영역의 적어도 일부로 사용되도록 하는 DRAM 선택 소자 및 그 제조 방법을 제안할 수 있다.
도 1a 내지 1c는 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 2는 일 실시예에 따른 상변화 메모리 소자가 양방향 전류 구동을 구현하는 것을 설명하기 위한 도면이다.
도 3은 일 실시예에 따른 상변화 메모리 소자에서 선택 소자가 상변화층과 일체형으로 구현되는 것을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 상변화 메모리 소자에 포함되는 터널링 박막의 특성을 설명하기 위한 도면이다.
도 5는 일 실시예에 따른 상변화 메모리 소자의 기록 동작을 설명하기 위한 도면이다.
도 6은 일 실시예에 다른 상변화 메모리 소자의 판독 동작을 설명하기 위한 도면이다.
도 7은 일 실시예에 따른 3차원 아키텍처를 갖도록 구현된 상변화 메모리를 나타낸 도면이다.
도 8은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 9는 일 실시예에 따른 상변화 메모리 소자가 양방향 전류 구동을 구현하는 것을 설명하기 위한 도면이다.
도 10은 일 실시예에 따른 상변화 메모리 소자에서 선택 소자가 상변화층과 일체형으로 구현되는 것을 설명하기 위한 도면이다.
도 11은 일 실시예에 따른 상변화 메모리 소자에서 형성하는 쇼트키 다이오드의 특성을 설명하기 위한 도면이다.
도 12는 일 실시예에 따른 3차원 아키텍처를 갖도록 구현된 상변화 메모리를 나타낸 도면이다.
도 13은 일 실시예에 따른 DRAM 선택 소자를 나타낸 도면이다.
도 14는 도 13에 도시된 DRAM 선택 소자의 다른 실시예를 나타낸 도면이다.
도 15는 일 실시예에 따른 DRAM 선택 소자에 포함되는 IGZO 채널 구조물의 특성을 설명하기 위한 도면이다.
도 16은 다른 일 실시예에 따른 DRAM 선택 소자를 나타낸 도면이다.
도 17은 일 실시예에 따른 DRAM 선택 소자의 제조 방법을 나타낸 플로우 차트이다.
도 18 내지 25는 일 실시예에 따른 DRAM 선택 소자의 제조 방법을 설명하기 위한 도면이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1a 내지 1c는 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이고, 도 2는 일 실시예에 따른 상변화 메모리 소자가 양방향 전류 구동을 구현하는 것을 설명하기 위한 도면이며, 도 3은 일 실시예에 따른 상변화 메모리 소자에서 선택 소자가 상변화층과 일체형으로 구현되는 것을 설명하기 위한 도면이고, 도 4는 일 실시예에 따른 상변화 메모리 소자에 포함되는 터널링 박막의 특성을 설명하기 위한 도면이다.
도 1a 내지 4를 참조하면, 일 실시예에 따른 상변화 메모리 소자(100)는, W, TaN, TiN 등과 같이 전도성을 갖는 금속 물질로 형성되는 제1 전극(110)과 제2 전극(120) 및 그리고 그 사이에 개재되는 상변화 메모리 셀(130)을 포함한다.
상변화 메모리 셀(130)은 P 타입의 중간층(131), N 타입의 상부층(132)과 하부층(133) 및 적어도 하나의 터널링 박막(134)을 포함하는 구조를 갖는다. 이에, 상변화 메모리 셀(130)은 NPN 구조를 통해 양방향 PN 다이오드들(210, 220)을 형성하여 양방향 전류 구동을 구현할 수 있다. 일례로, 상변화 메모리 셀(130)은 도 2와 같이 중간층(131)과 상부층(132)으로 제1 방향으로의 제1 PN 다이오드(210)를 형성하고, 중간층(131)과 하부층(133)으로 제1 방향과 반대 방향인 제2 방향으로의 제2 PN 다이오드(220)를 형성함으로써, 제1 방향 및 제2 방향으로의 양방향 전류 구동을 구현할 수 있다.
여기서, 양방향 PN 다이오드들(210, 220)은 제1 전극(110) 및 제2 전극(120)을 통해 인가되는 전압을 P 타입의 중간층(131)에 선택적으로 스위칭하는 선택 소자로 사용될 수 있다.
따라서, 상변화 메모리 셀(130)은 선택 소자로 동작하는 양방향 PN 다이오드들(210, 220)을 데이터 저장소로 사용되는 P 타입의 중간층(131)을 기반으로 구현함으로써, 데이터 저장의 기능(제1 전극(110) 및 제2 전극(120)을 통해 인가되는 전압에 의해 변화되는 중간층(131)의 결정 상태로 데이터를 나타내는 기능)과 선택 소자의 기능(제1 전극(110) 및 제2 전극(120)을 통해 인가되는 전압을 중간층(131)에 선택적으로 스위칭하는 기능)을 일체화할 수 있다. 즉, P 타입의 중간층(131)은 도 3과 같이 상변화 메모리 셀(130)에서 데이터 저장소의 기능을 수행하는 동시에, 양방향 다이오드들(210, 220)을 형성하여 선택 소자의 기능도 수행할 수 있다.
상변화 메모리 셀(130)은 이처럼 데이터 저장소로 사용되는 중간층(131)과 선택 소자를 일체형으로 구현함으로써, 종래의 OTS가 갖는 스케일링에서 고집적도를 구현하기 힘든 단점과, 스케일링에 따른 물질 신뢰성의 문제점을 방지하고 해결할 수 있다.
P 타입의 중간층(131)은, 제1 전극(110) 및 제2 전극(120)을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용된다. 즉, 중간층(131)은 제1 전극(110) 및 제2 전극(120)을 통해 인가되는 전압에 의해 결정 상태가 결정질 상태와 비결정질 상태 사이에서 변화되는 상변화층을 의미하며, 구성 물질로는 일반적인 상변화 특성(결정질일 때 저 저항성을 갖고 비결정질일 때 고 저항성을 갖는 특성)을 갖는 물질 또는 역 상변화 특성(결정질일 때 고 저항성을 갖고 비결정질일 때 저 저항성을 갖는 특성)을 갖는 물질이 사용될 수 있다. 이하, 결정 상태가 결정질일 때 고 저항성을 갖는다는 것은, 결정 상태가 비결정질일 때 갖게 되는 저항성을 기준으로 상대적으로 높은 저항성을 갖는 것을 의미하고, 결정 상태가 비결정질일 때 저 저항성을 갖는다는 것은, 결정 상태가 결정질일 때 갖게 되는 저항성을 기준으로 상대적으로 낮은 저항성을 갖는 것을 의미한다.
예를 들어, 중간층(131)은 역 상변화 특성을 갖도록 상변화 물질에 트랜지션 메탈이 함유되어 형성될 수 있다. 이 때, 상변화 물질로는 Ge, Sb 또는 Te 중 적어도 하나가 사용되며, 트랜지션 메탈로는 Cr, Ti, Ni, Zn, Cu 또는 Mo 중 적어도 하나가 사용될 수 있다. 상변화 물질에 트랜지션 메탈이 함유되는 조성비는, 중간층(131)의 결정 상태가 결정질일 때와 비결정질일 때 사이의 저항비를 최대화하도록 조절될 수 있다. 예를 들어, Ge 및 Te와 같은 상 변화 물질에 Cr(또는 Ti, Ni, Zn, Cu, Mo 등)과 같은 트랜지션 메탈이 함유되는 조성비는, 중간층(131)의 결정 상태가 결정질일 때와 비결정질일 때 사이의 저항비를 최대화하도록 Ge 및 Te을 기준으로 10% 미만의 중량 백분율을 갖도록 조절될 수 있다.
상부층(132)과 하부층(133)은 N 타입의 반도체 물질로 중간층(131)의 양단에 형성된다. 예를 들어, 상부층(132) 및 하부층(133) 각각은 낮은 누설 전류 특성을 갖는 Zn, In 또는 Ga 중 적어도 하나, 4족 반도체 물질 또는 3-5족 화합물을 포함하는 N 타입의 반도체 물질로 형성될 수 있다. 여기서, N 타입의 반도체 물질로는 ZnO x 계열의 물질이 사용될 수 있으며, ZnO x 계열의 물질은 AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 중 적어도 하나를 포함할 수 있다.
적어도 하나의 터널링 박막(134)은 상부층(132)과 중간층(131)의 사이 영역 또는 하부층(133)과 중간층(131)의 사이 영역 중 적어도 하나의 영역에 배치되어, 중간층(131)에서의 누설 전류를 저감하거나 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지한다. 일례로, 적어도 하나의 터널링 박막(134)은 도 1a에서 나타나듯이 상부층(132)과 중간층(131)의 사이 영역 및 하부층(133)과 중간층(131)의 사이 영역 모두에 배치되거나, 도 1b에서 나타나듯이 하부층(133)과 중간층(131)의 사이 영역에만 배치되거나, 도 1c에서 나타나듯이 상부층(132)과 중간층(131)의 사이 영역에만 배치될 수 있다.
특히, 적어도 하나의 터널링 박막(134)은 누설 전류를 저감하거나 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지하는 동시에, 터널링 전류는 흐르도록 하는 물질과 두께로 형성될 수 있다. 예를 들어, 적어도 하나의 터널링 박막(134)은 터널링 전류가 흐를 수 있는 전제 아래 누설 전류를 최대로 저감하는 물질(일례로, SiO 2, Si 3N 4, SiON 또는 AlO x 중 적어도 하나를 포함하는 고저항 물질)로 형성될 수 있다. 다른 예를 들면, 적어도 하나의 터널링 박막(134)은 누설 전류를 저감하고자 하는 목표값 또는 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지하고자 하는 목표값에 기초하여 그 두께가 조절될 수 있다. 이와 관련하여 도 4를 참조하면, 적어도 하나의 터널링 박막(134)은 그 두께가 증가될 때 누설 전류가 대폭 저감되는 특성을 갖고 있음을 알 수 있다. 이에, 적어도 하나의 터널링 박막(134)은 터널링 전류가 흐를 수 있는 전제 아래 누설 전류를 목표값으로 저감하도록 하는 두꺼운 두께로 형성될 수 있다.
이처럼, 일 실시예에 따른 상변화 메모리 셀(130)은 적어도 하나의 터널링 박막(134)을 포함하는 구조를 가짐으로써, 중간층(131)에서의 누설 전류를 획기적으로 저감하며, P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지할 수 있다. 더욱이, 전술된 바와 같이 상부층(132)과 하부층(133)을 형성하는 물질로 낮은 누설 전류 특성을 갖는 물질이 사용됨으로써, 누설 전류가 더 저감되며 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱이 방지될 수 있다.
이상, 설명된 상변화 메모리 셀(130)의 특징은 상변화 메모리 셀(130)을 포함하는 상변화 메모리 소자(100)에도 그대로 적용될 수 있다. 이에, 일 실시예에 따른 상변화 메모리 소자(100) 역시 데이터 저장소로 사용되는 중간층(131)과 선택 소자를 일체형으로 구현하는 동시에 양방향 전류 구동을 구현함으로써, 종래의 OTS가 갖는 스케일링에서 고집적도를 구현하기 힘든 단점과, 스케일링에 따른 물질 신뢰성의 문제점을 방지하고 해결할 수 있으며, 적어도 하나의 터널링 박막(134)을 포함함으로써, 누설 전류를 저감 및 차단하는 동시에 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지할 수 있다.
또한, 이상 설명된 상변화 메모리 셀(130) 및 이를 포함하는 상변화 메모리 소자(100)는, 간략화된 구조로 설명되었으나, 고집적 3차원 아키텍처를 갖도록 구현될 수 있다. 이에 대한 상세한 설명은 도 7을 참조하여 기재하기로 한다.
또한, 이상 설명된 상변화 메모리 셀(130) 및 이를 포함하는 상변화 메모리 소자(100)가 수행하는 기록 동작 및 판독 동작은 아래의 도 5 및 6을 참조하여 기재하기로 한다.
도 5는 일 실시예에 따른 상변화 메모리 소자의 기록 동작을 설명하기 위한 도면이고, 도 6은 일 실시예에 다른 상변화 메모리 소자의 판독 동작을 설명하기 위한 도면이다. 보다 상세하게, 도 5 내지 6은 도 1a 내지 4를 참조하여 전술된 상변화 메모리 셀을 포함하는 상변화 메모리 소자의 기록 및 판독 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 일 실시예에 따른 상변화 메모리 셀은 NPN 구조에서 NP의 역방향 바이어스에 의해 중간층(510)이 공핍(Depletion)되어 터널링 전류가 흐름에 따라, 중간층(510)의 결정 상태를 변화시키는 기록 동작을 수행한다.
예를 들어, 도 5와 같이 상부층(520), 상부 터널링 박막(530) 및 중간층(510)이 형성하는 NIP 구조에서 역방향 바이어스가 인가되면, 중간층(510)에서 공핍이 발생되게 된다. 이에, 중간층(510)에서의 공핍이 충분해지면, 상부층(520)의 전자가 상부 터널링 박막(530)을 통해 중간층(510)에 터널링되고 중간층(510)을 통과하여 하부 터널링 박막(540)으로 들어감에 따라 터널링 전류가 흐르게 된다. 이에, 구동 전압에 따라(셋 전압인지 또는 리셋 전압인지에 따라) 중간층(510)의 결정 상태가 변화되는 기록 동작이 수행될 수 있다.
도 6을 참조하면, 일 실시예에 따른 상변화 메모리 셀에서 중간층(610)의 결정 상태가 도면과 같이 저 저항 상태 및 고 저항 상태에서 변화되게 되면 공핍 턴 온 전압이 변동되는 전압 차이가 발생되게 된다. 이에, 일 실시예에 따른 상변화 메모리 셀은 상기 특성을 이용하여 판독 동작을 수행할 수 있다. 예를 들어, 상변화 메모리 셀은 중간층(610)의 결정 상태의 변화에 따라 공핍 턴 온 전압이 변동되어 발생되는 전압 차이를 판독함으로써, 판독 동작을 수행할 수 있다.
반면에, 상변화 메모리 셀은 일반적으로 사용되는 방식으로 판독 동작을 수행할 수 있다. 예를 들어, 상변화 메모리 셀은 중간층(610)의 저항 변화에 따른 판독 전류 자체를 직접 판독함으로써, 판독 동작을 수행할 수도 있다.
도 7은 일 실시예에 따른 3차원 아키텍처를 갖도록 구현된 상변화 메모리를 나타낸 도면이다. 이하, 상변화 메모리는 도 1a 내지 4를 참조하여 전술된 상변화 메모리 소자가 복수 개 구현되어 결합되어 형성하는 3차원 아키텍처의 메모리를 의미한다.
도 7을 참조하면, 상변화 메모리(700)는 수평 방향으로 연장 형성된 적어도 하나의 제1 전극(710), 적어도 하나의 제1 전극(710)에 대해 수직 방향으로 연장 형성된 제2 전극(720)과, 적어도 하나의 제1 전극(710) 및 제2 전극(720) 사이에 개재되는 적어도 하나의 상변화 메모리 셀(730)을 포함한다.
이와 같은 구조의 상변화 메모리(700)에서 적어도 하나의 상변화 메모리 셀(730)은 도 1a 내지 4를 참조하여 상술된 상변화 메모리 셀에 해당되게 된다. 즉, 적어도 하나의 상변화 메모리 셀(730) 각각은, 적어도 하나의 제1 전극(710) 및 제2 전극(720)을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층(731), N 타입의 반도체 물질로 중간층(731)의 양단에 형성되는 상부층(732)과 하부층(733), 상부층(732)과 중간층(731)의 사이 영역 또는 하부층(733)과 중간층(731)의 사이 영역 중 적어도 하나의 영역에 배치되어 중간층(731)에서의 누설 전류를 저감하거나 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지하는 적어도 하나의 터널링 박막(734)을 포함한다.
이처럼 적어도 하나의 상변화 메모리 셀(730) 각각이 도 1a 내지 4를 참조하여 상술된 상변화 메모리 셀에 해당되는 바, 도 1a 내지 4를 참조하여 상술된 상변화 메모리 셀이 갖는 양방향 전류 구동의 특성, 데이터 저장 기능과 선택 소자의 기능을 일체화한 특성 및 누설 전류를 저감하는 특성은 적어도 하나의 상변화 메모리 셀(730) 각각에 동일하게 적용될 수 있다. 이에 대한 상세한 설명은 도 1a 내지 4를 참조하여 기재되었으므로 생략하기로 한다.
도 8은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이고, 도 9는 일 실시예에 따른 상변화 메모리 소자가 양방향 전류 구동을 구현하는 것을 설명하기 위한 도면이며, 도 10은 일 실시예에 따른 상변화 메모리 소자에서 선택 소자가 상변화층과 일체형으로 구현되는 것을 설명하기 위한 도면이고, 도 11은 일 실시예에 따른 상변화 메모리 소자에서 형성하는 쇼트키 다이오드의 특성을 설명하기 위한 도면이다.
도 8 내지 11을 참조하면, 일 실시예에 따른 상변화 메모리 소자(800)는, W, TaN, TiN 등과 같이 전도성을 갖는 금속 물질로 형성되는 제1 전극(810)과 제2 전극(820) 및 그리고 그 사이에 개재되는 상변화 메모리 셀(830)을 포함한다.
상변화 메모리 셀(830)은 제1 전극(810) 및 제2 전극(820)을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 상변화층(831)과, P 타입의 상변화층(831)의 상부에 배치되는 N 타입의 반도체층(832)을 포함하는 구조를 갖는다.
이에, P 타입의 상변화층(831) 및 N 타입의 반도체층(832)은 PN 다이오드를 형성하게 되고, P 타입의 상변화층(831)은 제2 전극(820)과의 접촉 계면에서 쇼트키 다이오드를 형성하게 되며, 상변화 메모리 셀(830)은 형성된 PN 다이오드와 쇼트키 다이오드를 이용하여 도 9와 같은 양방향 전류 구동을 구현할 수 있다.
여기서, PN 다이오드와 쇼트키 다이오드는 제1 전극(810) 및 제2 전극(820)을 통해 인가되는 전압을 P 타입의 상변화층에 선택적으로 스위칭하는 선택 소자로 사용될 수 있다.
따라서, 상변화 메모리 셀(830)은 선택 소자로 동작하는 PN 다이오드와 쇼트키 다이오드를 데이터 저장소로 사용되는 P 타입의 상변화층(831)을 기반으로 구현함으로써, 데이터 저장의 기능(제1 전극(810) 및 제2 전극(820)을 통해 인가되는 전압에 의해 변화되는 P 타입의 상변화층(831)의 결정 상태로 데이터를 나타내는 기능)과 선택 소자의 기능(제1 전극(810) 및 제2 전극(820)을 통해 인가되는 전압을 P 타입의 상변화층(831)에 선택적으로 스위칭하는 기능)을 일체화할 수 있다. 즉, P 타입의 상변화층(831)은 도 10과 같이 상변화 메모리 셀(830)에서 데이터 저장소의 기능을 수행하는 동시에, PN 다이오드와 쇼트키 다이오드를 형성하여 선택 소자의 기능도 수행할 수 있다.
상변화 메모리 셀(830)은 이처럼 상변화층(831)과 선택 소자를 일체형으로 구현함으로써, 종래의 OTS가 갖는 스케일링에서 고집적도를 구현하기 힘든 단점과, 스케일링에 따른 물질 신뢰성의 문제점을 방지하고 해결할 수 있다.
P 타입의 상변화층(831)은, 제1 전극(810) 및 제2 전극(820)을 통해 인가되는 전압에 의해 결정 상태가 결정질 상태와 비결정질 상태 사이에서 변화되는 상변화 물질로 구성되나, 상변화 물질이 일반적인 상변화 특성(결정질일 때 저 저항성을 갖고 비결정질일 때 고 저항성을 갖는 특성)이 아닌, 역 상변화 특성(결정질일 때 고 저항성을 갖고 비결정질일 때 저 저항성을 갖는 특성)을 갖는 것을 특징으로 한다. 이하, 결정 상태가 결정질일 때 고 저항성을 갖는다는 것은, 결정 상태가 비결정질일 때 갖게 되는 저항성을 기준으로 상대적으로 높은 저항성을 갖는 것을 의미하고, 결정 상태가 비결정질일 때 저 저항성을 갖는다는 것은, 결정 상태가 결정질일 때 갖게 되는 저항성을 기준으로 상대적으로 낮은 저항성을 갖는 것을 의미한다.
특히, P 타입의 상변화층(831)은 제2 전극(820)과의 접촉 계면에서 안정적인 쇼트키 특성을 갖는 쇼트키 다이오드를 형성하도록 트랜지션 메탈이 함유된 상변화 물질에 질소가 도핑되어 형성될 수 있다. 이 때, 상변화 물질로는 Ge, Sb 또는 Te 중 적어도 하나가 사용되며, 트랜지션 메탈로는 Cr, Ti, Ni, Zn, Cu 또는 Mo 중 적어도 하나가 사용될 수 있다.
상변화 물질에 트랜지션 메탈이 함유되는 조성비는, 상변화층(831)의 결정 상태가 결정질일 때와 비결정질일 때 사이의 저항비를 최대화하도록 조절될 수 있다. 예를 들어, Ge 및 Te와 같은 상 변화 물질에 Cr(또는 Ti, Ni, Zn, Cu, Mo 등)과 같은 트랜지션 메탈이 함유되는 조성비는, 상변화층(831)의 결정 상태가 결정질일 때와 비결정질일 때 사이의 저항비를 최대화하도록 Ge 및 Te을 기준으로 10% 미만의 중량 백분율을 갖도록 조절될 수 있다.
또한, 트랜지션 메탈이 함유된 상변화 물질에 질소가 도핑되는 농도는, P 타입의 상변화층(831)이 제2 전극(820)과의 접촉 계면에서 안정적인 쇼트키 특성을 갖는 쇼트키 다이오드를 형성하도록 조절될 수 있다.
이처럼 상변화 메모리 셀(830)은 P 타입의 상변화층(831)을 트랜지션 메탈이 함유된 상변화 물질에 질소를 도핑하여 형성함으로써, 도 11과 같이 P 타입의 상변화층(313) 및 제2 전극(820) 사이의 접촉 계면에서 형성되는 쇼트키 다이오드가 안정적인 쇼트키 특성을 가져 PN 다이오드와 동일한 성능을 구현하도록 할 수 있다.
N 타입의 반도체층(832)은, 낮은 누설 전류 특성을 갖는 Zn, In 또는 Ga 중 적어도 하나의 양이온을 포함하는 N 타입의 산화물 반도체 물질, 4족 반도체 물질 또는 3-5족 화합물로 형성됨으로써, 넓은 밴드 갭으로 우수한 누설 전류 특성을 도모할 수 있다. 여기서, N 타입의 산화물 반도체 물질로는 낮은 누설 전류 특성을 갖는 ZnO x 계열의 물질이 사용될 수 있으며, ZnO x 계열의 물질로는 AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 중 적어도 하나가 사용될 수 있다.
이와 같이 일 실시예에 따른 상변화 메모리 셀(830)은 P 타입의 상변화층(831)과 N 타입의 반도체층(832)을 기반으로 PN 다이오드와 쇼트키 다이오드를 형성함으로써, 데이터 저장소로 사용되는 상변화층(831)과 선택 소자를 일체형으로 구현하는 동시에, 양방향 전류 구동을 구현할 수 있다. 따라서, 상변화 메모리 셀(830)은 종래의 OTS가 갖는 스케일링에서 고집적도를 구현하기 힘든 단점과, 스케일링에 따른 물질 신뢰성의 문제점을 방지하고 해결할 수 있다.
또한, 상변화 메모리 셀(830)은 N 타입의 반도체층(832)을 저 누설 전류 특성을 갖는 물질로 형성함으로써, 누설 전류를 차단 및 방지할 수 있다.
이상, 설명된 상변화 메모리 셀(830)의 특징은 상변화 메모리 셀(830)을 포함하는 상변화 메모리 소자(800)에도 그대로 적용될 수 있다. 이에, 일 실시예에 따른 상변화 메모리 소자(800) 역시 데이터 저장소로 사용되는 상변화층(831)과 선택 소자를 일체형으로 구현하는 동시에 양방향 전류 구동을 구현함으로써, 종래의 OTS가 갖는 스케일링에서 고집적도를 구현하기 힘든 단점과, 스케일링에 따른 물질 신뢰성의 문제점을 방지하고 해결할 수 있으며, N 타입의 반도체층(832)을 저 누설 전류 특성을 갖는 물질로 형성함으로써, 누설 전류를 차단 및 방지할 수 있다.
또한, 이상 설명된 상변화 메모리 셀(830) 및 이를 포함하는 상변화 메모리 소자(800)는, 간략화된 구조로 설명되었으나, 고집적 3차원 아키텍처를 갖도록 구현될 수 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
도 12는 일 실시예에 따른 3차원 아키텍처를 갖도록 구현된 상변화 메모리를 나타낸 도면이다.
도 12를 참조하면, 상변화 메모리(1200)는 수평 방향으로 연장 형성된 적어도 하나의 제1 전극(1210), 적어도 하나의 제1 전극(1210)에 대해 수직 방향으로 연장 형성된 제2 전극(1220)과, 적어도 하나의 제1 전극(1210) 및 제2 전극(1220) 사이에 개재되는 적어도 하나의 상변화 메모리 셀(1230)을 포함한다.
이와 같은 구조의 상변화 메모리(1200)에서 적어도 하나의 상변화 메모리 셀(1230)은 도 8 내지 11을 참조하여 상술된 상변화 메모리 셀에 해당되게 된다. 즉, 적어도 하나의 상변화 메모리 셀(1230) 각각은, 적어도 하나의 제1 전극(1210) 및 제2 전극(1220) 사이에 개재된 채, 적어도 하나의 제1 전극(1210) 및 제2 전극(1220)을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 적어도 하나의 P 타입의 상변화층(1231) 및 적어도 하나의 P 타입의 상변화층(1231)과 맞닿은 채, 적어도 하나의 제1 전극(1210) 및 제2 전극(1220) 사이에 개재되는 적어도 하나의 N 타입의 반도체층(1232)을 포함함으로써, 적어도 하나의 P 타입의 상변화층(1231) 및 적어도 하나의 N 타입의 반도체층(1232)이 PN 다이오드를 형성하고 적어도 하나의 P 타입의 상변화층(1231)은 제2 전극(1220)과의 접촉 계면에서 쇼트키 다이오드를 형성하는 것을 특징으로 한다.
적어도 하나의 P 타입의 상변화층(1231) 및 적어도 하나의 N 타입의 반도체층(1232)으로 구성되는 적어도 하나의 상변화 메모리 셀(1230) 각각에 대한 상세한 설명은, 도 8 내지 12를 참조하여 기재되었으므로 생략하기로 한다.
도 13은 일 실시예에 따른 DRAM 선택 소자를 나타낸 도면이고, 도 14는 도 13에 도시된 DRAM 선택 소자의 다른 실시예를 나타낸 도면이며, 도 15는 일 실시예에 따른 DRAM 선택 소자에 포함되는 IGZO 채널 구조물의 특성을 설명하기 위한 도면이다.
도 13 내지 14를 참조하면, 일 실시예에 따른 DRAM 선택 소자(1300)는 실리콘 기판(1310), 실리콘 기판(1310)에 매립되는 워드라인(1320) 및 워드라인(1320)의 적어도 일부를 감싸도록 실리콘 기판(1310) 내에 형성되는 IGZO 채널 구조물(1330)을 포함한다.
여기서, 워드라인(1320)은 실리콘 기판(1310)에 매립됨으로써, 채널 길이를 길게 하는 RCAT 및/또는 BWL 구조를 적용할 수 있다. 이러한 워드라인(1320)의 구조는 종래의 RCAT 및/또는 BWL과 동일하므로 상세한 설명을 생략하기로 한다.
IGZO 채널 구조물(1330)은 실리콘 기판(1310) 내에 IGZO 물질(예컨대, Zn, In 또는 Ga 중 적어도 하나의 양이온을 포함하는 산화물인 ZnO x 계열의 물질)로 형성됨으로써, DRAM 선택 소자(1300)에서 채널 영역의 적어도 일부로 사용되는 것을 특징으로 한다. 일례로, DRAM 선택 소자(1300)의 채널 영역으로서, IGZO 채널 구조물(1330)만이 사용되거나, IGZO 채널 구조물(1330)과 실리콘 기판(1310)의 일부 영역이 사용될 수 있다. 이하, IGZO 채널 구조물(1330)이 IGZO 물질로 형성되는 경우로 설명되나, 이에 제한되거나 한정되지 않고 AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 중 적어도 하나의 물질로 형성될 수 있다.
이 때, IGZO 채널 구조물(1330)이 DRAM 선택 소자(1300)에서 채널 영역의 전체로 사용되는 것과 일부를 사용되는 것은, IGZO 채널 구조물(1330)이 워드라인(1320)의 적어도 일부를 감싸는 깊이에 따라 결정되게 된다. 예를 들어, IGZO 채널 구조물(1330)이 도 13과 같이 워드라인(1320)의 깊이에 대해 2/3 정도의 깊이를 가지며 워드라인(1320)을 감싸도록 형성됨으로써, 도 13의 DRAM 선택 소자(1300)는 IGZO 채널 구조물(1330)과 실리콘 기판(1310)의 일부 영역(1311)을 채널 영역으로 사용할 수 있다.
다른 예를 들면, IGZO 채널 구조물(1330)이 도 14와 같이 워드라인(1320)의 깊이보다 깊은 깊이를 가지며 워드라인(1320)을 감싸도록 형성됨으로써, 도 14의 DRAM 선택 소자(1300)는 IGZO 채널 구조물(1330)을 채널 영역 전체로 사용할 수 있다.
이처럼 IGZO 채널 구조물(1330)이 워드라인(1320)의 적어도 일부를 감싸는 깊이는, IGZO 채널 구조물(1330)이 DRAM 선택 소자(1300)에서 채널 영역의 적어도 일부로 사용되도록 하는 값으로 결정되는 것을 특징으로 한다. 예컨대, IGZO 채널 구조물(1330)이 워드라인(1320)의 적어도 일부를 감싸는 깊이는, IGZO 채널 구조물(1330)이 DRAM 선택 소자(1300)에서 채널 영역의 적어도 일부로 사용 가능하도록 하는 임계 깊이 이상의 값으로 결정될 수 있다.
또한, IGZO 채널 구조물(1330)이 워드라인(1320)의 적어도 일부를 감싸는 깊이는, DRAM 선택 소자(1300)에서 누설 전류를 일정치 이상 감소시키도록 하는 값으로 결정될 수 있다. 즉, IGZO 채널 구조물(1330)이 실리콘 기판(1310)에 비해 저 누설 전류 특성을 갖는 바, 채널 영역에서의 누설 전류가 목표로 하는 값으로 억제될 수 있도록, 채널 영역 상 IGZO 채널 구조물(1330)의 비중이 실리콘 기판(1310)보다 늘어나게 IGZO 채널 구조물(1330)의 깊이가 결정될 수 있다.
이러한 IGZO 채널 구조물(1330)을 형성하는 물질인 IGZO는 도 15의 (a)와 같이 실리콘 대비 넓은 밴드 갭을 갖기 때문에, 누설 전류가 매우 낮은 특징을 갖는다. 이에, 저 누설 전류의 특징을 갖는 IGZO 채널 구조물(1330)은 도 15의 (b)와 같은 정상 상태에서의 전류 특성을 갖게 된다.
따라서, 일 실시예에 따른 DRAM 선택 소자(1300)는 상술된 저 누설 전류의 특성을 갖는 IGZO 채널 구조물(1330)을 채널 영역의 적어도 일부로 사용할 수 있게 되어, 기판 자체가 극 저 누설 전류 특성을 갖도록 하는 기술 효과를 도모할 수 있다.
이와 같은 IGZO 채널 구조물(1330)은, ALD(Atomic Layer Deposition) 공정을 이용하여 실리콘 기판(1310) 내에 형성될 수 있다. 이처럼 ALD 공정을 이용하여 형성되는 IGZO 채널 구조물(1330)을 포함하는 DRAM 선택 소자(1300)는, 도 13 및 14와 같은 구조를 갖게 될 수 있다.
그러나 이에 제한되거나 한정되지 않고, IGZO 채널 구조물(1330)은 에픽테셜(Epitaxial) 성장 공정을 이용하여 실리콘 기판(1310) 내에 형성될 수도 있다. 이러한 경우의 DRAM 선택 소자(1300)는 에픽테셜 성장 공정을 이용하기 위한 구성부를 더 포함하게 될 수 있다. 이에 대한 상세한 설명은 도 16을 참조하여 기재하기로 한다.
또한, 일 실시예에 따른 DRAM 선택 소자(1300)는 수직 방향 또는 수평 방향으로 복수 개 구비된 채 적층되어 3차원 구조를 형성할 수도 있다.
도 16은 다른 일 실시예에 따른 DRAM 선택 소자를 나타낸 도면이다.
도 16을 참조하면, 다른 일 실시예에 따른 DRAM 선택 소자(1600)는 실리콘 기판(1610), 실리콘 기판(1610)에 매립되는 워드라인(1620) 및 워드라인(1620)의 적어도 일부를 감싸도록 실리콘 기판(410) 내에 형성되는 IGZO 채널 구조물(1630)을 포함함으로써, 도 13에 도시된 DRAM 선택 소자(1300)와 유사한 구조를 가질 수 있다. 그러나 도 16의 DRAM 선택 소자(1600)가 도 13의 DRAM 선택 소자(1300)와 다른 점은, 에픽테셜 성장 공정에서 사용되는 IGZO 시드(440)를 더 포함한다는 점이다. 즉, 도 4의 DRAM 선택 소자(1600)는 IGZO 채널 구조물(1630)을 형성함에 있어, IGZO 시드(1640)를 기반으로 하는 에픽테셜 성장 공정을 이용할 수 있다.
도 16의 DRAM 선택 소자(1600)에서 IGZO 시드(1640)를 제외한 다른 구성부들은 도 13의 DRAM 선택 소자(1300)의 다른 구성부들과 동일한 기능을 수행하도록 동일한 구조로 형성되므로, 상세한 설명은 생략하기로 한다.
도 17은 일 실시예에 따른 DRAM 선택 소자의 제조 방법을 나타낸 플로우 차트이고, 도 18 내지 25는 일 실시예에 따른 DRAM 선택 소자의 제조 방법을 설명하기 위한 도면이다.
이하, 일 실시예에 따른 DRAM 선택 소자의 제조 방법은 기계화 및 자동화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 17을 참조하면, 제조 시스템은 단계(S1710)에서, 도 18과 같이 실리콘 기판(1810)을 준비한다.
이어서, 제조 시스템은 단계(S1720)에서, 실리콘 기판(1810)의 적어도 일부(1910)를 식각하여 희생막(2010)을 생성한다. 예를 들어, 제조 시스템은 도 19와 같이 실리콘 기판(1810)의 적어도 일부(1910)를 식각하고, 도 20과 같이 식각된 공간(1911)에 희생막(2010)을 생성할 수 있다.
그 다음, 제조 시스템은 단계(S1730)에서, 희생막(2010)의 적어도 일부(2011)가 노출되도록 실리콘 기판(1810)의 적어도 일부(2110)를 식각하고, 적어도 일부(2110)가 식각된 공간(2210)에 IGZO 채널 구조물(2220)을 형성한다. 예를 들어, 제조 시스템은 도 21과 같이 희생막(2010)의 적어도 일부(2011)가 노출되도록 실리콘 기판(1810)의 적어도 일부(2110)를 리세스 식각하고, 도 22와 같이 적어도 일부(2110)가 식각된 공간(2210)에 ALD(Atomic Layer Deposition) 공정 또는 에픽테셜(Epitaxial) 성장 공정을 이용하여 IGZO 채널 구조물(2220)을 형성할 수 있다. 만약, 에픽테셜 성장 공정을 이용하여 IGZO 채널 구조물(2220)이 형성되는 경우, 제조 시스템은 식각된 적어도 일부(2110)의 공간(2210)에 에픽테셜 성장 공정에서 사용되는 IGZO 시드(미도시)를 생성한 뒤, IGZO 시드를 기반으로 에픽테셜 성장 공정을 이용하여 IGZO 채널 구조물(2220)을 형성할 수 있다. 이처럼, 단계(S1730)에서 형성되는 IGZO 채널 구조물(2220)은 DRAM 선택 소자에서 채널 영역의 적어도 일부로 사용된다.
이 때, 제조 시스템은 IGZO 채널 구조물(2220)이 후술되는 단계(S1740)에서 생성될 워드라인(2420)의 적어도 일부를 감싸도록 IGZO 채널 구조물(2220)을 형성할 수 있다. 특히, IGZO 채널 구조물(2220)이 워드라인(2420)의 적어도 일부를 감싸는 깊이는, IGZO 채널 구조물(2220)이 DRAM 선택 소자에서 채널 영역의 적어도 일부로 사용되도록 하는 값 및/또는 DRAM 선택 소자에서 누설 전류를 일정치 이상 감소시키도록 하는 값으로 결정될 수 있다.
그 다음, 제조 시스템은 단계(S1740)에서, 실리콘 기판(1810)의 희생막(2010)을 제거하고, 희생막(2010)이 제거된 공간(2310)에 워드라인(2420)을 생성한다. 예를 들어, 제조 시스템은 도 23과 같이 실리콘 기판(1810)의 희생막(2010)을 제거하고, 도 24와 같이 희생막(2010)이 제거된 공간(2310)에 게이트 산화물(2410) 및 워드라인(2420)을 성막하여 생성할 수 있다.
그 후, 제조 시스템은 단계(S1750)에서, 도 25와 같이 IGZO 채널 구조물(2220)의 상부에 비트라인 및 커패시터와 연결될 전극(2510)을 형성한다.
이상 상술된 단계들(S1710 내지 S1750) 중 희생막(2010)을 생성하는 단계, IGZO 채널 구조물(2220)을 형성하는 단계 및 워드라인(2420)을 생성하는 단계가 실리콘 기판(610) 상에서 일정 횟수 이상 반복 수행되거나, 실리콘 기판(1810)의 상하부에 적층되는 다른 실리콘 기판들 상에서 일정 횟수 이상 반복 수행됨으로써, 수직 방향 또는 수평 방향으로 DRAM 선택 소자가 복수 개 제조되어, 3차원 구조가 형성될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (15)

  1. 제1 전극;
    제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이에 개재되는 상변화 메모리 셀
    을 포함하고,
    상기 상변화 메모리 셀은,
    상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층;
    N 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층; 및
    상기 상부층과 상기 중간층의 사이 영역 또는 상기 하부층과 상기 중간층의 사이 영역 중 적어도 하나의 영역에 배치되어, 상기 중간층에서의 누설 전류를 저감하거나 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱(Intermixing)을 방지하는 적어도 하나의 터널링 박막
    을 포함하는 상변화 메모리 소자.
  2. 제1항에 있어서,
    상기 적어도 하나의 터널링 박막은,
    상기 누설 전류를 저감하거나 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지하는 동시에 터널링 전류는 흐르도록 하는 물질과 두께로 형성되는 것을 특징으로 하는 상변화 메모리 소자.
  3. 제1항에 있어서,
    상기 상변화 메모리 셀은,
    NPN 구조로 형성되어 상기 제1 전극 및 상기 제2 전극으로부터 인가되는 전압을 상기 중간층에 선택적으로 스위칭하는 것을 특징으로 하는 상변화 메모리 소자.
  4. 제1항에 있어서,
    상기 상변화 메모리 셀은,
    NPN 구조를 통해 양방향 PN 다이오드들을 형성하여 양방향 전류 구동을 구현하는 것을 특징으로 하는 상변화 메모리 소자.
  5. 제1항에 있어서,
    상기 상변화 메모리 셀은,
    NPN 구조에서 NP의 역방향 바이어스에 의해 상기 중간층이 공핍(Depletion)되어 터널링 전류가 흐름에 따라, 상기 중간층의 결정 상태를 변화시키는 기록 동작을 수행하는 것을 특징으로 하는 상변화 메모리 소자.
  6. 제1항에 있어서,
    상기 상변화 메모리 셀은,
    상기 중간층의 결정 상태의 변화에 따라 공핍 턴 온 전압이 변동되어 발생되는 전압 차이를 판독하는 판독 동작을 수행하거나,
    상기 중간층의 저항 변화에 따른 판독 전류를 판독하는 판독 동작을 수행하는 것을 특징으로 하는 상변화 메모리 소자.
  7. 제1항에 있어서,
    상기 중간층은,
    역 상변화 특성을 갖도록 상변화 물질에 트랜지션 메탈이 함유되어 형성되는 것을 특징으로 하는, 상변화 메모리 소자.
  8. 3차원 아키텍처를 갖는 상변화 메모리에 있어서,
    수평 방향으로 연장 형성된 적어도 하나의 제1 전극;
    상기 적어도 하나의 제1 전극에 대해 수직 방향으로 연장 형성된 제2 전극; 및
    상기 적어도 하나의 제1 전극 및 상기 제2 전극 사이에 개재는 적어도 하나의 상변화 메모리 셀
    을 포함하고,
    상기 적어도 하나의 상변화 메모리 셀 각각은,
    상기 적어도 하나의 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층;
    N 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층; 및
    상기 상부층과 상기 중간층의 사이 영역 또는 상기 하부층과 상기 중간층의 사이 영역 중 적어도 하나의 영역에 배치되어, 상기 중간층에서의 누설 전류를 저감하거나 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지하는 적어도 하나의 터널링 박막
    을 포함하는 상변화 메모리.
  9. 제1 전극;
    제2 전극;
    상기 제1 전극 및 상기 제2 전극 사이에 개재된 채, 상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 상변화층; 및
    상기 P 타입의 상변화층의 상부에 배치되는 N 타입의 반도체층
    을 포함하고,
    상기 P 타입의 상변화층 및 상기 N 타입의 반도체층은,
    PN 다이오드를 형성하며,
    상기 P 타입의 상변화층은,
    상기 제2 전극과의 접촉 계면에서 쇼트키 다이오드를 형성하는 것을 특징으로 하는 상변화 메모리 소자.
  10. 제9항에 있어서,
    상기 상변화 메모리 소자는,
    상기 PN 다이오드 및 상기 쇼트키 다이오드를 이용하여 양방향 전류 구동을 구현하는 것을 특징으로 하는 상변화 메모리 소자.
  11. 제9항에 있어서,
    상기 P 타입의 상변화층은,
    상기 제2 전극과의 접촉 계면에서 안정적인 쇼트키 특성을 갖는 쇼트키 다이오드를 형성하도록 트랜지션 메탈이 함유된 상변화 물질에 질소가 도핑되어 형성되는 것을 특징으로 하는 상변화 메모리 소자.
  12. 누설 전류를 감소시키는 DRAM 선택 소자에 있어서,
    실리콘 기판;
    상기 실리콘 기판에 매립되는 워드라인; 및
    상기 워드라인의 적어도 일부를 감싸도록 상기 실리콘 기판 내에 형성되는 IGZO 채널 구조물
    을 포함하고,
    상기 IGZO 채널 구조물은,
    상기 DRAM 선택 소자에서 채널 영역의 적어도 일부로 사용되는 것을 특징으로 하는 DRAM 선택 소자.
  13. 제12항에 있어서,
    상기 IGZO 채널 구조물이 상기 워드라인의 적어도 일부를 감싸는 깊이는,
    상기 IGZO 채널 구조물이 상기 DRAM 선택 소자에서 채널 영역의 적어도 일부로 사용되도록 하는 값 및/또는 상기 DRAM 선택 소자에서 상기 누설 전류를 일정치 이상 감소시키도록 하는 값으로 결정되는 것을 특징으로 하는 DRAM 선택 소자.
  14. 제12항에 있어서,
    상기 IGZO 채널 구조물은,
    ALD(Atomic Layer Deposition) 공정 또는 에픽테셜(Epitaxial) 성장 공정을 이용하여 상기 실리콘 기판 내에 형성되는 것을 특징으로 하는 DRAM 선택 소자.
  15. 제12항에 있어서,
    상기 DRAM 선택 소자는,
    수직 방향 또는 수평 방향으로 복수 개 구비된 채 적층되어 3차원 구조를 형성하는 것을 특징으로 하는 DRAM 선택 소자.
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