WO2020213968A1 - 메모리 소자 - Google Patents

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WO2020213968A1
WO2020213968A1 PCT/KR2020/005132 KR2020005132W WO2020213968A1 WO 2020213968 A1 WO2020213968 A1 WO 2020213968A1 KR 2020005132 W KR2020005132 W KR 2020005132W WO 2020213968 A1 WO2020213968 A1 WO 2020213968A1
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WO
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phase change
change memory
intermediate layer
layer
electrode
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Application number
PCT/KR2020/005132
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English (en)
French (fr)
Inventor
송윤흡
Original Assignee
삼성전자 주식회사
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Priority claimed from KR1020190076372A external-priority patent/KR102230199B1/ko
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching

Definitions

  • the following embodiments relate to a memory device, and describe a phase change memory device implementing a selection device supporting a bidirectional switching operation, and a crosspoint array.
  • the 3D V-NAND memory is currently implementing the highest degree of integration, but the string height increases as it goes up, and it is expected that the implementation of ultra-high integration will be limited due to the difficulty in the process to form a high end of 100 or more. It is expected.
  • next-generation memory devices such as STT-MRAM, FeRAM, ReRAM, and PCRAM, which have superior power and data retention and write/read characteristics compared to general memory devices, are being studied.
  • PCRAM (hereinafter, a phase change memory) responds to the supply of heat caused by a current flow or applied voltage difference between the first electrode and the second electrode to the phase change layer. It represents a binary value as a change in resistance state accordingly.
  • PCRAM changes the crystalline state of the phase change layer between crystalline and amorphous as heat is supplied to the phase change layer, based on the phase change characteristics having low resistance when crystalline and high resistance when amorphous.
  • Binary values corresponding to each resistance state may be indicated (for example, when the crystal state of the phase change layer is crystalline and has low resistance, the binary value [0] is indicated, and the crystal state of the phase change layer is amorphous. In case of high resistance, it indicates the reset state of binary value [1]).
  • phase change memory is manufactured at low cost and is capable of high-speed operation, so it is actively studied as a next-generation semiconductor memory device, and it is proposed as a structure implemented with various three-dimensional architectures to improve the limit of two-dimensional scaling. have.
  • the conventional OTS used as a selection element in a phase change memory has a disadvantage in that it is difficult to implement a high degree of integration in scaling because it requires an intermediate electrode disposed between the phase change layer and abuts, and the problem of material reliability due to scaling, It is difficult to block leakage current.
  • phase change memory cell having an NPN structure composed of an N-type upper layer and a lower layer at both ends of a P-type intermediate layer and an intermediate layer used as a data storage has been proposed.
  • the proposed NPN structure is a case in which the P-type intermediate layer 111 is in a high resistance crystal state (110) and a low resistance crystal state (120). In all, the intermediate layer 111 is used as the depletion layer.
  • the proposed NPN structure has a problem in that depletion is difficult due to a high hole concentration when the intermediate layer 111 is in a low-resistance crystal state (120).
  • a crosspoint array has been proposed that retains non-volatile characteristics like a NAND flash memory and has a latency that is up to 1000 times faster than a NAND flash memory.
  • the crosspoint array includes a plurality of bit lines 610 and 611 extending in a first direction in a horizontal direction as shown in FIG. 6 showing an existing crosspoint array, and a second direction in a horizontal direction orthogonal to the first direction.
  • a plurality of memory cells 630 and 631 respectively disposed between a plurality of word lines 620 and 621, a plurality of bit lines 610 and 611, and a plurality of word lines 620 and 621 respectively extended ), a plurality of selectors 640 and 641 performing a switching operation on the plurality of memory cells 630 and 631, and surrounding the plurality of memory cells 630 and 631 and the selectors 640 and 641 It includes an insulating layer 650.
  • the crosspoint array may be implemented as shown in the figure by providing the above-described structure as two sets 660 and 670 inverted up and down based on a plurality of word lines 620 and 621, and two sets 660 And 670 are characterized in that they share a plurality of word lines 620 and 621.
  • the insulating layer 650 is formed of a material such as SiO 2 to fill the space between the bit lines 610 and 620 and the space between the word lines 630 and 640.
  • the spacing between the plurality of bit lines 610 and 620 and the spacing between the plurality of word lines 630 and 640 become dense, and thus formed of a material such as SiO 2
  • a parasitic bit line capacitance (a parasitic capacitance generated by a dense spacing between a plurality of bit lines 610 and 620) and a parasitic word line capacitance (a plurality of bit lines 610 and 620)
  • parasitic bit line capacitance a parasitic capacitance generated by a dense spacing between a plurality of bit lines 610 and 620
  • a parasitic word line capacitance a plurality of bit lines 610 and 620
  • the problem of parasitic capacitance may adversely affect reliability and performance, such as delaying the operation speed of the crosspoint array or weakening the sensing margin, so there is a need to propose a technique for solving the problem of parasitic capacitance.
  • bidirectional current driving is realized by forming bidirectional PN diodes through the NPN structure, while using bidirectional PN diodes.
  • a phase change memory cell and the phase change memory device in which a selection element for selectively switching a voltage applied from a first electrode and a second electrode to an intermediate layer is implemented.
  • one embodiment proposes a phase change memory cell and the phase change memory device in which the function of the data storage and the function of the selection element are integrated by configuring the selection element in a structure including an intermediate layer used as a data storage.
  • embodiments propose a phase change memory cell and a phase change memory device capable of solving a problem in which depletion of an intermediate layer is difficult in such an NPN structure.
  • exemplary embodiments propose a phase change memory cell and a phase change memory device that adaptively use one of an intermediate layer, an upper layer, or a lower layer as a depletion layer based on a crystal state of the intermediate layer.
  • Embodiments propose a technique for solving the problem of parasitic capacitance caused by a dense spacing between bit lines and word lines in a crosspoint array.
  • one embodiment is a crosspoint array in which at least one air gap is formed in at least one of the space between the plurality of bit lines or the space between the plurality of word lines, and the Suggest a manufacturing method.
  • a phase change memory device includes: a first electrode; A second electrode; And a phase change memory cell interposed between the first electrode and the second electrode, wherein the phase change memory cell changes a crystal state by a voltage applied through the first electrode and the second electrode.
  • P-type intermediate layer used as data storage accordingly; And an upper layer and a lower layer formed on both ends of the intermediate layer made of an N-type semiconductor material, and an adaptive depletion layer is applied to any one of the intermediate layer, the upper layer, or the lower layer based on a crystal state of the intermediate layer. layer).
  • the phase change memory cell uses the intermediate layer as a depletion layer, and when the intermediate layer is in a low resistance crystal state, either of the upper layer or the lower layer It may be characterized by using as the depletion layer.
  • each of the upper layer and the lower layer is doped with an N-type dopant to have a charge amount greater than that when the intermediate layer is in a high-resistance crystalline state and less than that when the intermediate layer is in a low-resistance crystalline state. It may be characterized in that the concentration is controlled.
  • the phase change memory cell adaptively uses any one of the intermediate layer, the upper layer, or the lower layer based on the NPN structure as the depletion layer, and the first electrode and the second electrode It may be characterized in that the voltage applied from is selectively switched to the intermediate layer.
  • phase change memory cell may be characterized in that bidirectional current driving is implemented by forming bidirectional PN diodes.
  • each of the upper layer and the lower layer may be formed of the N-type semiconductor material including at least one of Zn, In, or Ga, a Group 4 semiconductor material, or a Group 3-5 compound. have.
  • the N-type semiconductor material may be formed of a ZnO x- based material.
  • the intermediate layer may be formed by containing a transition metal in a phase change material so as to have an inverse phase change characteristic.
  • the phase change material includes at least one of Ge, Sb, or Te, and the transition metal is characterized in that it includes at least one of Cr, Ti, Ni, Zn, Cu, or Mo. I can.
  • a phase change memory having a 3D architecture includes at least one first electrode extending in a horizontal direction; A second electrode extending in a direction perpendicular to the at least one first electrode; And at least one phase change memory cell interposed between the at least one first electrode and the second electrode, and each of the at least one phase change memory cell includes the at least one first electrode and the second electrode.
  • a P-type intermediate layer used as a data storage as the crystal state is changed by a voltage applied through the electrode; And an upper layer and a lower layer formed on both ends of the intermediate layer made of an N-type semiconductor material, and an adaptive depletion layer is applied to any one of the intermediate layer, the upper layer, or the lower layer based on a crystal state of the intermediate layer. layer).
  • the crosspoint array includes: a plurality of bit lines extending in a first direction in a horizontal direction, respectively; A plurality of word lines extending in a second direction in a horizontal direction perpendicular to the first direction; A plurality of memory cells respectively disposed between the plurality of bit lines and the plurality of word lines; And at least one air gap formed in at least one of a space between the plurality of bit lines or a space between the plurality of word lines.
  • the plurality of bit lines are formed to extend in the first direction in which the plurality of bit lines are extended, so that the plurality of bit lines are connected to each other. It can be characterized by being separated.
  • the plurality of word lines are formed to extend in the second direction in which the plurality of word lines are formed to extend, thereby forming the plurality of word lines. It may be characterized by being separated from each other.
  • bidirectional current driving is realized by forming bidirectional PN diodes through the NPN structure, while using bidirectional PN diodes.
  • a phase change memory cell and the phase change memory device in which a selection element for selectively switching the voltage applied from the first electrode and the second electrode to the intermediate layer may be implemented, and the phase change memory device may be proposed.
  • one embodiment may propose a phase change memory cell and the phase change memory device in which the function of the data storage and the function of the selection element are integrated by configuring the selection element in a structure including an intermediate layer used as a data storage. have.
  • embodiments may propose a phase change memory cell and a phase change memory device capable of solving a problem in which depletion of an intermediate layer is difficult in such an NPN structure.
  • embodiments may propose a phase change memory cell and a phase change memory device that adaptively use any one of an intermediate layer, an upper layer, or a lower layer as a depletion layer based on a crystal state of the intermediate layer.
  • Embodiments may propose a technique for solving a problem of parasitic capacitance caused by a dense spacing between bit lines and a spacing between word lines in a crosspoint array.
  • one embodiment is a crosspoint array in which at least one air gap is formed in at least one of the space between the plurality of bit lines or the space between the plurality of word lines, and the Can suggest a manufacturing method.
  • exemplary embodiments may propose a crosspoint array and a method of manufacturing the same, which improves reliability and performance, such as improving the operating speed of the crosspoint array and securing a sensing margin.
  • FIG. 1 is a diagram showing a phase change memory cell of a conventional NPN structure.
  • FIG. 2 is a diagram illustrating a phase change memory device according to an exemplary embodiment.
  • FIG. 3 is a diagram illustrating a phase change memory device implementing bidirectional current driving according to an exemplary embodiment.
  • FIG. 4 is a diagram for explaining that a selection element is integrally implemented with a phase change layer in a phase change memory device according to an exemplary embodiment.
  • FIG. 5 is a diagram illustrating a phase change memory implemented to have a 3D architecture according to an embodiment.
  • FIG. 6 is a diagram showing a conventional crosspoint array.
  • FIG. 7 is a perspective view showing a crosspoint array according to an embodiment.
  • FIG. 8 to 9 are vertical cross-sectional views illustrating the crosspoint array shown in FIG. 7.
  • 10 to 11 are horizontal cross-sectional views illustrating the crosspoint array shown in FIG. 7.
  • FIG. 12 is a flowchart illustrating a method of manufacturing a crosspoint array according to an exemplary embodiment.
  • 13 to 16 are vertical cross-sectional views illustrating a method of manufacturing a crosspoint array according to an exemplary embodiment.
  • 17 to 20 are horizontal cross-sectional views illustrating a method of manufacturing a crosspoint array according to an exemplary embodiment.
  • FIG. 2 is a diagram showing a phase change memory device according to an embodiment
  • FIG. 3 is a diagram for explaining that a phase change memory device according to an embodiment implements bidirectional current driving
  • FIG. 4 is a diagram showing a phase change memory device according to an embodiment. A diagram for explaining that the selection element is implemented integrally with the phase change layer in the phase change memory device according to the present invention.
  • the phase change memory device 200 includes a first electrode 210 and a second electrode 220 formed of a conductive metal material such as W, TaN, and TiN. And a phase change memory cell 230 interposed therebetween.
  • the phase change memory cell 230 has a structure including a P-type intermediate layer 231 and an N-type upper layer 232 and a lower layer 233. Accordingly, the phase change memory cell 230 may implement bidirectional current driving by forming bidirectional PN diodes 310 and 320 through an NPN structure as shown in FIG. 3.
  • the phase change memory cell 230 includes an intermediate layer 231 and an upper layer 232 to form a first PN diode 310 in a first direction, and the intermediate layer 231 and the lower layer 233 )
  • the second PN diode 320 By forming the second PN diode 320 in a second direction opposite to the first direction, it is possible to implement bidirectional current driving in the first direction and the second direction.
  • the bidirectional PN diodes 310 and 320 adaptively use any one of the intermediate layer 231, the upper layer 232, or the lower layer 233 as a depletion layer, as described later, so that the first electrode ( 210) and the voltage applied through the second electrode 220 may be used as a selection element for selectively switching the P-type intermediate layer 231.
  • the phase change memory cell 230 implements the bidirectional PN diodes 310 and 320 acting as selection elements based on the P-type intermediate layer 231 used as a data storage, thereby storing a function of data (first The function of representing data in the crystal state of the intermediate layer 231 that is changed by the voltage applied through the electrode 210 and the second electrode 220) and the function of the selection element (the first electrode 210 and the second electrode ( 220), a function of selectively switching the voltage applied through the intermediate layer 231) may be integrated. That is, the P-type intermediate layer 231 can perform the function of a data storage in the phase change memory cell 230 as shown in FIG. 4 and also perform a function of a selection element by forming bidirectional diodes 310 and 3220. have.
  • the phase change memory cell 330 integrally implements the intermediate layer 331 used as a data storage and a selection element, so that it is difficult to implement high degree of integration in the scaling of the conventional OTS, and the problem of material reliability due to scaling. Can be prevented and solved.
  • the P-type intermediate layer 231 is used as a data storage as the crystal state is changed by a voltage applied through the first electrode 210 and the second electrode 220. That is, the intermediate layer 231 refers to a phase change layer in which a crystalline state changes between a crystalline state and an amorphous state by a voltage applied through the first electrode 210 and the second electrode 220, and the constituent material is Materials with general phase change characteristics (low resistance when crystalline and high resistance when amorphous) or materials with reverse phase change characteristics (high resistance when crystalline and low resistance when amorphous) Can be used.
  • having high resistance means having a relatively high resistance based on the resistance obtained when the crystalline state is amorphous, and having low resistance when the crystalline state is amorphous, It means having a relatively low resistance based on the resistance obtained when the crystal state is crystalline.
  • the intermediate layer 231 may be formed by containing a transition metal in a phase change material to have an inverse phase change characteristic.
  • a transition metal in a phase change material to have an inverse phase change characteristic.
  • at least one of Ge, Sb, and Te is used as the phase change material, and at least one of Cr, Ti, Ni, Zn, Cu, or Mo may be used as the transition metal.
  • the composition ratio in which the transition metal is contained in the phase change material may be adjusted to maximize a resistance ratio between when the crystalline state of the intermediate layer 231 is crystalline and when it is amorphous.
  • the composition ratio in which a transition metal such as Cr (or Ti, Ni, Zn, Cu, Mo, etc.) is contained in a phase change material such as Ge and Te is amorphous as when the crystal state of the intermediate layer 231 is crystalline. It can be adjusted to have a weight percentage of less than 10% based on Ge and Te to maximize the resistance ratio between when.
  • the upper layer 232 and the lower layer 233 are made of an N-type semiconductor material and are formed on both ends of the intermediate layer 231.
  • each of the upper layer 232 and the lower layer 233 is formed of an N-type semiconductor material including at least one of Zn, In, or Ga, a Group 4 semiconductor material, or a Group 3-5 compound having low leakage current characteristics.
  • the N-type semiconductor material a ZnO x- based material may be used, and the ZnO x- based material may include at least one of AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO.
  • each of the upper layer 232 and the lower layer 233 is more than the amount of charge when the intermediate layer 231 is in a crystal state of high resistance (240), and the amount of charge in the intermediate layer 231 is in a crystal state of low resistance (250). It may be characterized in that the concentration at which the N-type dopant is doped is adjusted to have a small amount of charge. Accordingly, when the intermediate layer 231 is in a high-resistance crystal state 240 as shown in FIG. 2, the amount of charge of the intermediate layer 231 is relatively smaller than that of the upper layer 232 and the lower layer 233, and the intermediate layer 231 ) Is depleted and can be used as a depletion layer. On the other hand, as shown in FIG.
  • any one of the lower layers 233 may be depleted and used as a depletion layer.
  • the upper layer 232 is depleted and used as a depletion layer, but is not limited thereto and the lower layer 233 may be depleted and used as a depletion layer.
  • the amount of charge is greater than that of the intermediate layer 231 is in a crystalline state (250).
  • concentration at which the N-type dopant is doped is controlled to have a small amount of charge, one of the intermediate layer 231, the upper layer 232, or the lower layer 233 is adapted based on the crystal state (resistance state) of the intermediate layer 231 It is used as a depletion layer.
  • the phase change memory cell 230 adapts any one of the intermediate layer 231, the upper layer 232, or the lower layer 233 based on the crystal state (resistance state) of the intermediate layer 231 By using it as a depletion layer, the problem that the phase change memory cell of the conventional NPN structure that uses only the intermediate layer as the depletion layer has (when the intermediate layer is in a low-resistance crystal state, it is difficult to deplete due to high hole concentration). I can.
  • At least one tunneling thin film (not shown) is disposed in at least one of the regions between the upper layer 232 and the intermediate layer 231 or between the lower layer 233 and the intermediate layer 231 It could be.
  • the at least one tunneling thin film may reduce leakage current in the intermediate layer 231 or prevent intermixing between the P-type dopant and the N-type dopant.
  • the at least one tunneling thin film may be formed of a material and a thickness that reduce leakage current or prevent intermixing between the P-type dopant and the N-type dopant while allowing the tunneling current to flow.
  • at least one tunneling thin film is a material that maximizes leakage current under the premise that the tunneling current can flow (for example, a high resistance containing at least one of SiO 2 , Si 3 N 4 , SiON or AlO x) Material).
  • the thickness of the at least one tunneling thin film may be adjusted based on a target value for reducing leakage current or a target value for preventing intermixing between a P-type dopant and an N-type dopant.
  • the at least one tunneling thin film may be formed with a thick thickness to reduce the leakage current under the assumption that the tunneling current can flow to a target value.
  • the phase change memory cell 230 has a structure including at least one tunneling thin film, thereby dramatically reducing leakage current in the intermediate layer 231, and between the P-type dopant and the N-type dopant. Intermixing can be prevented.
  • a material having a low leakage current characteristic is used as a material forming the upper layer 232 and the lower layer 233, thereby further reducing the leakage current and preventing intermixing between the P type dopant and the N type dopant. Can be.
  • phase change memory cell 230 The characteristics of the phase change memory cell 230 described above may be applied to the phase change memory device 200 including the phase change memory cell 230 as it is. Accordingly, the phase change memory device 200 according to an exemplary embodiment may also have the advantages of the described phase change memory cell 230 as it is.
  • phase change memory cell 230 and the phase change memory device 200 including the same described above have been described in a simplified structure, but may be implemented to have a highly integrated 3D architecture. A detailed description of this will be described with reference to FIG. 5.
  • phase change memory refers to a memory of a three-dimensional architecture formed by implementing and combining a plurality of phase change memory devices described above with reference to FIGS. 2 to 4.
  • the phase change memory 500 includes at least one first electrode 510 extending in a horizontal direction and a second electrode 520 extending in a vertical direction with respect to the at least one first electrode 510. And at least one phase change memory cell 530 interposed between the at least one first electrode 510 and the second electrode 520.
  • phase change memory 500 having such a structure, at least one phase change memory cell 530 corresponds to the phase change memory cell described above with reference to FIGS. 2 to 4. That is, each of the at least one phase change memory cell 530 is P used as a data storage as the crystal state changes by a voltage applied through the at least one first electrode 510 and the second electrode 520. And an upper layer 532 and a lower layer 533 formed on both ends of the intermediate layer 531 made of an N-type intermediate layer 531 and an N-type semiconductor material.
  • each of the phase change memory cells 530 is selected from among the intermediate layer 531, the upper layer 532, or the lower layer 533 based on the crystal state of the intermediate layer 531, as described above with reference to FIGS. 2 to 4 It is characterized in that any one layer is adaptively used as the depletion layer.
  • each of the at least one phase change memory cell 530 corresponds to the phase change memory cell described above with reference to FIGS. 2 to 4, and the bidirectional current driving of the phase change memory cell described above with reference to FIGS. 2 to 4
  • Characteristics, the characteristics of integrating the function of the data storage function and the function of the selection element, the characteristic of adaptively using any one of the intermediate layer 531, the upper layer 532, or the lower layer 533 as a depletion layer, reducing leakage current may be equally applied to each of the at least one phase change memory cell 530. A detailed description thereof will be omitted since it has been described with reference to FIGS. 2 to 4.
  • FIG. 7 is a perspective view showing a crosspoint array according to an embodiment
  • FIGS. 8 to 9 are vertical cross-sectional views illustrating the crosspoint array shown in FIG. 7,
  • FIGS. 10 to 11 are diagrams illustrating the crosspoint array shown in FIG. 7. It is a horizontal section.
  • FIG. 8 is a vertical cross-sectional view of the crosspoint array 700 shown in FIG. 7 based on the X-X' axis
  • FIG. 9 is a Y-Y' in the crosspoint array 700 shown in FIG. 7.
  • FIG. 10 is a horizontal cross-sectional view based on a plurality of bit lines 710 and 711 positioned above in the crosspoint array 700 shown in FIG. 7,
  • FIG. 11 is It is a horizontal cross-sectional view based on a plurality of word lines 720 and 721 in the crosspoint array 700 shown in FIG.
  • a crosspoint array 700 includes a plurality of bit lines 710 and 711, a plurality of word lines 720 and 721, and a plurality of memory cells 730 and 731. ) And at least one air gap (740, 741).
  • the structure of the crosspoint array 700 to be described below may be implemented as shown in the drawing by being provided with two sets inverted up and down based on a plurality of word lines 720 and 721 in the same way as the conventional crosspoint array. have.
  • the plurality of bit lines 710 and 711 are formed to extend in a horizontal first direction (Y-axis direction in FIG. 7 ), respectively. In this case, it is assumed that the plurality of bit lines 710 and 711 are formed on the same plane as shown in the drawing, and a conductive material such as tungsten (W), titanium (Ti), and tantalum (Ta) is used as a constituent material. I can.
  • the plurality of word lines 720 and 721 extend in a second direction (X-axis direction in FIG. 7) in a horizontal direction perpendicular to the first direction, and are formed on the same plane as shown in the drawing.
  • a conductive material such as tungsten (W), titanium (Ti), tantalum (Ta), such as the plurality of bit lines 710 and 711 may be used.
  • the plurality of memory cells 730 and 231 are disposed between the plurality of bit lines 710 and 711 and the word lines 720 and 721, respectively, and store data based on a phase change or memristor technology. It performs the function of printing.
  • a plurality of selectors 750 and 751 may correspond to each other and disposed on the plurality of memory cells 730 and 731.
  • the plurality of selectors 750 and 751 are elements that perform a switching operation for the plurality of memory cells 730 and 731, respectively, and may be omitted in some cases.
  • the plurality of memory cells 730 and 731 and the selectors 750 and 751 are an insulating layer 760 disposed between the plurality of bit lines 710 and 711 and the plurality of word lines 720 and 721. ) May be surrounded by, but is not limited thereto or the insulating layer 760 may not be included in the crosspoint array 700. If the insulating layer 760 is not included in the crosspoint array 700, the space between the plurality of memory cells 730 and 731 and the space between the plurality of selectors 750 and 751 are at least one to be described later. The same air gaps as the air gaps 740 and 741 of may be formed.
  • At least one air gap 740 and 741 is formed in a space between the plurality of bit lines 710 and 711 and a space between the plurality of word lines 720 and 721, and is formed in a space between the plurality of bit lines 710 and 711. 711 is separated from each other, and a plurality of word lines 720 and 721 are separated from each other.
  • the first air gap 740 formed in the space between the plurality of bit lines 710 and 711 is formed to extend in a first direction in which the plurality of bit lines 710 and 711 extend and form a plurality of
  • the bit lines 710 and 711 of may be spaced apart from each other
  • the second air gap 741 formed in the space between the plurality of word lines 720 and 721 is the plurality of word lines 720 and 721
  • the plurality of word lines 720 and 721 may be separated from each other by extending in the second direction in which the extension is formed.
  • At least one air gap 740 and 741 is formed in both the space between the plurality of bit lines 710 and 711 and the space between the plurality of word lines 720 and 721, but is limited thereto. It may be formed only in a space between the plurality of bit lines 710 and 711, or may be formed only in a space between the plurality of word lines 720 and 721. That is, at least one air gap 740 and 741 may be formed in at least one of a space between the number of bit lines 710 and 711 or between the plurality of word lines 720 and 721.
  • the first air gap 740 formed in the space between the plurality of bit lines 710 and 711 may be described as a component included in the plurality of bit lines 710 and 711, and may be described as a plurality of word lines.
  • the second air gap 741 formed in the space between the fields 720 and 721 may be described as a component included in the plurality of word lines 720 and 721.
  • the crosspoint array 700 includes at least one air gap 740 and 741 described above, so that a gap between the bit lines 710 and 711 or a plurality of word lines 720 is 721), even if the gap between them becomes dense, it is possible to prevent the occurrence of parasitic capacitance. Accordingly, it may be prevented that the operation speed of the crosspoint array 700 is delayed or the sensing margin is weakened.
  • FIGS. 13 to 16 are vertical cross-sectional views illustrating a method of manufacturing a crosspoint array according to an embodiment
  • FIGS. 17 to 20 are It is a horizontal cross-sectional view for explaining a method of manufacturing a crosspoint array according to an embodiment.
  • FIGS. 13 and 15 are vertical cross-sectional views based on the same axis as the X-X' axis in the crosspoint array shown in FIG. 7, and FIGS. 14 and 16 are Y in the crosspoint array shown in FIG. 7 -Y' is a vertical cross-sectional view based on the same axis as the axis
  • FIGS. 17 and 19 are horizontal cross-sectional views based on a plurality of bit lines positioned at the top of the crosspoint array
  • FIGS. 18 and 20 are It is a horizontal cross-sectional view based on word lines.
  • an automated and mechanized manufacturing system may be used as a subject performing the method of manufacturing a crosspoint array.
  • the manufacturing system prepares a mold structure 1300 as shown in FIGS. 13 to 14 and 17 to 18.
  • the mold structure 1300 includes a plurality of bit lines 1310 and 1311 each extending in a first direction in a horizontal direction, and a plurality of words extending in a second direction in a horizontal direction orthogonal to the first direction.
  • an insulating layer 1350 disposed between the plurality of bit lines 1310 and 1311 and the plurality of word lines 1320 and 1321 surrounding the plurality of memory cells 1330 and 1331 This may include more.
  • preparing the mold structure 1300 in step S1210 may mean forming the mold structure 1300 having the above-described structure.
  • the manufacturing system stacks a plurality of word lines 1320 and 1321 and an insulating layer 1350, and forms a plurality of trenches in the insulating layer 1350 to form a plurality of trenches in the plurality of trenches.
  • a plurality of bit lines 1310 and 1311 may be formed thereon to prepare a mold structure 1300.
  • the process of forming the mold structure 1300 is not limited or limited to the described example, and may be performed through various processes under the premise that the mold structure 1300 has the above-described structure.
  • At least one sacrificial layer 1340 and 1341 is formed in both the space between the plurality of bit lines 1310 and 1311 and the space between the plurality of word lines 1320 and 1321 in step S1210.
  • at least one sacrificial layer 1340 is formed only in the space between the plurality of bit lines 1310 and 1311, or the space between the plurality of word lines 1320 and 1321 Only at least one sacrificial layer 1341 may be formed.
  • step S1220 the manufacturing system removes at least one sacrificial layer 1340, 1341 on the mold structure 1300 as shown in FIGS. 15 to 16 and 19 to 20, and at least one sacrificial layer 1340, At least one air gap 1360 and 1361 is formed in the space from which 1341 is removed.
  • step S1220 when at least one sacrificial layer 1340 is formed in the space between the plurality of bit lines 1310 and 1311, the manufacturing system is a space from which at least one sacrificial layer 1340 is removed. At least one air gap 1360 may be formed to extend in the first direction so that the plurality of bit lines 1310 and 1311 may be spaced apart from each other.
  • At least one sacrificial layer 1341 is formed in a space between the plurality of word lines 1320 and 1321 in step S1220, the manufacturing system is in the space from which at least one sacrificial layer 1341 is removed.
  • At least one air gap 1361 may be formed to extend in the second direction so that the plurality of word lines 1320 and 1321 may be spaced apart from each other.
  • the manufacturing system includes at least one sacrificial layer 1340 formed in the space between the plurality of bit lines 1310 and 1311 and at least one formed in the space between the plurality of word lines 1320 and 1321 in step S1220. It is characterized in that the sacrificial layer 1341 is simultaneously removed.
  • the manufacturing system forms at least one air gap 860 in the space between the plurality of bit lines 1310 and 1311 and between the plurality of word lines 1320 and 1321 in step S1220. It is characterized in that the formation of at least one air gap 1361 in the space of is performed simultaneously.
  • step S1210 the manufacturing system includes a plurality of bit lines 1310 and 1311.
  • At least one sacrificial layer 1340 formed in the space between may be removed, and at least one air gap 1360 may be formed in the removed space.
  • the manufacturing system in step S1220 includes the plurality of word lines 1320 and 1321 ). At least one sacrificial layer 1341 formed in the space between) may be removed, and at least one air gap 1361 may be formed in the removed space.

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  • Semiconductor Memories (AREA)

Abstract

메모리 소자가 개시된다. 일 실시예에 따르면, 메모리 소자는 공핍층을 적응적으로 결정하는 양방향 2단자 상변화 메모리 소자로 구현되거나, 기생 커패시턴스 문제를 해결하도록 에어 갭을 포함하는 구조의 크로스포인트 어레이로 구현될 수 있다.

Description

메모리 소자
아래의 실시예들은 메모리 소자에 관한 것으로, 양방향 스위칭 동작을 지원하는 선택 소자를 구현한 상변화 메모리 소자와, 크로스포인트 어레이(Crosspoint array)에 대한 기술이다.
IT 기술의 급격한 발전에 따라 대용량의 정보를 무선으로 처리하는 휴대 정보 통신 시스템 및 기기의 개발에 적합한 초고속, 대용량 및 고집적 등의 특성을 갖는 차세대 메모리 장치가 요구되고 있다. 이에, 3차원 V-NAND 메모리가 현재 최고 집적도를 구현하고 있으나, 고단으로 갈수록 String Height가 증가되며, 100단 이상의 고단을 형성하기 위한 공정적 어려움으로 인해 초 고집적도의 구현에 한계를 갖게 될 것으로 예상되고 있다.
이를 대체하기 위하여, 일반적인 메모리 장치에 비해 전력, 데이터의 유지 및 기록/판독 특성이 우수한 STT-MRAM, FeRAM, ReRAM 및 PCRAM 등의 차세대 메모리 소자들이 연구되고 있다.
이 중 PCRAM(이하, 상변화 메모리)은 제1 전극 및 제2 전극 사이의 전류 흐름 또는 인가되는 전압 차에 의해 야기되는 열이 상변화층으로 공급됨에 응답하여, 상변화층의 상변화 특성에 따른 저항 상태의 변화로 이진 값을 나타낸다. 일례로, PCRAM은 상변화층으로 열이 공급됨에 따라, 상변화층의 결정 상태를 결정질 및 비결정질 사이에서 변화시켜, 결정질일 때 저 저항성을 갖고 비결정질일 때 고 저항성을 갖는 상변화 특성을 기초로 각각의 저항 상태에 대응하는 이진 값을 나타낼 수 있다(예컨대, 상변화층의 결정 상태가 결정질로 저 저항성을 갖는 경우, 이진 값 [0]의 셋 상태를 나타내고, 상 변화층의 결정 상태가 비결정질로 고 저항성을 갖는 경우, 이진 값 [1]의 리셋 상태를 나타냄).
이러한, 상변화 메모리는 저렴한 비용으로 제조되며, 고속 동작이 가능하므로 차세대 반도체 메모리 장치로 활발히 연구되고 있으며, 2차원상 스케일링(Scaling) 한계를 개선하기 위하여 다양한 3차원 아키텍처로 구현되는 구조로 제안되고 있다.
그러나 상변화 메모리에서 선택소자로 사용되는 종래의 OTS는 상변화층과 맞닿는 사이에 배치되는 중간 전극을 요구하기 때문에 스케일링에서 고집적도를 구현하기 힘든 단점을 가지며, 스케일링에 따른 물질 신뢰성의 문제점과, 누설 전류를 차단하기 힘든 문제점을 갖게 된다.
이에, 종래의 OTS를 대체할 선택소자로서, 데이터 저장소로 사용되는 P 타입의 중간층 및 중간층의 양단에 N 타입의 상부층과 하부층으로 NPN 구조를 구성한 상변화 메모리 셀이 제안되었다.
종래 NPN 구조의 상변화 메모리 셀을 나타낸 도 1을 참조하면, 제안된 NPN 구조는 P 타입의 중간층(111)이 고 저항인 결정 상태인 경우(110)와 저 저항인 결정 상태인 경우(120) 모두에서 공핍층으로 중간층(111)을 사용하게 된다.
하지만 제안된 NPN 구조는, 중간층(111)이 저 저항인 결정 상태인 경우(120) 높은 홀 농도로 인해 공핍화가 어려운 문제점을 갖는다.
따라서, 이러한 NPN 구조의 문제점을 해결할 수 있는 기술의 개발이 요구되고 있다.
또한, 플래시 메모리의 한 종류로서, NAND 플래시 메모리와 같이 비휘발성의 특성을 간직하는 동시에 NAND 플래시 메모리보다 최대 1000배 빠른 레이턴시(Latency)를 갖는 크로스포인트 어레이(Crosspoint array)가 제안되었다.
크로스포인트 어레이는, 기존의 크로스포인트 어레이를 나타낸 도 6과 같이 수평 방향의 제1 방향으로 각각 연장 형성되는 복수의 비트라인들(610, 611), 제1 방향과 직교하는 수평 방향의 제2 방향으로 각각 연장 형성되는 복수의 워드라인들(620, 621), 복수의 비트라인들(610, 611) 및 복수의 워드라인들(620, 621) 사이에 각각 배치되는 복수의 메모리 셀들(630, 631), 복수의 메모리 셀들(630, 631)에 대한 스위칭 동작을 수행하는 복수의 셀렉터들(640, 641) 및 복수의 메모리 셀들(630, 631)과 복수의 셀렉터들(640, 641)을 둘러싸는 절연층(650)을 포함한다.
크로스포인트 어레이는 상술한 구조를 복수의 워드라인들(620, 621)을 기준으로 상하 반전한 두 개의 세트들(660, 670)로 구비함으로써 도면과 같이 구현될 수 있으며, 두 개의 세트들(660, 670)은 복수의 워드라인들(620, 621)을 공유함을 특징으로 한다.
이 때, 절연층(650)은 SiO 2와 같은 물질로 형성되어, 복수의 비트라인들(610, 620) 사이의 공간과 복수의 워드라인들(630, 640) 사이의 공간도 채우게 된다.
이에, 크로스포인트 어레이의 집적도가 증가되는 경우 복수의 비트라인들(610, 620) 사이의 간격과 복수의 워드라인들(630, 640) 사이의 간격이 조밀하게 되어, SiO 2와 같은 물질로 형성되는 절연층(670)으로는 기생 비트라인 커패시턴스(복수의 비트라인들(610, 620) 사이의 간격이 조밀하게 되어 발생되는 기생 커패시턴스) 및 기생 워드라인 커패시턴스(복수의 비트라인들(610, 620) 사이의 간격이 조밀하게 되어 발생되는 기생 커패시턴스)의 문제를 해결하지 못하는 한계를 갖는다.
기생 커패시턴스의 문제는 크로스포인트 어레이의 동작 속도를 지연시키거나 센싱 마진을 취약하게 하는 등 신뢰성 및 성능에 악영향을 끼칠 수 있는 바, 기생 커패시턴스의 문제를 해결하기 위한 기술이 제안될 필요가 있다.
일 실시예들은 P 타입의 중간층 및 중간층의 양단에 N 타입의 상부층과 하부층으로 NPN 구조를 구성함으로써, NPN 구조를 통해 양방향 PN 다이오드들을 형성하여 양방향 전류 구동을 구현하는 동시에, 양방향 PN 다이오드들을 이용하여 제1 전극 및 제2 전극으로부터 인가되는 전압을 중간층에 선택적으로 스위칭하는 선택 소자를 구현한, 상변화 메모리 셀 및 상기 상변화 메모리 소자를 제안한다.
즉, 일 실시예들은 데이터 저장소로 사용되는 중간층을 포함하는 구조로 선택 소자를 구성함으로써, 데이터 저장소의 기능과 선택 소자의 기능이 일체화된, 상변화 메모리 셀 및 상기 상변화 메모리 소자를 제안한다.
특히, 일 실시예들은 이러한 NPN 구조에서 중간층의 공핍화가 어려운 문제점을 해결할 수 있는 상변화 메모리 셀 및 상변화 메모리 소자를 제안한다.
보다 상세하게, 일 실시예들은 중간층의 결정 상태에 기초하여 중간층, 상부층 또는 하부층 중 어느 하나의 층을 적응적으로 공핍층으로 사용하는 상변화 메모리 셀 및 상변화 메모리 소자를 제안한다.
일 실시예들은 크로스포인트 어레이에서 비트라인들 사이의 간격과 워드라인들 사이의 간격이 조밀하게 되어 발생되는 기생 커패시턴스의 문제를 해결하기 위한 기술을 제안한다.
보다 상세하게, 일 실시예들은 상기 복수의 비트라인들 사이의 공간 또는 상기 복수의 워드라인들 사이의 공간 중 적어도 하나의 공간에 적어도 하나의 에어 갭(Air gap)을 형성한 크로스포인트 어레이 및 그 제조 방법을 제안한다.
일 실시예에 따르면, 상변화 메모리 소자는, 제1 전극; 제2 전극; 및 상기 제1 전극 및 상기 제2 전극 사이에 개재되는 상변화 메모리 셀을 포함하고, 상기 상변화 메모리 셀은, 상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층; 및 N 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층을 포함하며, 상기 중간층의 결정 상태에 기초하여 상기 중간층, 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 적응적으로 공핍층(Depletion layer)으로 사용하는 것을 특징으로 한다.
일측에 따르면, 상기 상변화 메모리 셀은, 상기 중간층이 고 저항인 결정 상태인 경우 상기 중간층을 공핍층으로 사용하고, 상기 중간층이 저 저항인 결정 상태인 경우 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 공핍층으로 사용하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 상부층과 상기 하부층 각각은, 상기 중간층이 고 저항인 결정 상태일 때의 전하량보다 많고 상기 중간층이 저 저항인 결정 상태일 때의 전하량보다 적은 전하량을 갖도록 N 타입 도펀트가 도핑되는 농도가 조절된 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 상변화 메모리 셀은, NPN 구조를 기반으로 상기 중간층, 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 적응적으로 공핍층으로 사용하여, 상기 제1 전극 및 상기 제2 전극으로부터 인가되는 전압을 상기 중간층에 선택적으로 스위칭하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 상변화 메모리 셀은, 양방향 PN 다이오드들을 형성하여 양방향 전류 구동을 구현하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 상부층 및 상기 하부층 각각은, Zn, In 또는 Ga 중 적어도 하나, 4족 반도체 물질 또는 3-5족 화합물을 포함하는 상기 N 타입의 반도체 물질로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 N 타입의 반도체 물질은, ZnO x 계열의 물질로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 중간층은, 역 상변화 특성을 갖도록 상변화 물질에 트랜지션 메탈이 함유되어 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 상변화 물질은, Ge, Sb 또는 Te 중 적어도 하나를 포함하고, 상기 트랜지션 메탈은, Cr, Ti, Ni, Zn, Cu 또는 Mo 중 적어도 하나를 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 아키텍처를 갖는 상변화 메모리는, 수평 방향으로 연장 형성된 적어도 하나의 제1 전극; 상기 적어도 하나의 제1 전극에 대해 수직 방향으로 연장 형성된 제2 전극; 및 상기 적어도 하나의 제1 전극 및 상기 제2 전극 사이에 개재는 적어도 하나의 상변화 메모리 셀을 포함하고, 상기 적어도 하나의 상변화 메모리 셀 각각은, 상기 적어도 하나의 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층; 및 N 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층을 포함하며, 상기 중간층의 결정 상태에 기초하여 상기 중간층, 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 적응적으로 공핍층(Depletion layer)으로 사용하는 것을 특징으로 한다.
일 실시예에 따르면, 크로스포인트 어레이는, 수평 방향의 제1 방향으로 각각 연장 형성되는 복수의 비트라인들; 상기 제1 방향과 직교하는 수평 방향의 제2 방향으로 각각 연장 형성되는 복수의 워드라인들; 상기 복수의 비트라인들 및 상기 복수의 워드라인들 사이에 각각 배치되는 복수의 메모리 셀들; 및 상기 복수의 비트라인들 사이의 공간 또는 상기 복수의 워드라인들 사이의 공간 중 적어도 하나의 공간에 형성되는 적어도 하나의 에어 갭(Air gap)을 포함한다.
일측에 따르면, 상기 적어도 하나의 에어 갭은, 상기 복수의 비트라인들 사이의 공간에 형성되는 경우, 상기 복수의 비트라인들이 연장 형성되는 상기 제1 방향으로 연장 형성되어 상기 복수의 비트라인들을 서로 이격시키는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 적어도 하나의 에어 갭은, 상기 복수의 워드라인들 사이의 공간에 형성되는 경우, 상기 복수의 워드라인들이 연장 형성되는 상기 제2 방향으로 연장 형성되어 상기 복수의 워드라인들을 서로 이격시키는 것을 특징으로 할 수 있다.
일 실시예들은 P 타입의 중간층 및 중간층의 양단에 N 타입의 상부층과 하부층으로 NPN 구조를 구성함으로써, NPN 구조를 통해 양방향 PN 다이오드들을 형성하여 양방향 전류 구동을 구현하는 동시에, 양방향 PN 다이오드들을 이용하여 제1 전극 및 제2 전극으로부터 인가되는 전압을 중간층에 선택적으로 스위칭하는 선택 소자를 구현한, 상변화 메모리 셀 및 상기 상변화 메모리 소자를 제안할 수 있다.
즉, 일 실시예들은 데이터 저장소로 사용되는 중간층을 포함하는 구조로 선택 소자를 구성함으로써, 데이터 저장소의 기능과 선택 소자의 기능이 일체화된, 상변화 메모리 셀 및 상기 상변화 메모리 소자를 제안할 수 있다.
특히, 일 실시예들은 이러한 NPN 구조에서 중간층의 공핍화가 어려운 문제점을 해결할 수 있는 상변화 메모리 셀 및 상변화 메모리 소자를 제안할 수 있다.
보다 상세하게, 일 실시예들은 중간층의 결정 상태에 기초하여 중간층, 상부층 또는 하부층 중 어느 하나의 층을 적응적으로 공핍층으로 사용하는 상변화 메모리 셀 및 상변화 메모리 소자를 제안할 수 있다.
일 실시예들은 크로스포인트 어레이에서 비트라인들 사이의 간격과 워드라인들 사이의 간격이 조밀하게 되어 발생되는 기생 커패시턴스의 문제를 해결하기 위한 기술을 제안할 수 있다.
보다 상세하게, 일 실시예들은 상기 복수의 비트라인들 사이의 공간 또는 상기 복수의 워드라인들 사이의 공간 중 적어도 하나의 공간에 적어도 하나의 에어 갭(Air gap)을 형성한 크로스포인트 어레이 및 그 제조 방법을 제안할 수 있다.
따라서, 일 실시예들은 크로스포인트 어레이의 동작 속도를 개선하고 센싱 마진을 확보하는 등 신뢰성 및 성능을 향상시킨 크로스포인트 어레이 및 그 제조 방법을 제안할 수 있다.
도 1은 종래 NPN 구조의 상변화 메모리 셀을 나타낸 도면이다.
도 2는 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 3은 일 실시예에 따른 상변화 메모리 소자가 양방향 전류 구동을 구현하는 것을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 상변화 메모리 소자에서 선택 소자가 상변화층과 일체형으로 구현되는 것을 설명하기 위한 도면이다.
도 5는 일 실시예에 따른 3차원 아키텍처를 갖도록 구현된 상변화 메모리를 나타낸 도면이다.
도 6은 기존의 크로스포인트 어레이를 나타낸 도면이다.
도 7은 일 실시예에 따른 크로스포인트 어레이를 나타낸 사시도이다.
도 8 내지 9는 도 7에 도시된 크로스포인트 어레이를 나타낸 수직 단면도이다.
도 10 내지 11은 도 7에 도시된 크로스포인트 어레이를 나타낸 수평 단면도이다.
도 12는 일 실시예에 따른 크로스포인트 어레이의 제조 방법을 나타낸 플로우 차트이다.
도 13 내지 16은 일 실시예에 따른 크로스포인트 어레이의 제조 방법을 설명하기 위한 수직 단면도이다.
도 17 내지 20은 일 실시예에 따른 크로스포인트 어레이의 제조 방법을 설명하기 위한 수평 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이고, 도 3은 일 실시예에 따른 상변화 메모리 소자가 양방향 전류 구동을 구현하는 것을 설명하기 위한 도면이며, 도 4는 일 실시예에 따른 상변화 메모리 소자에서 선택 소자가 상변화층과 일체형으로 구현되는 것을 설명하기 위한 도면이다.
도 2 내지 4를 참조하면, 일 실시예에 따른 상변화 메모리 소자(200)는, W, TaN, TiN 등과 같이 전도성을 갖는 금속 물질로 형성되는 제1 전극(210)과 제2 전극(220) 및 그리고 그 사이에 개재되는 상변화 메모리 셀(230)을 포함한다.
상변화 메모리 셀(230)은 P 타입의 중간층(231) 및 N 타입의 상부층(232)과 하부층(233)을 포함하는 구조를 갖는다. 이에, 상변화 메모리 셀(230)은 도 3과 같이 NPN 구조를 통해 양방향 PN 다이오드들(310, 320)을 형성하여 양방향 전류 구동을 구현할 수 있다. 일례로, 상변화 메모리 셀(230)은 도 3과 같이, 중간층(231) 및 상부층(232)으로 제1 방향으로의 제1 PN 다이오드(310)를 형성하고, 중간층(231) 및 하부층(233)으로 제1 방향과 반대 방향인 제2 방향으로의 제2 PN 다이오드(320)를 형성함으로써, 제1 방향 및 제2 방향으로의 양방향 전류 구동을 구현할 수 있다.
여기서, 양방향 PN 다이오드들(310, 320)은, 후술되는 바와 같이 중간층(231), 상부층(232) 또는 하부층(233) 중 어느 하나의 층을 적응적으로 공핍층으로 사용함으로써, 제1 전극(210) 및 제2 전극(220)을 통해 인가되는 전압을 P 타입의 중간층(231)에 선택적으로 스위칭하는 선택 소자로 사용될 수 있다.
따라서, 상변화 메모리 셀(230)은 선택 소자로 동작하는 양방향 PN 다이오드들(310, 320)을 데이터 저장소로 사용되는 P 타입의 중간층(231)을 기반으로 구현함으로써, 데이터 저장의 기능(제1 전극(210) 및 제2 전극(220)을 통해 인가되는 전압에 의해 변화되는 중간층(231)의 결정 상태로 데이터를 나타내는 기능)과 선택 소자의 기능(제1 전극(210) 및 제2 전극(220)을 통해 인가되는 전압을 중간층(231)에 선택적으로 스위칭하는 기능)을 일체화할 수 있다. 즉, P 타입의 중간층(231)은 도 4와 같이 상변화 메모리 셀(230)에서 데이터 저장소의 기능을 수행하는 동시에, 양방향 다이오드들(310,3220)을 형성하여 선택 소자의 기능도 수행할 수 있다.
상변화 메모리 셀(330)은 이처럼 데이터 저장소로 사용되는 중간층(331)과 선택 소자를 일체형으로 구현함으로써, 종래의 OTS가 갖는 스케일링에서 고집적도를 구현하기 힘든 단점과, 스케일링에 따른 물질 신뢰성의 문제점을 방지하고 해결할 수 있다.
P 타입의 중간층(231)은, 제1 전극(210) 및 제2 전극(220)을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용된다. 즉, 중간층(231)은 제1 전극(210) 및 제2 전극(220)을 통해 인가되는 전압에 의해 결정 상태가 결정질 상태와 비결정질 상태 사이에서 변화되는 상변화층을 의미하며, 구성 물질로는 일반적인 상변화 특성(결정질일 때 저 저항성을 갖고 비결정질일 때 고 저항성을 갖는 특성)을 갖는 물질 또는 역 상변화 특성(결정질일 때 고 저항성을 갖고 비결정질일 때 저 저항성을 갖는 특성)을 갖는 물질이 사용될 수 있다. 이하, 결정 상태가 결정질일 때 고 저항성을 갖는다는 것은, 결정 상태가 비결정질일 때 갖게 되는 저항성을 기준으로 상대적으로 높은 저항성을 갖는 것을 의미하고, 결정 상태가 비결정질일 때 저 저항성을 갖는다는 것은, 결정 상태가 결정질일 때 갖게 되는 저항성을 기준으로 상대적으로 낮은 저항성을 갖는 것을 의미한다.
예를 들어, 중간층(231)은 역 상변화 특성을 갖도록 상변화 물질에 트랜지션 메탈이 함유되어 형성될 수 있다. 이 때, 상변화 물질로는 Ge, Sb 또는 Te 중 적어도 하나가 사용되며, 트랜지션 메탈로는 Cr, Ti, Ni, Zn, Cu 또는 Mo 중 적어도 하나가 사용될 수 있다. 상변화 물질에 트랜지션 메탈이 함유되는 조성비는, 중간층(231)의 결정 상태가 결정질일 때와 비결정질일 때 사이의 저항비를 최대화하도록 조절될 수 있다. 예를 들어, Ge 및 Te와 같은 상 변화 물질에 Cr(또는 Ti, Ni, Zn, Cu, Mo 등)과 같은 트랜지션 메탈이 함유되는 조성비는, 중간층(231)의 결정 상태가 결정질일 때와 비결정질일 때 사이의 저항비를 최대화하도록 Ge 및 Te을 기준으로 10% 미만의 중량 백분율을 갖도록 조절될 수 있다.
상부층(232)과 하부층(233)은 N 타입의 반도체 물질로 중간층(231)의 양단에 형성된다. 예를 들어, 상부층(232) 및 하부층(233) 각각은 낮은 누설 전류 특성을 갖는 Zn, In 또는 Ga 중 적어도 하나, 4족 반도체 물질 또는 3-5족 화합물을 포함하는 N 타입의 반도체 물질로 형성될 수 있다. 여기서, N 타입의 반도체 물질로는 ZnO x 계열의 물질이 사용될 수 있으며, ZnO x 계열의 물질은 AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 중 적어도 하나를 포함할 수 있다.
특히, 상부층(232)과 하부층(233) 각각은 중간층(231)이 고 저항인 결정 상태일 때(240)의 전하량보다 많고 중간층(231)이 저 저항인 결정 상태일 때(250)의 전하량보다 적은 전하량을 갖도록 N 타입 도펀트가 도핑되는 농도가 조절된 것을 특징으로 할 수 있다. 따라서, 도 2와 같이 중간층(231)이 고 저항인 결정 상태일 때(240)일 경우, 중간층(231)의 전하량이 상부층(232)과 하부층(233)의 전하량보다 상대적으로 적게 되어 중간층(231)이 공핍화되며 공핍층으로 사용될 수 있다. 반면에, 도 2와 같이 중간층(231)이 저 저항인 결정 상태인 경우(250), 상부층(232)과 하부층(233)의 전하량이 중간층(231)의 전하량보다 상대적으로 적게 되어 상부층(232) 또는 하부층(233) 중 어느 하나의 층이 공핍화되어 공핍층으로 사용될 수 있다. 도면에는 상부층(232)이 공핍되어 공핍층으로 사용되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 하부층(233)이 공핍되어 공핍층으로 사용될 수도 있다.
즉, 상부층(232)과 하부층(233)에서, 중간층(231)이 고 저항인 결정 상태일 때(240)의 전하량보다 많고 중간층(231)이 저 저항인 결정 상태일 때(250)의 전하량보다 적은 전하량을 갖도록 N 타입 도펀트가 도핑되는 농도가 조절됨으로써, 중간층(231)의 결정 상태(저항 상태)에 기초하여 중간층(231), 상부층(232) 또는 하부층(233) 중 어느 하나의 층이 적응적으로 공핍층으로 사용된다.
이처럼, 일 실시예에 따른 상변화 메모리 셀(230)은 중간층(231)의 결정 상태(저항 상태)에 기초하여 중간층(231), 상부층(232) 또는 하부층(233) 중 어느 하나의 층을 적응적으로 공핍층으로 사용함으로써, 중간층만을 공핍층으로 사용하는 종래 NPN 구조의 상변화 메모리 셀이 갖게 되는 문제점(중간층이 저 저항인 결정 상태인 경우 높은 홀 농도로 인해 공핍화가 어려운 문제점)이 해결될 수 있다.
또한, 도면에는 도시되지 않았지만, 상부층(232)과 중간층(231)의 사이 영역 또는 하부층(233)과 중간층(231)의 사이 영역 중 적어도 하나의 영역에는 적어도 하나의 터널링 박막(미도시)이 배치될 수도 있다. 이러한 적어도 하나의 터널링 박막은 중간층(231)에서의 누설 전류를 저감하거나 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지할 수 있다.
여기서, 적어도 하나의 터널링 박막은 누설 전류를 저감하거나 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지하는 동시에, 터널링 전류는 흐르도록 하는 물질과 두께로 형성될 수 있다. 예를 들어, 적어도 하나의 터널링 박막은 터널링 전류가 흐를 수 있는 전제 아래 누설 전류를 최대로 저감하는 물질(일례로, SiO 2, Si 3N 4, SiON 또는 AlO x 중 적어도 하나를 포함하는 고저항 물질)로 형성될 수 있다. 다른 예를 들면, 적어도 하나의 터널링 박막은 누설 전류를 저감하고자 하는 목표값 또는 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지하고자 하는 목표값에 기초하여 그 두께가 조절될 수 있다. 다시 말해, 적어도 하나의 터널링 박막은 터널링 전류가 흐를 수 있는 전제 아래 누설 전류를 목표값으로 저감하도록 하는 두꺼운 두께로 형성될 수 있다.
이처럼, 일 실시예에 따른 상변화 메모리 셀(230)은 적어도 하나의 터널링 박막을 포함하는 구조를 가짐으로써, 중간층(231)에서의 누설 전류를 획기적으로 저감하며, P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱을 방지할 수 있다. 더욱이, 전술된 바와 같이 상부층(232)과 하부층(233)을 형성하는 물질로 낮은 누설 전류 특성을 갖는 물질이 사용됨으로써, 누설 전류가 더 저감되며 P 타입 도펀트와 N 타입 도펀트 사이의 인터믹싱이 방지될 수 있다.
이상, 설명된 상변화 메모리 셀(230)의 특징은 상변화 메모리 셀(230)을 포함하는 상변화 메모리 소자(200)에도 그대로 적용될 수 있다. 이에, 일 실시예에 따른 상변화 메모리 소자(200) 역시 설명된 상변화 메모리 셀(230)의 장점을 그대로 갖게 될 수 있다.
또한, 이상 설명된 상변화 메모리 셀(230) 및 이를 포함하는 상변화 메모리 소자(200)는, 간략화된 구조로 설명되었으나, 고집적 3차원 아키텍처를 갖도록 구현될 수 있다. 이에 대한 상세한 설명은 도 5를 참조하여 기재하기로 한다.
도 5는 일 실시예에 따른 3차원 아키텍처를 갖도록 구현된 상변화 메모리를 나타낸 도면이다. 이하, 상변화 메모리는 도 2 내지 4를 참조하여 전술된 상변화 메모리 소자가 복수 개 구현되어 결합되어 형성하는 3차원 아키텍처의 메모리를 의미한다.
도 5를 참조하면, 상변화 메모리(500)는 수평 방향으로 연장 형성된 적어도 하나의 제1 전극(510), 적어도 하나의 제1 전극(510)에 대해 수직 방향으로 연장 형성된 제2 전극(520)과, 적어도 하나의 제1 전극(510) 및 제2 전극(520) 사이에 개재되는 적어도 하나의 상변화 메모리 셀(530)을 포함한다.
이와 같은 구조의 상변화 메모리(500)에서 적어도 하나의 상변화 메모리 셀(530)은 도 2 내지 4를 참조하여 상술된 상변화 메모리 셀에 해당되게 된다. 즉, 적어도 하나의 상변화 메모리 셀(530) 각각은, 적어도 하나의 제1 전극(510) 및 제2 전극(520)을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층(531) 및 N 타입의 반도체 물질로 중간층(531)의 양단에 형성되는 상부층(532)과 하부층(533)을 포함한다.
이 때, 상변화 메모리 셀(530) 각각은, 도 2 내지 4를 참조하여 전술된 바와 마찬가지로, 중간층(531)의 결정 상태에 기초하여 중간층(531), 상부층(532) 또는 하부층(533) 중 어느 하나의 층을 적응적으로 공핍층으로 사용하는 것을 특징으로 한다.
이처럼 적어도 하나의 상변화 메모리 셀(530) 각각이 도 2 내지 4를 참조하여 상술된 상변화 메모리 셀에 해당되는 바, 도 2 내지 4를 참조하여 상술된 상변화 메모리 셀이 갖는 양방향 전류 구동의 특성, 데이터 저장 기능과 선택 소자의 기능을 일체화한 특성, 공핍층으로 중간층(531), 상부층(532) 또는 하부층(533) 중 어느 하나의 층을 적응적으로 사용하는 특성, 누설 전류를 저감하는 특성 등은 적어도 하나의 상변화 메모리 셀(530) 각각에 동일하게 적용될 수 있다. 이에 대한 상세한 설명은 도 2 내지 4를 참조하여 기재되었으므로 생략하기로 한다.
도 7은 일 실시예에 따른 크로스포인트 어레이를 나타낸 사시도이고, 도 8 내지 9는 도 7에 도시된 크로스포인트 어레이를 나타낸 수직 단면도이며, 도 10 내지 11은 도 7에 도시된 크로스포인트 어레이를 나타낸 수평 단면도이다. 보다 상세하게, 도 8은 도 7에 도시된 크로스포인트 어레이(700)에서 X-X'축을 기준으로 하는 수직 단면도이고, 도 9는 도 7에 도시된 크로스포인트 어레이(700)에서 Y-Y'축을 기준으로 하는 수직 단면도이며, 도 10은 도 7에 도시된 크로스포인트 어레이(700)에서 상부에 위치하는 복수의 비트라인들(710, 711)을 기준으로 하는 수평 단면도이고, 도 11은 도 7에 도시된 크로스포인트 어레이(700)에서 복수의 워드라인들(720, 721)을 기준으로 하는 수평 단면도이다.
도 7 내지 11을 참조하면, 일 실시예에 따른 크로스포인트 어레이(700)는 복수의 비트라인들(710, 711), 복수의 워드라인들(720, 721), 복수의 메모리 셀들(730, 731) 및 적어도 하나의 에어 갭(740, 741)을 포함한다. 이하, 설명되는 크로스포인트 어레이(700)의 구조는 기존의 크로스포인트 어레이와 동일하게 복수의 워드라인들(720, 721)을 기준으로 상하 반전된 두 개의 세트들로 구비됨으로써 도면과 같이 구현될 수 있다.
복수의 비트라인들(710, 711)은 수평 방향의 제1 방향(도 7에서 Y축 방향)으로 각각 연장 형성된다. 이 때, 복수의 비트라인들(710, 711)은 도면과 같이 동일한 평면 상에서 형성됨을 전제로 하며, 구성 물질로는 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 등의 도전성 물질이 사용될 수 있다.
복수의 워드라인들(720, 721)은 제1 방향과 직교하는 수평 방향의 제2 방향(도 7에서 X축 방향)으로 각각 연장 형성되며, 도면과 같이 동일한 평면 상에서 형성됨을 전제로 한다. 구성 물질로는 복수의 비트라인들(710, 711)과 같이 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 등의 도전성 물질이 사용될 수 있다.
복수의 메모리 셀들(730, 231)은 복수의 비트라인들(710, 711) 및 복수의 워드라인들(720, 721) 사이에 각각 배치되며, 상변화 또는 멤리스터 기술을 기반으로 데이터를 저장하고 출력하는 기능을 수행한다.
이 때, 복수의 메모리 셀들(730, 731)에는 복수의 셀렉터들(750, 751)이 각각 대응하며 배치될 수 있다. 복수의 셀렉터들(750, 751)은 각각 복수의 메모리 셀들(730, 731)에 대한 스위칭 동작을 수행하는 구성요소로서, 경우에 따라 생략될 수도 있다.
이러한 복수의 메모리 셀들(730, 731) 및 복수의 셀렉터들(750, 751)은 복수의 비트라인들(710, 711) 및 복수의 워드라인들(720, 721) 사이에 배치되는 절연층(760)에 의해 둘러싸일 수 있으나, 이에 제한되거나 한정되지 않고 절연층(760)은 크로스포인트 어레이(700)에 포함되지 않을 수도 있다. 만약, 절연층(760)이 크로스포인트 어레이(700)에 포함되지 않는 경우, 복수의 메모리 셀들(730, 731) 사이의 공간 및 복수의 셀렉터들(750, 751) 사이의 공간에는 후술되는 적어도 하나의 에어 갭(740, 741)과 동일한 에어 갭들이 형성될 수 있다.
적어도 하나의 에어 갭(740, 741)은 복수의 비트라인들(710, 711) 사이의 공간 및 복수의 워드라인들(720, 721) 사이의 공간에 형성되어, 복수의 비트라인들(710, 711)을 서로 이격시키고, 복수의 워드라인들(720, 721)을 서로 이격시킨다. 예를 들어, 복수의 비트라인들(710, 711) 사이의 공간에 형성되는 제1 에어 갭(740)은 복수의 비트라인들(710, 711)이 연장 형성되는 제1 방향으로 연장 형성되어 복수의 비트라인들(710, 711)을 서로 이격시킬 수 있으며, 복수의 워드라인들(720, 721) 사이의 공간에 형성되는 제2 에어 갭(741)은 복수의 워드라인들(720, 721)이 연장 형성되는 제2 방향으로 연장 형성되어 복수의 워드라인들(720, 721)을 서로 이격시킬 수 있다.
이상, 적어도 하나의 에어 갭(740, 741)이 복수의 비트라인들(710, 711) 사이의 공간 및 복수의 워드라인들(720, 721) 사이의 공간 모두에 형성되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 복수의 비트라인들(710, 711) 사이의 공간에만 형성되거나, 복수의 워드라인들(720, 721) 사이의 공간에만 형성될 수 있다. 즉, 적어도 하나의 에어 갭(740, 741)은 수의 비트라인들(710, 711) 사이의 공간 또는 복수의 워드라인들(720, 721) 사이 중 적어도 하나의 공간에 형성될 수 있다.
이처럼 복수의 비트라인들(710, 711) 사이의 공간에 형성되는 제1 에어 갭(740)은 복수의 비트라인들(710, 711)에 포함되는 구성요소로 설명될 수 있으며, 복수의 워드라인들(720, 721) 사이의 공간에 형성되는 제2 에어 갭(741)은 복수의 워드라인들(720, 721)에 포함되는 구성요소로 설명될 수 있다.
일 실시예에 따른 크로스포인트 어레이(700)는 상술된 적어도 하나의 에어 갭(740, 741)을 포함함으로써, 복수의 비트라인들(710, 711) 사이의 간격 또는 복수의 워드라인들(720, 721) 사이의 간격이 조밀하게 되더라도 기생 커패시턴스가 발생되지 않게 할 수 있다. 따라서, 크로스포인트 어레이(700)의 동작 속도가 지연된다거나, 센싱 마진이 취약해지는 것이 방지될 수 있다.
이와 같은 구조의 크로스포인트 어레이(700)가 제조되는 제조 방법에 대한 상세한 설명은 아래의 도 12를 참조하여 설명하기로 한다.
도 12는 일 실시예에 따른 크로스포인트 어레이의 제조 방법을 나타낸 플로우 차트이고, 도 13 내지 16은 일 실시예에 따른 크로스포인트 어레이의 제조 방법을 설명하기 위한 수직 단면도이며, 도 17 내지 20은 일 실시예에 따른 크로스포인트 어레이의 제조 방법을 설명하기 위한 수평 단면도이다. 보다 상세하게, 도 13 및 15는 도 7에 도시된 크로스포인트 어레이에서의 X-X'축과 동일한 축을 기준으로 하는 수직 단면도이고, 도 14 및 16은 도 7에 도시된 크로스포인트 어레이에서의 Y-Y'축과 동일한 축을 기준으로 하는 수직 단면도이며, 도 17 및 19는 크로스포인트 어레이에서 상부에 위치하는 복수의 비트라인들을 기준으로 하는 수평 단면도이고, 도 18 및 20은 크로스포인트 어레이에서 복수의 워드라인들을 기준으로 하는 수평 단면도이다.
이하, 크로스포인트 어레이의 제조 방법을 수행하는 주체로는, 자동화 및 기계화된 제조 시스템이 사용될 수 있다.
도 12 내지 20을 참조하면, 단계(S1210)에서 제조 시스템은 도 13 내지 14 및 도 17 내지 18과 같이 몰드 구조체(1300)를 준비한다. 여기서, 몰드 구조체(1300)는 수평 방향의 제1 방향으로 각각 연장 형성되는 복수의 비트라인들(1310, 1311), 제1 방향과 직교하는 수평 방향의 제2 방향으로 각각 연장 형성되는 복수의 워드라인들(1320, 1321), 복수의 비트라인들(1310, 1311) 및 복수의 워드라인들(1320, 1321) 사이에 각각 배치되는 복수의 메모리 셀들(1330, 1331) 및 복수의 비트라인들(1310, 1311) 사이의 공간 또는 복수의 워드라인들(1320, 1321) 사이의 공간 중 적어도 하나의 공간에 형성되는 적어도 하나의 희생층(1340, 1341)을 포함한다. 또한, 몰드 구조체(1300)에는 복수의 메모리 셀들(1330, 1331)을 둘러싼 채 복수의 비트라인들(1310, 1311) 및 복수의 워드라인들(1320, 1321) 사이에 배치되는 절연층(1350)이 더 포함될 수 있다.
이 때, 단계(S1210)에서 몰드 구조체(1300)를 준비한다는 것은, 상술된 구조의 몰드 구조체(1300)를 형성하는 것을 의미할 수 있다. 일례로, 단계(S1210)에서 제조 시스템은 복수의 워드라인들(1320, 1321) 및 절연층(1350)을 적층하고, 절연층(1350)에 복수의 트렌치들을 형성하여 복수의 트렌치들에 복수의 메모리 셀들(1330, 1331)과 적어도 하나의 희생층(1340, 1341)을 형성한 뒤, 그 위에 복수의 비트라인들(1310, 1311)을 형성하여 몰드 구조체(1300)를 준비할 수 있다. 그러나 몰드 구조체(1300)가 형성되는 과정은 설명된 예시에 제한되거나 한정되지 않고, 몰드 구조체(1300)가 전술된 구조를 갖도록 하는 전제 하에 다양한 공정을 통해 수행될 수 있다.
이상, 도면에서는 단계(S1210)에서 복수의 비트라인들(1310, 1311) 사이의 공간 및 복수의 워드라인들(1320, 1321) 사이의 공간 모두에 적어도 하나의 희생층(1340, 1341)이 형성되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 복수의 비트라인들(1310, 1311) 사이의 공간에만 적어도 하나의 희생층(1340)이 형성되거나, 복수의 워드라인들(1320, 1321) 사이의 공간에만 적어도 하나의 희생층(1341)이 형성될 수도 있다.
그 후, 단계(S1220)에서 제조 시스템은 도 15 내지 16 및 도 19 내지 20과 같이 몰드 구조체(1300) 상 적어도 하나의 희생층(1340, 1341)을 제거하여, 적어도 하나의 희생층(1340, 1341)이 제거된 공간에 적어도 하나의 에어 갭(1360, 1361)을 형성한다.
구체적으로, 단계(S1220)에서 제조 시스템은 복수의 비트라인들(1310, 1311) 사이의 공간에 적어도 하나의 희생층(1340)이 형성되는 경우, 적어도 하나의 희생층(1340)이 제거된 공간에 적어도 하나의 에어 갭(1360)을 제1 방향으로 연장 형성하여 복수의 비트라인들(1310, 1311)을 서로 이격시킬 수 있다.
마찬가지로, 제조 시스템은 단계(S1220)에서 복수의 워드라인들(1320, 1321) 사이의 공간에 적어도 하나의 희생층(1341)이 형성되는 경우, 적어도 하나의 희생층(1341)이 제거된 공간에 적어도 하나의 에어 갭(1361)을 제2 방향으로 연장 형성하여 복수의 워드라인들(1320, 1321)을 서로 이격시킬 수 있다.
특히, 단계(S1210)에서 복수의 비트라인들(1310, 1311) 사이의 공간 및 복수의 워드라인들(1320, 1321) 사이의 공간 각각에 적어도 하나의 희생층(1340, 1341)이 형성된 경우, 제조 시스템은 단계(S1220)에서 복수의 비트라인들(1310, 1311) 사이의 공간에 형성된 적어도 하나의 희생층(1340) 및 복수의 워드라인들(1320, 1321) 사이의 공간에 형성된 적어도 하나의 희생층(1341)을 동시에 제거함을 특징으로 한다. 또한, 복수의 비트라인들(1310, 1311) 사이의 공간에 형성된 적어도 하나의 희생층(1340) 및 복수의 워드라인들(1320, 1321) 사이의 공간에 형성된 적어도 하나의 희생층(1341)이 동시에 제거됨에 따라, 제조 시스템은 단계(S1220)에서 복수의 비트라인들(1310, 1311) 사이의 공간에 적어도 하나의 에어 갭(860)을 형성하는 것과 복수의 워드라인들(1320, 1321) 사이의 공간에 적어도 하나의 에어 갭(1361)을 형성하는 것을 동시에 수행함을 특징으로 한다.
만약, 단계(S1210)에서 복수의 비트라인들(1310, 1311) 사이의 공간에만 적어도 하나의 희생층(1340)이 형성되었다면, 단계(S1220)에서 제조 시스템은 복수의 비트라인들(1310, 1311) 사이의 공간에 형성된 적어도 하나의 희생층(1340)을 제거하고 제거된 공간에 적어도 하나의 에어 갭(1360)을 형성할 수 있다. 마찬가지로, 단계(S1210)에서 복수의 워드라인들(1320, 1321) 사이의 공간에만 적어도 하나의 희생층(1341)이 형성되었다면, 단계(S1220)에서 제조 시스템은 복수의 워드라인들(1320, 1321) 사이의 공간에 형성된 적어도 하나의 희생층(1341)을 제거하고 제거된 공간에 적어도 하나의 에어 갭(1361)을 형성할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (13)

  1. 제1 전극;
    제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이에 개재되는 상변화 메모리 셀
    을 포함하고,
    상기 상변화 메모리 셀은,
    상기 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층; 및
    N 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층
    을 포함하며,
    상기 중간층의 결정 상태에 기초하여 상기 중간층, 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 적응적으로 공핍층(Depletion layer)으로 사용하는 것을 특징으로 하는 상변화 메모리 소자.
  2. 제1항에 있어서,
    상기 상변화 메모리 셀은,
    상기 중간층이 고 저항인 결정 상태인 경우 상기 중간층을 공핍층으로 사용하고,
    상기 중간층이 저 저항인 결정 상태인 경우 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 공핍층으로 사용하는 것을 특징으로 하는 상변화 메모리 소자.
  3. 제1항에 있어서,
    상기 상부층과 상기 하부층 각각은,
    상기 중간층이 고 저항인 결정 상태일 때의 전하량보다 많고 상기 중간층이 저 저항인 결정 상태일 때의 전하량보다 적은 전하량을 갖도록 N 타입 도펀트가 도핑되는 농도가 조절된 것을 특징으로 하는 상변화 메모리 소자.
  4. 제1항에 있어서,
    상기 상변화 메모리 셀은,
    NPN 구조를 기반으로 상기 중간층, 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 적응적으로 공핍층으로 사용하여, 상기 제1 전극 및 상기 제2 전극으로부터 인가되는 전압을 상기 중간층에 선택적으로 스위칭하는 것을 특징으로 하는 상변화 메모리 소자.
  5. 제4항에 있어서,
    상기 상변화 메모리 셀은,
    양방향 PN 다이오드들을 형성하여 양방향 전류 구동을 구현하는 것을 특징으로 하는 상변화 메모리 소자.
  6. 제1항에 있어서,
    상기 상부층 및 상기 하부층 각각은,
    Zn, In 또는 Ga 중 적어도 하나, 4족 반도체 물질 또는 3-5족 화합물을 포함하는 상기 N 타입의 반도체 물질로 형성되는 것을 특징으로 하는 상변화 메모리 셀.
  7. 제6항에 있어서,
    상기 N 타입의 반도체 물질은,
    ZnO x 계열의 물질로 형성되는 것을 특징으로 하는 상변화 메모리 셀.
  8. 제1항에 있어서,
    상기 중간층은,
    역 상변화 특성을 갖도록 상변화 물질에 트랜지션 메탈이 함유되어 형성되는 것을 특징으로 하는 상변화 메모리 셀.
  9. 제8항에 있어서,
    상기 상변화 물질은,
    Ge, Sb 또는 Te 중 적어도 하나를 포함하고,
    상기 트랜지션 메탈은,
    Cr, Ti, Ni, Zn, Cu 또는 Mo 중 적어도 하나를 포함하는 것을 특징으로 하는, 상변화 메모리 소자.
  10. 3차원 아키텍처를 갖는 상변화 메모리에 있어서,
    수평 방향으로 연장 형성된 적어도 하나의 제1 전극;
    상기 적어도 하나의 제1 전극에 대해 수직 방향으로 연장 형성된 제2 전극; 및
    상기 적어도 하나의 제1 전극 및 상기 제2 전극 사이에 개재는 적어도 하나의 상변화 메모리 셀
    을 포함하고,
    상기 적어도 하나의 상변화 메모리 셀 각각은,
    상기 적어도 하나의 제1 전극 및 상기 제2 전극을 통해 인가되는 전압에 의해 결정 상태가 변화됨에 따라 데이터 저장소로 사용되는 P 타입의 중간층; 및
    N 타입의 반도체 물질로 상기 중간층의 양단에 형성되는 상부층과 하부층
    을 포함하며,
    상기 중간층의 결정 상태에 기초하여 상기 중간층, 상기 상부층 또는 상기 하부층 중 어느 하나의 층을 적응적으로 공핍층(Depletion layer)으로 사용하는 것을 특징으로 하는 상변화 메모리.
  11. 수평 방향의 제1 방향으로 각각 연장 형성되는 복수의 비트라인들;
    상기 제1 방향과 직교하는 수평 방향의 제2 방향으로 각각 연장 형성되는 복수의 워드라인들;
    상기 복수의 비트라인들 및 상기 복수의 워드라인들 사이에 각각 배치되는 복수의 메모리 셀들; 및
    상기 복수의 비트라인들 사이의 공간 또는 상기 복수의 워드라인들 사이의 공간 중 적어도 하나의 공간에 형성되는 적어도 하나의 에어 갭(Air gap)
    을 포함하는 크로스포인트 어레이.
  12. 제11항에 있어서,
    상기 적어도 하나의 에어 갭은,
    상기 복수의 비트라인들 사이의 공간에 형성되는 경우, 상기 복수의 비트라인들이 연장 형성되는 상기 제1 방향으로 연장 형성되어 상기 복수의 비트라인들을 서로 이격시키는 것을 특징으로 하는 크로스포인트 어레이.
  13. 제11항에 있어서,
    상기 적어도 하나의 에어 갭은,
    상기 복수의 워드라인들 사이의 공간에 형성되는 경우, 상기 복수의 워드라인들이 연장 형성되는 상기 제2 방향으로 연장 형성되어 상기 복수의 워드라인들을 서로 이격시키는 것을 특징으로 하는 크로스포인트 어레이.
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