KR20120020552A - 반도체 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 기판 상에 복수개의 수직 채널들을 형성하고, 상기 복수개의 수직 채널들 각각을 따라 수직하게 직렬 연결된 복수개의 셀들을 각각 포함하며 제1 수평방향으로 연장된 워드라인 컷에 의해 분리되고 상기 제1 수평방향과 교차하는 제2 수평방향으로는 이어진 복수개의 셀 스트링들을 형성하고, 그리고 상기 워드라인 컷에 채워져 상기 복수개의 셀 스트링들을 상기 제1 수평방향으로 분리하는 절연막을 형성하는 것을 포함한다. 상기 셀 스트링을 형성하는 것은 상기 수직 채널을 따라 수직 이격되고, 복수개의 에어 갭들에 의해 서로 절연되며, 상기 수직 채널을 가로질러 상기 제2 수평방향으로 연장된 복수개의 게이트들을 형성하고, 상기 수직 채널과 상기 복수개의 게이트들 사이에 정보저장막을 개재하여 상기 복수개의 셀들을 형성하는 것을 포함한다.

Description

반도체 메모리 소자 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICES AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 소자의 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 소자는 그 집적도가 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 메모리 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위하여 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.
본 발명은 종래 기술에서 요구되는 필요성에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 집적도를 향상시킬 수 있는 반도체 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 전기적 특성이 향상된 반도체 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 공정 불량을 방지할 수 있는 반도체 메모리 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자 및 그 제조방법은 게이트들 간의 기생 커패시턴스 내지 로딩 커패시턴스를 줄일 수 있는 것을 특징으로 한다. 본 발명은 수직 채널을 식각 손상으로부터 보호할 수 있는 것을 다른 특징으로 한다. 본 발명은 메모리 셀을 3차원적으로 배열시켜 집적도를 향상시킬 수 있는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법은: 기판 상에 복수개의 수직 채널들을 형성하고; 상기 복수개의 수직 채널들 각각을 따라 수직하게 직렬 연결된 복수개의 셀들을 각각 포함하며, 제1 수평방향으로 연장된 워드라인 컷에 의해 분리되고 상기 제1 수평방향과 교차하는 제2 수평방향으로는 이어진 복수개의 셀 스트링들을 형성하고; 그리고 상기 워드라인 컷에 채워져 상기 복수개의 셀 스트링들을 상기 제1 수평방향으로 분리하는 절연막을 형성하는 것을 포함할 수 있다. 상기 셀 스트링을 형성하는 것은 상기 수직 채널을 따라 수직 이격되고, 복수개의 에어 갭들에 의해 서로 절연되며, 상기 수직 채널을 가로질러 상기 제2 수평방향으로 연장된 복수개의 게이트들을 형성하고; 그리고 상기 수직 채널과 상기 복수개의 게이트들 사이에 정보저장막을 개재하여 상기 복수개의 셀들을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 절연막을 형성하는 것은 상기 복수개의 셀 스트링들을 상기 제1 수평방향으로 이격시키며, 상기 기판을 노출시키는 상기 제2 수평방향으로 연장된 상기 워드라인 컷을 형성하고; 그리고 상기 워드라인 컷을 절연체로 채워 상기 절연막을 형성하되, 상기 절연막을 상기 기판과 접속하며 상기 복수개의 셀 스트링들 사이에서 상기 제2 수평방향으로 연장된 형태로 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 절연막을 형성하는 것은 상기 복수개의 셀 스트링들을 상기 제1 수평방향으로 이격시키며, 상기 기판을 노출시키는 상기 제2 수평방향으로 연장된 상기 워드라인 컷을 형성하고; 그리고 상기 워드라인 컷의 상부 입구부에 절연체를 오버행 성장시켜 상기 절연막을 형성하되, 상기 절연막을 상기 기판과 접속하지 아니하며 상기 워드라인 컷의 상부 입구부를 막는 형태로 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 정보저장막을 개재하는 것은 상기 수직 채널에 대향하는 상기 게이트의 일측면과 상기 게이트의 상면 및 하면에 접하는 다중막을 형성하는 것을 포함할 수 있다. 상기 다중막은 상기 수직 채널과 접하는 터널 절연막과, 상기 게이트와 접하는 블록킹 절연막과, 그리고 상기 터널 및 블록킹 절연막들 사이에 개재되는 트랩 절연막을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 정보저장막을 개재하는 것은 상기 수직 채널을 따라 수직 연장된 다중막을 형성하는 것을 포함할 수 있다. 상기 다중막은 상기 수직 채널과 접하는 터널 절연막과, 상기 게이트와 접하는 블록킹 절연막과, 상기 터널 및 블록킹 절연막들 사이에 개재되는 트랩 절연막을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 정보저장막을 개재하는 것은 상기 수직 채널을 따라 수직 연장되며 상기 수직 채널과 접하는 터널 절연막을 형성하고; 상기 수직 채널과 상기 게이트 사이로부터 상기 게이트의 상면 및 하면 상으로 연장되며 상기 게이트와 접하는 블록킹 절연막을 형성하고; 그리고 상기 터널 및 블록킹 절연막들 사이에 개재되며, 상기 터널 절연막 혹은 상기 블록킹 절연막을 따라 트랩 절연막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 에어 갭에 의해 노출된 상기 수직 채널의 측면 상에 보호막을 형성하는 것을 더 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 변형 실시예에 따른 반도체 메모리 소자의 제조방법은: 기판 상에 제1 희생막들 및 제2 희생막들이 교대로 반복 적층된 몰드 스택을 형성하고; 상기 몰드 스택을 관통하여 상기 기판과 접속하는 복수개의 수직 채널들을 형성하고; 상기 몰드 스택을 패터닝하여 상기 복수개의 수직 채널들 사이에 상기 기판을 노출시키는 워드라인 컷을 형성하고; 상기 제1 및 제2 희생층막들 중 어느 하나를 복수개의 게이트들로 대체하고; 상기 제1 및 제2 희생층막들 중 다른 하나를 복수개의 에어 갭들로 대체하고; 상기 수직 채널과 상기 복수개의 게이트들 사이에 정보저장막을 형성하고; 그리고 상기 워드라인 컷을 절연체로 채워 절연막을 형성하는 것을 포함할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 몰드 스택을 형성하는 것은 상기 기판 상에 복수개의 실리콘게르마늄막들을 증착하여 상기 제1 희생막들을 형성하고; 그리고 상기 제1 희생막들 상에 복수개의 실리콘질화막들을 증착하여 상기 제2 희생막들을 형성하는 것을 포함할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 제1 및 제2 희생층막들 중 어느 하나를 복수개의 게이트들로 대체하는 것은 상기 워드라인 컷을 통해 제1 식각액을 제공하여 상기 제2 희생막들을 선택적으로 제거하여 복수개의 리세스 영역들을 형성하고; 그리고 상기 복수개의 리세스 영역들을 도전막으로 채워 상기 복수개의 게이트들을 형성하는 것을 포함할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 제1 및 제2 희생층막들 중 다른 하나를 복수개의 에어 갭들로 대체하는 것은 상기 워드라인 컷을 통해 제2 식각액을 제공하여 상기 제1 희생막들을 선택적으로 제거하는 것을 포함할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 정보저장막을 형성하는 것은 상기 리세스 영역 내에 혹은 상기 수직 채널의 측벽에 터널 절연막과 트랩 절연막과 블록킹 절연막을 형성하는 것을 포함할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 정보저장막을 형성하는 것은 상기 수직 채널의 측벽에 터널 절연막을 형성하고; 상기 리세스 영역 내에 블록킹 절연막을 형성하고; 그리고 상기 수직 채널의 측벽에 상기 터널 절연막을 형성한 이후에 혹은 상기 리세스 영역 내에 상기 블록킹 절연막을 형성하기 이전에 트랩 절연막을 형성하는 것을 포함할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 절연막을 형성하는 것은 상기 절연체를 물리적 기상 증착하여 상기 절연막을 상기 기판과 접속되도록 형성하는 것을 포함할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 복수개의 수직 채널들을 형성하기 이전에, 상기 몰드 스택을 관통하여 상기 기판을 노출시키는 복수개의 수직 채널홀들을 형성하고; 그리고 상기 복수개의 수직 채널홀을 통해 노출된 상기 복수개의 제1 희생막들을 산화시켜 복수개의 희생 산화막들을 형성하는 것을 더 포함할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 몰드 스택 상에 캡핑 절연막을 형성하는 것을 더 포함할 수 있다.
본 변형 실시예의 방법에 있어서, 상기 절연막을 형성하는 것은 상기 절연체를 상기 캡핑 절연막으로부터 오버행 성장시켜 상기 절연막을 형성하되, 상기 절연막을 상기 기판과 접속되지 않고 상기 워드라인 컷의 상부 입구부를 막는 형태로 형성하는 것을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 메모리 소자는: 기판 상에 제1 수평방향으로 연장되고, 상기 제1 수평방향과 직교하는 제2 수평방향으로 이격 배치된 복수개의 비트라인들과; 상기 기판과 상기 복수개의 비트라인들 사이에 배치되고, 상기 제1 수평방향으로는 이격 배치되고 상기 제2 수평방향으로는 연장된 복수개의 워드라인들과; 상기 복수개의 비트라인들 및 워드라인들의 교차점들에 배치되고, 상기 기판으로부터 수직한 복수개의 수직 채널들과; 그리고 상기 복수개의 워드라인들 및 상기 복수개의 수직 채널들 사이에 개재된 복수개의 정보저장막들을 포함하고, 상기 복수개의 워드라인들은 상기 복수개의 수직 채널들을 따라 수직 이격 배치되고, 복수개의 에어 갭들에 의해 상하 절연될 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 에어 갭에 의해 노출된 상기 수직 채널의 측면을 덮는 보호막을 더 포함할 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 보호막은 실리콘게르마늄의 산화막을 포함할 수 있다.
본 발명에 의하면, 게이트들은 에어 갭들에 의해 절연되므로써 게이트들 간의 기생 내지 로딩 커패시턴스를 획기적으로 낮출 수 있고 이에 따라 반도체 메모리 소자의 동작 속도를 빠르게 할 수 있는 효과가 있다. 이에 더하여, 수직 채널을 보호할 수 있는 보호막을 더 형성할 수 있어서 수직 채널의 식각 손상으로부터 보호할 수 있어 수율을 향상시킬 수 있는 효과가 있다. 더욱이, 메모리 셀들을 3차원적으로 배열하므로써 집적도 향상시킬 수 있어 메모리 용량이 증대된 반도체 메모리 소자를 구현할 수 있는 효과가 있다.
도 1a 및 1b는 본 발명의 실시예에 따른 반도체 메모리 소자를 도시한 사시도.
도 1c는 본 발명의 실시예에 따른 반도체 메모리 소자를 도시한 등가회로도.
도 2a 내지 2f는 도 1a의 일부를 확대 도시한 사시도.
도 3a 내지 3j는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 워드라인 연장방향의 단면도.
도 4a 내지 4c는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 것으로, 도 4a는 도 3c를, 도 4b은 도 3h를, 도 4c은 도 3j를 비트라인 연장방향에서 본 단면도.
도 5a 내지 5f는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도.
도 6a 내지 6f는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도.
도 7a 내지 7d는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도.
도 8a 내지 8d는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도.
도 9a 내지 9d는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도.
도 10a 내지 10d는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도.
도 11a 내지 11c는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도.
도 12a 내지 12d는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도.
도 13a 및 13b는 본 발명의 실시예에 따른 반도체 메모리 소자의 응용예들을 도시한 블록도.
이하, 본 발명에 따른 반도체 메모리 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(장치실시예)
도 1a 및 1b는 본 발명의 실시예에 따른 반도체 메모리 소자를 도시한 사시도들이다.
도 1a 및 1b를 참조하면, 반도체 메모리 소자(1)는 기판(101) 상에 수직 방향(Z 방향)으로 연장된 복수개의 수직 채널(140)과, 그 수직 채널들(140)의 연장 방향을 따라 적층되어 워드라인(WL) 및 선택라인(SSL,GSL)을 구성하는 제1 수평방향(X 방향)으로 연장된 복수개의 게이트(165)와, 그 수직 채널들(140)과 전기적으로 연결된 제2 수평방향(Y 방향)으로 연장된 복수개의 비트라인(145)을 포함할 수 있다.
수직 채널들(140) 각각은 그 하부는 기판(101)가 접속되고 그 상부는 콘택 패드(142)의 매개하에 비트라인(145)과 접속할 수 있다. 기판(101)은 가령 실리콘 웨이퍼와 같은 반도체 기판일 수 있다. 게이트들(165)은 기판(101)과 인접하는 접지 선택라인(GSL)을 구성하는 접지 선택 게이트(165g), 비트라인(145)과 인접하는 스트링 선택라인(SSL)을 구성하는 스트링 선택 게이트(165s), 접지 선택라인(GSL)과 스트링 선택라인(SSL) 사이에 배치된 복수개의 워드라인(WL)을 구성하는 메모리 게이트들(165w)로 구분될 수 있다. 하나의 수직 채널(140)을 따라 수직적으로 이격 배치된 접지 선택라인(GSL), 워드라인들(WL) 및 스트링 선택라인(SSL)은 전기적으로 직렬 연결되어 하나의 셀 스트링(도 1c의 105)을 구성할 수 있다. 워드라인들(WL)은 모두 메모리 셀을 구성하거나, 혹은 선택라인들(SSL,GSL)과 최인접한 워드라인들(WL)은 더미 셀을 구성하고 나머지는 메모리 셀을 구성할 수 있다. 이와 같이 반도체 메모리 소자(1)는 메모리 셀들이 3차원적으로 배열된 플래시 메모리 소자일 수 있다.
반도체 메모리 소자(1)는 라인들(GSL,WL,SSL)을 구동회로들에 연결하는 복수개의 콘택(180)을 포함할 수 있다. 콘택(180)은 수직 기둥과 같은 플러그 형태일 수 있고, 그 하부는 게이트(165)에 접속되고 그 상부는 구동회로에 연결된 금속라인(184,194)과 전기적으로 연결될 수 있다. 일례로, 콘택(180)은 패드(181)를 매개로 금속라인(184,194)과 접속할 수 있다. 금속라인(184,194)은 스트링 선택라인(SSL)을 스트링 선택라인 구동회로에 전기적으로 연결하는 제1 금속라인(194)과, 워드라인(WL)과 접지 선택라인(GSL)을 워드라인 구동회로와 접지 선택라인 구동회로에 각각 연결하는 제2 금속라인(184)을 포함할 수 있다.
다른 예로, 콘택(180)과 금속라인(184,194) 사이에 마치 재배선과 같은 중간 금속라인(182,192)이 더 배치될 수 있다. 중간 금속라인(182,192)은 제1 금속라인(194)과 전기적으로 연결된 제1 중간 금속라인(192)과, 제2 금속라인(184)과 전기적으로 연결된 제2 중간 금속라인(182)을 포함할 수 있다. 이 경우 제1 중간 금속라인(192)은 패드(193)를 매개로 제1 금속라인(194)과 접속되고, 제2 중간 금속라인(182)은 패드(183)를 매개로 제2 금속라인(184)과 접속될 수 있다.
접지 선택 게이트(165g)와 스트링 선택 게이트(165s) 중 어느 하나는 라인 형태를 다른 하나는 플레이트 형태를 가지거나, 혹은 모두 라인 형태를 가질 수 있다. 메모리 게이트(165w)는 라인 형태 혹은 플레이트 형태를 가질 수 있다. 본 실시예에 따르면, 스트링 선택 게이트(165s)는 라인 형태을 이루고 메모리 게이트들(165w)과 접지 선택 게이트(165g)는 대체로 워드라인 컷(132)을 포함하는 사각 플레이트 형태를 이룰 수 있다.
게이트들(165)은 네측면들이 계단을 이루는 피라미드 구조로 적층될 수 있다. 이에 따라 게이트들(165) 각각은 위에 인접한 게이트(165)에 의해 덮히지 않고 노출되어 콘택(180)이 접속되는 장소를 제공하는 패드(167)를 포함할 수 있다. 패드(167)는 게이트(165) 중에서 노출된 일부를 말하며 별도로 형성되는 부분은 아니다. 이미 언급한 바와 같이 게이트들(165)은 계단 형태로 적층되어 있으므로 패드들(167) 역시 계단 형태를 이룰 수 있다.
게이트들(165)은 서로 대향하고 있기 때문에 게이트들(165) 사이에서 기생 커패시턴스(parasitic capacitance)가 발생할 수 있다. 특히, 게이트들(165)의 상하 이격거리가 짧아질수록 기생 커패시턴스가 커질 수 있다. 이러한 기생 커패시턴스의 증대에 기인하여 반도체 메모리 소자(1)의 동작에 신호지연(RC delay)이 생길 수 있다. 게이트들(165) 사이를 실리콘산화막(SiO2)과 같은 절연체로 채워 게이트들(165)을 절연시키는 것이 일반적이다. 실리콘산화막은 대략 3.9 정도의 유전율을 가질 수 있다. 신호속도는 절연체의 유전율이 낮을수록 빨라지므로, 게이트들(165) 사이를 실리콘산화막보다 낮은 유전율을 가지는 물질로 절연시키는 것이 빠른 속도의 소자를 구현하는데 바람직하다. 본 실시예에 의하면, 게이트들(165)은 에어 갭들(116)에 의해 상하 이격되며 절연된다. 에어(air)의 유전율은 1이므로 게이트들(165) 간의 기생 커패시턴스 내지 로딩(loading) 커패시턴스를 현저히 낮출 수 있다.
도 1c는 본 발명의 실시예에 따른 반도체 메모리 소자를 도시한 등가회로도이다.
도 1c를 도 1a 및 1b와 같이 참조하면, 본 발명 실시예의 반도체 메모리 소자(1)에 있어서 워드라인(WL)을 이루는 메모리 게이트(165w)와 수직 채널(140)은 메모리 셀(28)을 정의하고, 스트링 선택라인(SSL)을 이루는 스트링 선택 게이트(165s)와 수직 채널(140)은 상부 비메모리 셀(26)을 정의하고, 접지 선택라인(GSL)을 이루는 접지 선택 게이트(165g)와 수직 채널(140)은 하부 비메모리 셀(24)을 정의할 수 있다. 반도체 기판(101)의 일부는 소오스로 구성되며 공통 소오스 라인(CSL)에 상당한다. 하나의 수직 채널(140)을 따라 정의된 상부 비메모리 셀(26)과 하부 비메모리 셀(24), 그리고 이들 비메모리 셀(24,26) 사이의 복수개의 메모리 셀(28)이 하나의 셀 스트링(105)을 구성하며, 셀 스트링(105)은 비트라인(BL)에 전기적으로 연결될 수 있다. 하나의 비트라인(BL)에는 복수개의 셀 스트링(105)이 병렬 연결될 수 있다. 본 예의 등가회로도는 도 1a의 반도체 메모리 소자(1)에만 적용되는 것이 아니라 본 명세서에 개시된 모든 반도체 메모리 소자에 적용될 수 있다.
복수개의 워드라인(WL) 각각은 평면 구조를 가지며 셀 스트링(105)에 대해 실질적으로 수직일 수 있다. 복수개의 워드라인(WL)에는 복수개의 메모리 셀(28)이 3차원적으로 분포될 수 있다. 복수개의 스트링 선택라인(SSL)은 복수개의 비트라인(BL)을 X 방향으로 가로질러 배치될 수 있다. Y 방향으로 배향된 복수개의 스트링 선택라인(SSL) 각각은 X 방향으로 배향된 복수개의 비트라인(BL) 각각과 전기적으로 연결되므로 하나의 셀 스트링(105)이 독립적으로 선택될 수 있다. 접지 선택라인(GSL)은 평면 구조를 가지며 셀 스트링(105)에 대해 실질적으로 수직일 수 있다. 접지 선택라인(GSL)은 수직 채널(140)과 기판(101) 사이의 전기적 연결을 제어할 수 있다.
본 실시예의 반도체 메모리 소자(1)에 있어서 프로그램 동작은 선택된 워드라인(WL)과 수직 채널(140) 사이에 전압차를 설정하여 전하를 정보저장막(도 2a의 155)에 주입함으로써 구현될 수 있다. 일례로, 선택된 워드라인(WL)에 프로그램 전압(Vprog)을 인가하므로써 파울러-노던하임 터널링 현상을 이용하여 수직 채널(140)으로부터 프로그램하고자 하는 워드라인(WL)에 속한 메모리 셀(28)의 정보저장막으로 전자를 주입하여 프로그램을 구현할 수 있다. 선택된 워드라인(WL)에 인가된 프로그램 전압은 비선택 워드라인에 속한 메모리 트랜지스터를 프로그램시킬 수 있으므로, 부스팅 기술을 이용하여 의도되지 않는 프로그램을 방지할 수 있다. 정보저장막에 대해서는 도 2a 내지 2f를 참조하여 후술한다.
판독 동작은 판독하고자 하는 메모리 셀(28)에 연결된 워드라인(WL)에 가령 0 볼트(volt)로 설정하고 다른 워드라인(WL)에는 읽기 전압(Vread)을 설정한다. 그 결과, 판독하고자 하는 메모리 셀(28)의 문턴 전압(Vth)이 0 볼트보다 큰지 또는 작은지에 의존하여 비트라인(BL)에 전류가 충전되는지가 결정되며, 이에 따라 비트라인(BL)의 전류를 감지하므로써 판독하고자 하는 메모리 셀(28)의 데이터 정보가 판독될 수 있다.
소거 동작은 게이트 유도 드레인 누설전류(GIDL)를 이용하여 블록 단위로 수행될 수 있다. 일례로, 선택된 비트라인(BL)과 기판(101)에 소거 전압(Verase)을 인가하므로써 수직 채널(140)의 전위를 상승시킨다. 이때, 수직 채널(140)의 전위는 약간 지연되면서 상승되도록 할 수 있다. 이에 수반하여, 접지 선택라인(GSL)에 상당하는 접지 선택 게이트(165g)의 단자에서 GIDL이 발생하고, GIDL에 의해 생성된 전자는 기판(101)으로 방출되고 생성된 정공은 수직 채널(140)로 방출된다. 이로 인해 소거 전압(Verase) 근처의 전위가 메모리 셀(28)의 수직 채널(140)으로 전달될 수 있다. 이때, 워드라인(WL)의 전위를 0 볼트로 설정하면 메모리 셀(28)에 축적된 전자들이 빠져나오게 되어 데이터 소거가 구현될 수 있다. 한편, 의도되지 않은 소거 동작이 행해지지 않도록 비선택 블록의 워드라인을 플로팅시킬 수 있다.
본 실시예에 따른 반도체 메모리 소자(1)의 동작 방법은 본 발명의 기술적 사상을 예시적으로 설명하기 위한 것이며, 본 발명의 기술적 특징이 이에 한정되는 것은 아니다. 이 분야에 종사하는 통상의 지식을 가진 자라면 공지된 기술들에 기초하여 상기 동작 방법의 변형을 용이하게 구현하는 것은 자명하므로, 동작 방법과 관련된 본 발명의 기술적 특징은 공지된 기술들에 기초하여 다양하게 변형되어 구현될 수 있음은 물론이다.
(정보저장막의 예)
도 2a 내지 2f는 본 발명의 실시예에 따른 반도체 메모리 소자의 일부를 확대 도시한 사시도들이다.
도 2a를 참조하면, 정보저장막(155)은 게이트(165)를 감싸는 형태로 형성될 수 있다. 일례로, 정보저장막(155)은 수직 채널(140)과 접하며 게이트(165)의 상하면을 감싸는 형태를 갖는 터널절연막(151)과, 게이트(165)의 일측면 및 상하면들에 접하는 형태를 갖는 블록킹절연막(153)과, 터널절연막(151)과 블록킹절연막(153) 사이에 개재된 트랩절연막(152)을 포함할 수 있다. 터널절연막(151)은 실리콘산화막(SiO2)과 실리콘질화막(SiN, Si3N4) 중 어느 하나를 포함하고, 트랩절연막(152)은 실리콘질화막을 포함하고, 블록킹절연막(153)은 실리콘산화막과 알루미늄산화막(AlO, Al3O4) 중 어느 하나를 포함할 수 있다. 다른 예로, 트랩절연막(152)은 플로팅 게이트로 대체될 수 있다. 게이트(165)는 수직 채널(140)을 둘러싸며, 게이트(165)와 수직 채널(140) 사이에 정보저장막(155)이 개재되므로써 셀(20)을 구성할 수 있다. 셀(20)은 게이트(165)가 가령 도 1a에 도시된 바와 같이 메모리 게이트(165w)이면 메모리 셀이고, 이와 다르게 선택 게이트(165g,165s)이면 비메모리 셀일 수 있다. 정보저장막(155)의 구조는 도 2b 내지 2f를 참조하여 후술한 바와 같이 다양하게 변형될 수 있다. 이하에선 구분 편의상 도면부호를 바꾸어 정보저장막에 대해 설명한다.
도 2b를 참조하면, 상하 인접한 정보저장막들(255) 사이에는 보호막(218)이 더 포함될 수 있다. 보호막(218)은 에어 갭(216)에 의해 노출된 수직 채널(240)의 측벽을 둘러싸므로써 수직 채널(240)을 식각 손상으로부터 보호할 수 있다. 이에 대해선 도 6e를 참조하면 명확하게 이해될 것이다.
도 2c를 참조하면, 정보저장막(355)은 수직 채널(340)을 따라 수직 연장된 형태를 가질 수 있다. 일례로, 정보저장막(355)은 수직 채널(340)과 접하는 수직 연장된 터널절연막(351)과, 게이트(365)와 접하는 수직 연장된 블록킹절연막(353)과, 터널절연막(351) 및 블록킹절연막(353) 사이에 개재된 트랩절연막(352)을 포함할 수 있다. 도 2c를 도 2a와 대조하여 보면, 정보저장막(355)은 게이트(365) 사이의 공간을 차지하지 않으므로 게이트(365)의 상하 이격 거리를 줄일 수 있고 이에 따라 반도체 메모리 소자의 전체적인 높이를 낮출 수 있다.
도 2d를 참조하면, 정보저장막(355)은 수직 채널(340)을 따라 수직 연장된 제1 정보저장막(355a)과 게이트(355b)의 일측면 및 상하면들을 감싸는 제2 정보저장막(355b)을 포함할 수 있다. 제1 정보저장막(355a)은 터널절연막을 포함하고, 제2 정보저장막(355b)은 블록킹절연막을 포함할 수 있다. 트랩절연막은 제1 정보저장막(355a) 혹은 제2 정보저장막(355b)에 포함될 수 있다.
도 2e를 참조하면, 도 2c에 도시된 바와 같은 수직 채널(340)을 따라 수직 연장된 정보저장막(355) 중에서 에어 갭들(316)을 통해 노출된 측벽을 감싸는 보호막(318)이 더 포함될 수 있다. 보호막(318)은 수직 채널(340) 및 정보저장막(355)을 식각 손상으로부터 보호할 수 있다.
도 2f를 참조하면, 도 2에 도시된 바와 같은 정보저장막(355) 중에서 에어 갭들(316)에 의해 노출된 제1 정보저장막(355a)을 둘러싸는 보호막(318)이 더 포함될 수 있다. 보호막(318)은 수직 채널(340) 및 제1 정보저장막(355a)을 식각 손상으로부터 보호할 수 있다.
(방법실시예 1)
도 3a 내지 3j는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 워드라인 연장방향의 단면도들이다. 도 4a 내지 4c는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 비트라인 연장방향의 단면도들이다. 도 4a는 도 3c를, 도 4b은 도 3h를, 도 4c은 도 3j를 비트라인 연장방향에서 본 단면도들이다.
도 3a를 참조하면, 기판(101) 상에 제1 희생막들(111-115)과 제2 희생막들(121-124)을 교대로 반복적으로 증착하여 몰드 스택(103)을 형성할 수 있다. 기판(101)은 반도체 특성을 가진 물질, 가령 실리콘 웨이퍼 혹은 절연체에 의해 반도체를 포함하는 기판일 수 있다. 몰드 스택(103)은 제1 희생막 그룹(110)과 제2 희생막 그룹(120)을 포함할 수 있다. 제1 희생막 그룹(110)은 복수개의 제1 희생막들(111,112,113,114,115)을 포함할 수 있고, 제2 희생막 그룹(120)은 복수개의 제2 희생막들(121,122,123,124)을 포함할 수 있다. 본 실시예에 의하면, 몰드 스택(103)의 최하층 및 최상층은 제1 희생막들(111,115)로 구성될 수 있다. 제1 희생막 그룹(110)의 제1 희생막들(111-115)의 적층수는 임의적이다. 제2 희생막 그룹(120)의 제2 희생막들(121-124)의 적층수도 이와 마찬가지다. 본 실시예에서는, 본 발명을 이에 한정하려는 의도가 전혀 아닌 하나의 예로서 5개의 제1 희생막들(111-115)과 4개의 제1 희생막들(121-124)이 교대로 반복 적층된 경우에 대해 설명하기로 한다.
도 3d 및 3i를 참조하여 후술한 바와 같이 제1 희생막 그룹(110) 및 제1 희생막 그룹(120) 중 어느 하나의 선택적 제거를 위해 제1 희생막들(111-115)은 제2 희생막들(121-124)에 비해 습식 식각 선택비가 큰 물질로 구성된 것이 바람직하다. 이에 더하여 도 3b 및 3c를 참조하여 후술한 바와 같이 수직 채널홀(130) 및 워드라인 컷(132)을 형성하기 위해 제1 희생막들(111-115)과 제2 희생막들(121-124)은 건식 식각 선택비가 없거나 작은 물질로 구성된 것이 바람직하다. 예컨대, 제1 희생막들(111-115)은 실리콘산화막(SiO2), 실리콘질화막(SiN, Si3N4, SiON), 실리콘카바이드막(SiC), 실리콘게르마늄막(SiGe) 들 중 어느 하나를 제2 희생막들(121-124)은 다른 하나를 증착하여 형성할 수 있다. 본 실시예에 의하면, 제1 희생막들(111-115)은 실리콘게르마늄막(SiGe)을 제2 희생막들(121-124)은 실리콘질화막(Si3N4 또는 SiN)을 증착하여 형성할 수 있다.
도 3b를 참조하면, 몰드 스택(103)을 관통하여 기판(101)과 접속되는 복수개의 수직 채널들(140)을 형성할 수 있다. 일례로, 건식 식각 혹은 레이저 드릴링으로 제1 희생막 그룹(110)과 제2 희생막 그룹(120)을 관통하는 복수개의 수직 채널홀들(130)을 형성하고, 수직 채널홀들(130)을 가령 반도체 물질로 채워 수직 채널들(140)을 형성할 수 있다. 수직 채널들(140)은 가령 다결정, 단결정, 혹은 비정질 실리콘을 물리기상층착법, 화학기상증착법 혹은 에피 성장법으로 형성할 수 있다. 수직 채널(140)은 원기둥 혹은 다각기둥과 같은 벌크 형태로 형성될 수 있다. 다른 예로, 수직 채널(140)은 내부에 절연체가 있고, 그 절연체를 실리콘이 감싸는 마카로니 구조로 형성될 수 있다.
도 3c를 참조하면, 몰드 스택(103)을 패터닝하여 워드라인 컷(132)을 형성할 수 있다. 예컨대, 인접한 수직 채널들(140) 사이의 제1 희생막들(111-115)과 제2 희생막들(121-124)을 가령 건식 식각으로 선택적으로 제거하여 기판(101) 혹은 최하층의 제1 희생막(111)을 노출시키는 워드라인 컷(132)을 형성할 수 있다. 워드라인 컷(132)에 의해 제1 희생막들(111-115)과 제2 희생막들(121-124)의 측벽들이 노출될 수 있다. 워드라인 컷(132)은 도 1b에 도시된 바와 같이 X 방향, 즉 워드라인 연장방향으로 신장된 트렌치 형태로 형성될 수 있다.
워드라인 컷(132)을 형성하기 이전에 혹은 그 이후에, 도 4a에 도시된 바와 같이, 몰드 스택(103)을 계단 구조로 패터닝할 수 있다. 일례로 마스크 축소 혹은 확대 공정과, 그 축소되거나 확대되는 마스크를 이용한 건식 식각 공정으로 몰드 스택(103)을 패터닝하여 몰드 스택(103)의 하부에서 상부로 갈수록 제1 희생막들(111-115)과 제2 희생막들(121-124)의 X 방향 길이가 순차적으로 짧아지는 계단 구조를 구현할 수 있다. 예를 들어, 최상층의 제1 희생막(115)과 제2 희생막(124)이 패터닝되어 첫번째 계단을 이루고, 그 바로 아래의 제1 희생막(114)과 제2 희생막(123)이 패터닝되어 두번째 계단을 이룰 수 있다.
계단 구조를 형성한 이후에 실리콘산화막을 증착하여 계단 구조를 덮는 절연막(170)을 더 형성할 수 있다. 워드라인 컷(132)은 절연막(170)을 형성한 이후에 혹은 그 이전에 형성될 수 있다. 워드라인 컷(132)은 첫번째 계단(115,124)의 X 방향 길이보다 더 큰 길이를 가지되 두번째 계단(114,123)의 X 방향 길이보다 짧도록 형성될 수 있다. 이에 의하면, 첫번째 계단을 이루는 제1 희생막(115)과 제2 희생막(124)은 워드라인 컷(132)에 의해 Y 방향, 즉 비트라인 연장방향으로 분리되고, 나머지 제1 희생막들(111-114)과 제2 희생막들(121-123)은 워드라인 컷(132)을 포함한 플레이트 형태를 가질 수 있다.
도 3d를 참조하면, 제2 희생막 그룹(120)을 선택적으로 제거하여 복수개의 리세스 영역들(126)을 형성할 수 있다. 일례로, 제2 희생막들(121-124)이 실리콘질화막인 경우 워드라인 컷(132)을 통해 식각액 가령 인산(phosphoric acid, H3PO4)을 제공하여 제2 희생막들(121-124)을 선택적으로 제거할 수 있다. 상기 습식 식각 공정에 의하면 기판(101) 상에는 수직 채널(140)을 따라 수직 이격된 제1 희생막들(111-115)이 잔존할 수 있고, 수직 채널(140)의 측벽은 리세스 영역(126)에 의해 노출될 수 있다.
도 3e를 참조하면, 몰드 스택(103)을 덮는 절연막 스택(150)을 형성할 수 있다. 예컨대, 절연막 스택(150)은 비교적 우수한 단차도포성을 갖는 증착 공정 가령 화학기상증착 또는 원자층증착공정으로 비교적 얇은 두께로 리세스 영역들(126) 내부를 실질적으로 콘포말하게 덮는 형태로 형성할 수 있다. 절연막 스택(150)은, 도 2a에 도시된 것처럼, 터널절연막(151)과 트랩절연막(152)과 블록킹절연막(153)을 포함하는 다중막 구조로 형성할 수 있다. 가령, 실리콘산화막을 증착하여 터널절연막(151)을 형성하고, 터널절연막(151) 상에 실리콘질화막을 증착하여 트랩절연막(152)을 형성하고, 트랩절연막(152) 상에 실리콘산화막 혹은 알루미늄산화막을 증착하여 블록킹절연막(153)을 형성할 수 있다. 상기 증착 공정에 의하면, 절연막 스택(150)은 리세스 영역들(126) 내부 이외에 제1 희생막들(111)을 둘러싸는 형태로 그리고 워드라인 컷(132)에 의해 노출된 기판(101)을 덮는 형태를 가질 수 있다.
도 3f를 참조하면, 워드라인 컷(132) 및 리세스 영역들(126)을 채우는 도전막(160)을 형성할 수 있다. 도전막(160)은 가령 화학기상증착으로 도핑된 실리콘, 텅스텐, 금속질화막, 혹은 금속실리사이드막을 증착하여 형성할 수 있다. 본 실시예에 의하면, 도전막(160)은 텅스텐, 타이타늄질화막, 혹은 이의 조합을 포함할 수 있다.
도 3g를 참조하면, 도전막(160)을 일부 제거하여 수직 채널(140)을 따라 상하 이격된 게이트들(165)을 형성할 수 있다. 예컨대, 도전막(160) 중 리세스 영역들(126) 내에 증착된 부분을 제외한 나머지를 가령 건식 혹은 습식 식각 공정으로 제거하여 리세스 영역들(126) 내에 한정된 게이트들(165)을 형성할 수 있다. 게이트(165)는 도 3d 내지 3g를 참조하여 설명한 바와 같이 제2 희생막들(121-124)을 제거하여 형성된 리세스 영역들(126)을 도전성 물질로 채우는 대체(replacement) 공정으로 형성되므로 게이트(165)의 물질 종류를 다양화할 수 있다.
도 3h를 참조하면, 절연막 스택(150) 중 리세스 영역들(126) 내에 형성된 부분을 제외한 나머지를 건식 혹은 습식 식각 공정으로 선택적으로 제거할 수 있다. 상기 식각 공정에 의해 제1 희생막들(111-115)의 측벽들이 워드라인 컷(132)을 통해 노출될 수 있다. 도 4a를 참조하여 전술한 바와 같이 몰드 스택(103)이 계단형으로 패터닝된 경우 게이트들(165)은 도 4b에 도시된 바와 같이 계단 구조를 이룰 수 있다.
도 3i를 참조하면, 제1 희생막들(111-115)을 선택적으로 제거할 수 있다. 일례로, 제1 희생막들(111-115)이 게르마늄실리콘막인 경우 워드라인 컷(132)을 통해 식각액 가령 불산(hydrofluoric acid, HF), 혹은 불산(HF)과 질산(nitric acid, HNO3) 혼합액을 제공하여 제1 희생막들(111-115)을 선택적으로 제거할 수 있다. 상기 습식 식각 공정에 의하면 게이트들(165) 사이에 에어 갭들(116)이 형성될 수 있다. 따라서, 기판(101) 상에는 수직 채널(140)을 따라 상하 이격되고 에어 갭들(116)에 의해 서로 절연되는 게이트들(165)이 수직 적층된 게이트 스택(104)이 형성될 수 있다. 에어의 유전율은 대략 1 정도이므로 에어 갭(116)의 상하에 배치된 게이트들(165) 간의 기생 커패시턴스가 대체로 낮아질 수 있다.
게이트들(165)은 스트링 선택 게이트(165s)와 메모리 게이트들(165w) 및 접지 선택 게이트(165g)로 구분될 수 있다. 스트링 선택 게이트(165s)와 접지 선택 게이트(165g) 각각은 수직 채널(140) 및 정보저장막(155)과 함께 비메모리 트랜지스터를 구성하며, 메모리 게이트들(165w) 각각은 수직 채널(140)과 정보저장막(155)과 함께 메모리 트랜지스터를 구성할 수 있다. 하나의 수직 채널(140)을 따라 수직 적층된 접지 선택 게이트(165g)와 메모리 게이트들(165w) 및 스트링 선택 게이트(165s)는 하나의 셀 스트링(105)을 구성할 수 있다.
도 3j를 참조하면, 워드라인 컷(132)을 절연체로 채워 절연막(172)을 형성할 수 있다. 일례로, SiO2와 같은 산화막을 물리기상증착법으로 증착하여 에어 갭들(116)을 채우지 아니하지만 워드라인 컷(132)을 채우는 절연막(172)을 형성할 수 있다. 절연막(172)은 워드라인 컷(132) 내에 그리고 스트링 선택 게이트(165s) 상에 형성될 수 있어 대체로 T자 형태를 가질 수 있다. 절연막(172)은 대체로 스텝 커버리지(step coverage)가 나쁘게 형성될 수 있으므로 그 내부에 공동(void, 172a)이 더 형성될 수 있다. 더 나아가 공동(172a)이 확장되어 에어 갭들(116)과 연결될 수 있다. 공동(172a)이 더 형성된 경우 보이드(172a)의 좌우측에 배치된 게이트들(165) 간의 기생 커패시턴스가 낮아질 수 있다.
절연막(172)은 수직 채널(140)이 노출되도록 가령 화학물리적 연마(CMP) 혹은 에치백 공정으로 평탄화될 수 있다. 다른 예로, 절연막(172)은 수직 채널(140)을 덮는 형태로 형성될 수 있다. 게이트들(165)은 계단 형태로 적층되어 있으므로 도 4c에 도시된 바와 같이 상부 게이트(165)에 의해 가려지지 않는 끝부분은 콘택들(도 1a의 )이 접속되는 장소를 제공하는 패드들(167)로 정의될 수 있다.
이후에 수직 채널들(140)과 전기적으로 연결되는 비트라인들(도 1a의 145)과 패드들(167)에 접속되는 콘택들(도 1a의 180)을 형성하여 도 1a에 도시된 바와 같은 반도체 메모리 소자(1)가 제조될 수 있다.
(방법실시예 2)
도 5a 내지 5f는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다. 이하의 방법실시예 2는 방법실시예 1과 유사하므로 방법실시예 1과 다른 점을 중점적으로 설명하기로 한다.
도 5a를 참조하면, 기판(101) 상에 제1 희생막 그룹(110)과 제2 희생막 그룹(120) 그리고 캡핑 절연막(171)을 포함하는 몰드 스택(103a)을 형성할 수 있다. 캡핑 절연막(171)과 제1 희생막 그룹(110) 및 제2 희생막 그룹(120)은 습식 식각 선택비는 크지만 건식 식각 선택비는 없거나 작은 물질로 형성할 수 있다. 가령, 제1 희생막들(111-114)은 실리콘게르마늄막을 제2 희생막들(121-124)은 실리콘질화막을 그리고 캡핑 절연막(171)은 실리콘산화막을 증착하여 형성할 수 있다. 캡핑 절연막(171)은 몰드 스택(103a)의 최상층에 형성할 수 있다. 건식 식각 혹은 레이저 드릴링으로 몰드 스택(103a)을 관통하여 기판(101)을 노출시키는 수직 채널홀들(130)을 형성하고, 실리콘과 같은 반도체 물질의 증착 혹은 에피 성장 기술을 이용하여 수직 채널홀들(130)을 채우며 기판(101)과 접하는 수직 채널들(140)을 형성할 수 있다. 이어서, 건식 식각 공정으로 몰드 스택(103a)을 패터닝하여 수직 채널들(140) 사이에 워드라인 컷(132)을 형성할 수 있다.
도 5b를 참조하면, 워드라인 컷(132)을 통해 인산(H3PO4)을 제공하여 제2 희생막들(121-124)을 선택적으로 습식 식각할 수 있다. 이에 따라, 제1 희생막들(111-114) 사이에 그리고 캡핑 절연막(171)과 최상부 제1 희생막(114) 사이에 수직 채널(140)의 측벽들을 노출시키는 리세스 영역들(126)이 형성될 수 있다. 상기 습식 식각 공정에 의해 기판(101) 상에는 수직 채널(140)을 따라 수직 이격된 제1 희생막들(111-114)과 캡핑 절연막(171)이 잔존할 수 있다.
도 5c를 참조하면, 리세스 영역(126) 내에 정보저장막(155)과 게이트(165)를 형성할 수 있다. 정보저장막(155)은 실리콘산화막, 실리콘질화막, 실리콘산화막 혹은 알루미늄산화막을 순차 증착하여 형성할 수 있다. 게이트(165)는 금속(예: W) 혹은 폴리실리콘을 증착한 후 워드라인 컷(132)을 채우는 부분을 선택적으로 제거하여 형성할 수 있다.
도 5d를 참조하면, 워드라인 컷(132)을 통해 불산(HF), 혹은 불산(HF)과 질산(HNO3) 혼합액을 제공하여 제1 희생막들(111-114)을 선택적으로 제거할 수 있다. 상기 습식 식각 공정에 의하면 게이트들(165) 사이에 에어 갭들(116)이 형성될 수 있다. 따라서, 기판(101) 상에는 수직 채널(140)을 따라 상하 이격되고 에어 갭들(116)에 의해 서로 절연되는 게이트들(165)이 수직 적층되고, 최상부에는 캡핑 절연막(171)이 잔존하는 게이트 스택(104a)이 형성될 수 있다. 게이트들(165)은 스트링 선택 게이트(165s)와 메모리 게이트들(165w) 및 접지 선택 게이트(165g)로 구분될 수 있고, 하나의 수직 채널(140)을 따라 수직 적층된 접지 선택 게이트(165g)와 메모리 게이트들(165w) 및 스트링 선택 게이트(165s)는 하나의 셀 스트링(105)을 구성할 수 있다.
도 5e를 참조하면, 물리기상증착 혹은 화학기상증착을 이용하여 게이트 스택(104a) 상에 실리콘산화막 혹은 실리콘질화막을 증착하여 절연막(173)을 형성할 수 있다. 이 경우 대체로 스텝 커버지가 나쁘게 절연막(173)을 증착하게 되면 워드라인 컷(132)의 하부에 비해 상부에서 더 두껍게 증착되어 오버행(174)이 발생할 수 있다. 이러한 오버행(174) 발생은 게이트 스택(104a)의 최상부에 캡핑 절연막(171)이 있는 경우 및/또는 워드라인 컷(132)의 종횡비(aspect ratio)가 큰 경우 더 심해질 수 있다. 상기와 같이 오버행(174)이 발생되게끔 절연막(173)을 증착하게 되면 워드라인 컷(132)은 대체로 절연막(173)으로 다 채워지지 아니할 수 있다.
도 5f를 참조하면, 워드라인 컷(132)의 상부 입구부를 막는 절연막(175)을 형성할 수 있다. 에치백 혹은 화학물리적연마로써 수직 채널(140)이 노출되도록 절연막(171,173)을 평탄화하여 절연막(175)을 형성할 수 있다. 혹은 절연막(175)은 수직 채널(140)을 덮는 형태로 형성될 수 있다. 본 실시예에 따르면, 게이트들(165)은 에어 갭들(116)에 의해 절연되고, 워드라인 컷(132)은 그 상부 입구부가 절연막(175)에 의해 캡핑되고 절연막(175) 아래는 공동(void) 형태를 이룰 수 있다. 게이트들(165)의 끝부분들은 도 4c에 도시된 바와 동일 유사하게 워드라인 패드들(167)로 정의될 수 있다.
(방법실시예 3)
도 6a 내지 6f는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다. 이하의 방법실시예 3에 대한 설명에 있어서 방법실시예 1과 다른 점을 중점적으로 설명하기로 한다.
도 6a를 참조하면, 기판(201) 상에 제1 희생막들(211-215)로 구성된 제1 희생막 그룹(210)과 제2 희생막들(221-224)로 구성된 제2 희생막 그룹(220)이 적층된 몰드 스택(203)을 형성할 수 있다. 제1 희생막 그룹(210)과 제2 희생막 그룹(220)은 습식 식각 선택비는 크나 건식 식각 선택비가 작거나 없는 물질을 포함할 수 있다. 예컨대, 제1 희생막들(211-215)은 실리콘게르마늄막이고, 제2 희생막들(221-224)은 실리콘질화막일 수 있다. 몰드 스택(203)을 관통하는 수직 채널홀들(230)을 형성하고, 수직 채널홀들(230)을 통해 노출된 제1 희생막들(211-215)의 측벽들을 산화시킬 수 있다. 이에 따라, 제1 희생막들(211-215)은 그 측벽들에 보호막들(218)을 포함할 수 있다. 제1 희생막들(211-215)을 실리콘게르마늄(SiGe)을 증착하여 형성한 경우 보호막(218)은 실리콘게르마늄산화막(SiGeOx)일 수 있다.
도 6b를 참조하면, 수직 채널홀들(230)을 반도체로 채워 기판(201)과 접속하는 수직 채널들(240)을 형성할 수 있다. 그런다음, 몰드 스택(203)을 건식 식각으로 패터닝하여 수직 채널들(240) 사이에 워드라인 컷(232)을 형성할 수 있다. 워드라인 컷(232)은 기판(201)을 노출시키며 도 1b의 X 방향으로 신장된 트렌치 형태로 형성될 수 있다.
도 6c를 참조하면, 워드라인 컷(232)을 통해 인산(H3PO4)을 제공하여 제2 희생막 그룹(220)을 선택적으로 습식 식각하여 제1 희생막들(211-215) 사이에 리세스 영역들(226)을 형성할 수 있다. 리세스 영역(226)에 의해 수직 채널(240)의 측벽이 노출될 수 있고, 수직 채널(240)을 따라 리세스 영역들(226)에 의해 수직 이격된 제1 희생막들(211-215)이 잔존할 수 있다.
도 6d를 참조하면, 리세스 영역(226) 내에 정보저장막(255)과 게이트(265)를 형성할 수 있다. 정보저장막(255)은, 도 2b에 도시된 것처럼, 터널절연막(251)과 트랩절연막(252)과 블록킹절연막(253)을 포함하는 다중막 구조로 형성할 수 있다. 가령, 실리콘산화막을 증착하여 터널절연막(251)을 형성하고, 터널절연막(251) 상에 실리콘질화막을 증착하여 트랩절연막(252)을 형성하고, 트랩절연막(252) 상에 실리콘산화막 혹은 알루미늄산화막을 증착하여 블록킹절연막(253)을 형성할 수 있다. 게이트(265)는 금속(예: W) 혹은 폴리실리콘을 증착한 후 워드라인 컷(232)을 채우는 부분을 선택적으로 제거하여 형성할 수 있다.
도 6e를 참조하면, 워드라인 컷(232)을 통해 식각액, 가령 불산(HF), 혹은 불산(HF)과 질산(HNO3) 혼합액을 제공하여 제1 희생막들(211-215)을 선택적으로 제거할 수 있다. 상기 습식 식각 공정에 의하면 게이트들(265) 사이에 에어 갭들(216)이 형성될 수 있다. 따라서, 기판(201) 상에는 수직 채널(240)을 따라 상하 이격되고 에어 갭들(216)에 의해 서로 절연되는 게이트들(265)이 수직 적층된 게이트 스택(204)이 형성될 수 있다. 게이트들(265)은 스트링 선택 게이트(265s)와 메모리 게이트들(265w) 및 접지 선택 게이트(265g)로 구분될 수 있다. 하나의 수직 채널(240)을 따라 수직 적층된 접지 선택 게이트(265g)와 메모리 게이트들(265w) 및 스트링 선택 게이트(265s)는 하나의 셀 스트링(205)을 구성할 수 있다. 상기 습식 식각 공정에 따라 제1 희생막들(211-215)이 제거될 때 수직 채널(240)의 측벽들이 식각액에 의해 손상받을 염려가 있을 수 있다. 그렇지만, 본 실시예에 의하면, 제1 희생막들(211-215)과 수직 채널(240) 사이에 형성된 보호막들(218)이 식각액에 의한 수직 채널(40)의 손상을 저지할 수 있다.
도 6f를 참조하면, 가령 SiO2를 물리기상증착을 이용하여 워드라인 컷(232)을 채우는 절연막(272)을 형성할 수 있다. 절연막(272)은 대체로 스텝 커버리지(step coverage)가 나쁘게 형성하여 에어 갭들(216)이 절연막(272)에 의해 채워지지 아니하게 형성할 수 있고, 절연막(272) 내부에 공동(void, 272a)이 형성될 수 있다. 절연막(272)은 수직 채널(240)이 노출되도록 가령 화학물리적 연마(CMP) 혹은 에치백 공정으로 평탄화될 수 있다. 다른 예로, 절연막(272)은 수직 채널(240)을 덮는 형태로 형성될 수 있다.
(방법실시예 4)
도 7a 내지 7d는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다. 이하의 방법실시예 4는 방법실시예 3과 유사하므로 방법실시예 3과 다른 점을 중점적으로 설명한다.
도 7a를 참조하면, 기판(201) 상에 몰드 스택(203a)을 형성하되, 몰드 스택(203a)의 최상부는 캡핑 절연막(271)으로 구성할 수 있다. 캡핑 절연막(271)은 제1 희생막 그룹(210) 및 제2 희생막 그룹(220)과 습식 식각 선택비가 크고 건식 식각 선택비가 없거나 작은 물질을 증착하여 형성할 수 있다. 일례로, 제1 희생막 그룹(210)은 실리콘게르마늄막이고, 제2 희생막 그룹(220)은 실리콘질화막이고, 캡핑 절연막(271)은 실리콘산화막일 수 있다. 몰드 스택(203a)을 관통하여 기판(201)을 노출시키는 수직 채널홀들(230)을 형성한 후, 수직 채널홀들(230)을 통해 노출된 제1 희생막들(211-214)의 측벽들을 산화시킬 수 있다. 이에 따라, 제1 희생막들(211-214)의 측벽들에는 실리콘게르마늄산화막(SiGeOx)으로 구성된 보호막(218)이 형성될 수 있다.
도 7b를 참조하면, 수직 채널홀들(230)을 반도체로 채워 기판(201)과 접속하는 수직 채널들(240)을 형성한 후, 몰드 스택(203a)을 건식 식각으로 패터닝하여 수직 채널들(240) 사이에 워드라인 컷(232)을 형성할 수 있다. 그런다음, 워드라인 컷(232)을 통해 인산(H3PO4)을 제공하여 제1 희생막 그룹(210) 및 캡핑 절연막(271)을 제외한 제2 희생막 그룹(220)을 선택적으로 습식 식각할 수 있다. 상기 습식 식각 공정에 의하면, 제1 희생막들(211-215) 사이에 그리고 캡핑 절연막(271)과 최상부의 제1 희생막(215) 사이에 수직 채널(240)의 측벽을 노출시키는 리세스 영역들(226)이 형성될 수 있다.
도 7c를 참조하면, 리세스 영역(226) 내에 정보저장막(255)과 게이트(265)를 형성할 수 있다. 정보저장막(255)은 실리콘산화막, 실리콘질화막, 실리콘산화막 혹은 알루미늄산화막을 순차 증착하여 형성할 수 있다. 게이트(265)는 금속(예: W)을 증착한 후 워드라인 컷(232)을 채우는 부분을 선택적으로 제거하여 형성할 수 있다.
도 7d를 참조하면, 수직 채널(240)을 따라 게이트들(265)이 에어 갭들(216)에 의해 상하 이격된 게이트 스택(204a)을 형성할 수 있다. 일례로, 워드라인 컷(232)을 통해 불산(HF) 혹은 불산(HF)과 질산(HNO3) 혼합액을 제공하여 제1 희생막들(211-214)을 선택적으로 제거할 수 있다. 이에 따라 게이트들(265) 사이에는 에어 갭들(216)이 형성될 수 있다. 제1 희생막들(211-214)의 습식 식각시 보호막들(218)은 수직 채널(240)이 식각액에 의해 손상되는 현상을 저지할 수 있다. 이어서, 워드라인 컷(232)의 상부 입구부를 막는 절연막(275)을 형성할 수 있다. 예컨대, 도 5e를 참조하여 설명한 바와 동일 유사하게, 게이트 스택(204a) 상에 실리콘산화막(SiO2) 혹은 실리콘질화막(SiN 혹은 Si3N4)을 오버행 현상이 일어나도록 절연막을 형성하고, 그 절연막과 캡핑 절연막(271)을 평탄화할 수 있다.
(방법실시예 5)
도 8a 내지 8d는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다. 이하 방법실시예 5에 대한 설명에 있어서 방법실시예 1과 다른 점을 중점적으로 설명하기로 한다.
도 8a를 참조하면, 기판(301) 상에 제1 희생막 그룹(310)과 제2 희생막 그룹(320)을 증착하여 몰드 스택(303)을 형성할 수 있다. 제1 희생막 그룹(310)은 실리콘게르마늄막인 복수개의 제1 희생막들(311-315)을 포함하고, 제2 희생막 그룹(320)은 실리콘질화막인 복수개의 제2 희생막들(321-324)을 포함할 수 있다. 본 실시예에 의하면, 제2 희생막들(321-324)의 두께들을 도 3a의 제2 희생막들(121-124)의 두께들보다 더 줄일 수 있고, 따라서 몰드 스택(303)의 높이가 낮춰질 수 있다. 이는 제2 희생막들(321-324)이 제거되어 형성되는 리세스 영역들(도 8c의 326)의 높이들을 줄일 수 있기 때문이며 이에 대해선 도 8c를 참조하면 명확하게 이해될 것이다.
건식 식각 혹은 레이저 드릴링을 이용하여 몰드 스택(303)을 관통하여 기판(301)을 노출시키는 수직 채널홀들(330)을 형성하고, 수직 채널홀(330) 내에 정보저장막(355)과 수직 채널(340)을 형성할 수 있다. 정보저장막(355)은 수직 채널(340)을 따라 수직 연장되며 수직 채널(340)을 감싸는 형태로 형성될 수 있다. 정보저장막(355)은, 도 2c에 도시된 것처럼, 블록킹절연막(353)과 트랩절연막(352)과 터널절연막(351)을 순차 증착하여 형성할 수 있다. 수직 채널(340)은 정보저장막(355)에 의해 둘러싸인 기둥 형태일 수 있다.
도 8b를 참조하면, 가령 건식 식각 공정으로 몰드 스택(303)을 패터닝하여 수직 채널들(340) 사이에 워드라인 컷(332)을 형성할 수 있다. 그리고, 워드라인 컷(332)을 통해 인산(H3PO4)을 제공하여 제2 희생막들(321-324)을 습식 식각할 수 있다. 이에 따라, 제1 희생막들(311-315) 사이에 리세스 영역들(326)이 형성될 수 있다. 리세스 영역(326)에 의해 정보저장막(355)이 노출될 수 있다. 제2 희생막들(321-324)의 습식 식각시 수직 채널(340)은 정보저장막(355)에 의해 둘러싸여 있고, 특히 정보저장막(355)의 가장 바깥쪽은, 도 2c에 도시된 바와 같이, 실리콘산화막 혹은 알루미늄산화막으로 구성된 블록킹절연막(353)이 형성되어 있으므로 인산 어택을 받지 않을 수 있다.
도 8c를 참조하면, 리세스 영역들(326)을 채우는 게이트들(365)을 형성할 수 있다. 일례로, 리세스 영역들(326) 및 워드라인 컷(332)이 채워지도록 금속(예: W)을 증착하고, 워드라인 컷(332)을 채우는 금속을 건식 식각 혹은 습식 식각으로 제거하여 게이트들(365)을 형성할 수 있다. 본 실시예에 의하면, 리세스 영역(326)에는 정보저장막(355)이 형성되지 않으므로 정보저장막(355)이 차지하는 면적만큼 리세스 영역(326)의 수직 높이를 줄일 수 있다.
이에 따라 몰드 스택(303)의 높이를 줄여 반도체 메모리 소자의 전체 높이를 낮출 수 있다.
도 8d를 참조하면, 에어 갭들(316)에 의해 상하 이격된 게이트들(365)이 수직 채널(340)을 따라 배치된 게이트 스택(304)을 형성할 수 있다. 일례로, 워드라인 컷(332)을 통해 불산(HF) 혹은 불산(HF)과 인산(HNO3) 혼합액을 제공하여 제1 희생막들(311-315)을 선택적으로 습식 식각할 수 있다. 이에 따라, 게이트들(365) 사이에 에어 갭들(316)이 형성될 수 있다. 정보저장막(355)은 수직 채널(340)이 상기 식각액에 의해 어택받는 것을 방지할 수 있다. 게이트들(365)은 접지 선택 게이트(365g), 메모리 게이트들(365w) 및 스트링 선택 게이트(365s)로 구분될 수 있고, 하나의 수직 채널(340)을 따라 수직 적층되어 하나의 셀 스트링(305)을 구성할 수 있다. 워드라인 컷(332)을 절연막(372)으로 채울 수 있다. 일례로, 절연막(372)은 물리기상증착공정을 이용하여 대체로 스텝 커버리지가 나쁘게 형성하므로써 에어 갭들(316)을 채우지 않을 수 있다. 절연막(372) 내에는 공동(372a)이 더 형성될 수 있고, 공동(372a)이 대체로 크게 형성되어 에어 갭(316)과 연결될 수 있다.
(방법실시예 6)
도 9a 내지 9d는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다. 이하의 방법실시예 6은 방법실시예 5와 유사하므로 방법실시예 5와 다른 점을 중점적으로 설명한다.
도 9a를 참조하면, 기판(301) 상에 몰드 스택(303a)을 형성하되 몰드 스택(303a)의 최상부는 제1 희생막 그룹(310)과 제2 희생막 그룹(320)과 습식 식각 선택비가 있는 가령 실리콘산화막을 증착하여 캡핑 절연막(371)으로 형성할 수 있다. 그런다음, 몰드 스택(303a)을 관통하는 수직 채널홀들(330)을 형성한 다음, 수직 채널홀(330)의 내에 정보저장막(355)과 수직 채널(340)을 형성할 수 있다. 정보저장막(355)은, 도 2c에 도시된 바와 같이, 블로킹절연막(353)과 트랩절연막(352)과 터널절연막(351)을 순차 증착하여 형성할 수 있다.
도 9b를 참조하면, 몰드 스택(303a)을 건식 식각하여 수직 채널들(340) 사이에 워드라인 컷(352)을 형성하고, 워드라인 컷(352)을 통해 인산(H3PO4)을 제공하여 제2 희생막들(321-324)을 선택적으로 습식 식각할 수 있다. 이에 따라, 제2 희생막들(321-324)이 형성되어 있던 자리에 리세스 영역들(326)이 형성될 수 있다.
도 9c를 참조하면, 리세스 영역들(326)에 게이트들(365)을 형성할 수 있다. 일례로, 금속을 증착한 후 워드라인 컷(332)을 채우는 부분을 제거하므로써 리세스 영역들(326)에 한정된 게이트들(365)을 형성할 수 있다.
도 9d를 참조하면, 수직 채널(340)을 따라 게이트들(365)이 에어 갭들(316)에 의해 상하 이격된 게이트 스택(304a)을 형성할 수 있다. 일례로, 워드라인 컷(332)을 통해 불산(HF) 혹은 불산(HF)과 질산(HNO3) 혼합액을 제공하여 제1 희생막들(311-314)을 선택적으로 제거할 수 있다. 이에 따라 게이트들(365) 사이에는 에어 갭들(316)이 형성될 수 있다. 이어서, 워드라인 컷(332)의 상부 입구부를 막는 절연막(375)을 형성할 수 있다. 예컨대, 도 5e를 참조하여 설명한 바와 동일 유사하게, 게이트 스택(304a) 상에 실리콘산화막(SiO2) 혹은 실리콘질화막(SiN 혹은 Si3N4)을 오버행 현상이 일어나도록 절연막을 형성하고, 그 절연막과 캡핑 절연막(371)을 평탄화할 수 있다.
(방법실시예 7)
도 10a 내지 10d는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다. 이하의 방법실시예 7은 방법실시예 5와 유사하므로 방법실시예 5와 다른 점을 중점적으로 설명한다.
도 10a를 참조하면, 기판(301) 상에 제1 희생막 그룹(310)과 제2 희생막 그룹(320)이 적층된 몰드 스택(303b)을 형성하고, 몰드 스택(303b)을 관통하는 수직 채널홀들(330)을 형성할 수 있다. 이어서, 수직 채널홀(330) 내에 제1 정보저장막(355a)과 수직 채널(340)을 형성할 수 있다. 일례에 의하면, 제1 정보저장막(355a)은 수직 채널홀(340)의 내벽을 따라 수직 연장된 터널절연막을 포함할 수 있다. 다른 예로서, 제1 정보저장막(355a)은 수직 채널홀(340)의 내벽을 따라 수직 연장된 블로킹절연막과, 블록킹절연막 상에 수직 연장된 터널절연막을 포함할 수 있다.
도 10b를 참조하면, 몰드 스택(303b)을 패터닝하여 수직 채널들(340) 사이에 워드라인 컷(332)을 형성하고, 워드라인 컷(332)을 통해 인산(H3PO4)을 제공하여 제2 희생막들(321-324)을 선택적으로 습식 식각할 수 있다. 이에 따라, 제1 희생막들(313-315) 사이에 제1 정보저장막(355a)을 노출시키는 리세스 영역들(326)을 형성할 수 있다.
도 10c를 참조하면, 리세스 영역(326) 내에 제2 정보저장막(355b)과 게이트(365)를 형성할 수 있다. 일례로, 제1 정보저장막(355a)이 터널절연을 포함한 경우, 제2 정보저장막(355b)은 리세스 영역(326)의 내벽을 따라 형성된 트랩절연막과, 트랩절연막 상에 형성된 블록킹절연막을 포함할 수 있다. 다른 예로, 제1 정보저장막(355a)이 터널절연막과 트랩절연막을 포함한 경우, 제2 정보저장막(355b)은 블록킹절연막을 포함할 수 있다. 이에 따라, 도 2d에 도시된 바와 같이 수직 채널(340)을 따라 수직 연장된 제1 정보저장막(355a)과, 리세스 영역(326) 내에 형성된 제2 정보저장막(355b)을 포함하는 정보저장막(355)을 형성할 수 있다.
도 10d를 참조하면, 워드라인 컷(332)을 통해 불산(HF) 혹은 불산(HF)과 질산(HNO3) 혼합액을 제공하여 제1 희생막들(311-315)을 선택적으로 습식 식각할 수 있다. 이에 따라 게이트들(365) 사이에는 에어 갭들(316)이 형성될 수 있다. 본 실시예에 의하면, 수직 채널(340)을 따라 수직 적층된 접지 선택 게이트(365g)와 메모리 게이트들(365w) 및 스트링 선택 게이트(365s)가 에어 갭들(316)에 의해 이격된 셀 스트링(305)을 포함하는 게이트 스택(304b)이 형성될 수 있다. 워드라인 컷(332)은 가령 실리콘산화막(SiO2)을 증착하여 형성된 절연막(372)에 의해 채워질 수 있다. 절연막(372)은 대체로 스텝 커버리지가 나쁘게 형성될 수 있고 이에 따라 그 내부에 공동(373a)이 포함될 수 있다.
(방법실시예 8)
도 11a 내지 11c는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다. 이하 방법실시예 8은 방법실시예 7과 유사하므로 방법실시예 7과 다른 점을 중점적으로 설명한다.
도 11a를 참조하면, 기판(301) 상에 제1 희생막 그룹(310)과 제2 희생막 그룹(320)을 적층하여 몰드 스택(303c)을 형성하되, 도 9a와 동일 유사하게, 몰드 스택(303c)의 최상부를 캡핑 절연막(371)으로 구성할 수 있다. 도 10a와 동일 유사하게 수직 채널홀(330)을 형성한 후 수직 채널홀(330) 내에 제1 정보저장막(355a)과 수직 채널(340)을 형성할 수 있다.
도 11b를 참조하면, 도 10b 및 10c와 동일 유사하게 워드라인 컷(332) 형성, 제2 희생막들(321-324)의 선택적 습식 식각으로 리세스 영역들(326)의 형성. 리세스 영역(326) 내에 제2 정보저장막(355b)과 게이트(365)의 형성 공정을 진행할 수 있다.
도 11c를 참조하면, 도 10d와 동일 유사하게 제1 희생막들(311-314)의 선택적 습식 식각으로 에어 갭들(316)을 형성할 수 있다. 이에 따라, 수직 채널(340)을 따라 수직 적층된 접지 선택 게이트(365g)와 메모리 게이트들(365w) 및 스트링 선택 게이트(365s)가 에어 갭들(316)에 의해 이격된 셀 스트링(305)을 포함하는 게이트 스택(304c)을 형성할 수 있다. 워드라인 컷(332)의 상부 입구부를 막는 절연막(375)을, 도 5e와 동일 유사하게, 오버행 현상이 일어나도록 형성할 수 있다.
(방법실시예 9)
도 12a 내지 12d는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자의 제조방법을 도시한 단면도들이다.
도 12a를 참조하면, 도 8a 내지 8d의 공정으로 게이트 스택(304)을 형성할 경우 에어 갭(316)에 의해 노출되는 정보저장막(355)을 덮는 보호막(318)을 더 형성할 수 있다. 보호막(318)은 도 6a의 공정으로 형성할 수 있다. 예컨대, 도 8a에 도시된 바와 같이 수직 채널(330)을 형성한 후, 도 6a에 도시된 바와 동일 유사하게, 수직 채널(330)을 통해 노출된 제1 희생막들(311-315)의 측벽들을 산화시켜 보호막(318)을 형성할 수 있다. 보호막(318)은 제1 희생막들(311-315)을 습식 식각할 경우 수직 채널(340) 및 정보저장막(355)을 식각 손상으로부터 보호할 수 있다.
도 12b를 참조하면, 도 9a 내지 9d의 공정으로 게이트 스택(304a)을 형성할 경우 게이트들(365) 사이의 에어 갭들(316)에 의해 노출되는 정보저장막(355)을 덮는 보호막(318)을 더 형성할 수 있다. 보호막(318)은 도 7a의 공정으로 형성할 수 있다.
도 12c를 참조하면, 도 10a 내지 10d의 공정으로 게이트 스택(304b)을 형성할 경우 에어 갭(316)을 통해 노출되는 제1 정보저장막(355a)을 덮는 보호막(318)을 더 형성할 수 있다. 보호막(318)은 도 6a의 공정으로 형성할 수 있다.
도 12d를 참조하면, 도 11a 내지 11c의 공정으로 게이트 스택(304c)을 형성할 경우 게이트들(365) 사이의 에어 갭들(316)에 의해 노출되는 정보저장막(355)을 덮는 보호막(318)을 도 7a의 공정으로 더 형성할 수 있다.
(응용예)
도 13a 및 13b는 본 발명의 실시예에 따른 반도체 메모리 소자의 응용예들을 도시한 블록도들이다.
도 13a를 참조하면, 메모리 카드(1200)는 고용량의 데이터 저장 능력을 지원하기 위한 것으로 플래시 메모리(1210)를 포함한다. 플래시 메모리(1210)는 상술한 본 발명 실시예에 따른 반도체 메모리 소자, 가령 수직 낸드 플래시 메모리 소자를 포함할 수 있다.
메모리 카드(1200)는 호스트(1230: Host)와 플래시 메모리(1210:Flash Memory) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220: Memory Controller)를 포함할 수 있다. 에스램(1221: SRAM)은 중앙처리장치(1222: CPU)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223: Host I/F)는 메모리 카드(1200)와 접속되는 호스트(1230)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224: ECC)는 플래시 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225: Memory I/F)는 플래시 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 메모리 카드(1200)는 호스트(1230: Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬(ROM)을 더 포함할 수 있다.
도 13b를 참조하면, 본 발명 실시예에 따른 정보 처리 시스템(1300)은 본 실시예의 반도체 소자, 일례로 수직 낸드 플래시 메모리 소자를 구비한 플래시 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다.
일례로, 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320: Modem), 중앙처리장치(1330: CPU), 램(1340: RAM), 유저 인터페이스(1350: User Interface)를 포함할 수 있다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 플래시 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판 상에 복수개의 수직 채널들을 형성하고;
    상기 복수개의 수직 채널들 각각을 따라 수직하게 직렬 연결된 복수개의 셀들을 각각 포함하며, 제1 수평방향으로 연장된 워드라인 컷에 의해 분리되고 상기 제1 수평방향과 교차하는 제2 수평방향으로는 이어진 복수개의 셀 스트링들을 형성하고; 그리고
    상기 워드라인 컷에 채워져 상기 복수개의 셀 스트링들을 상기 제1 수평방향으로 분리하는 절연막을 형성하는 것을 포함하고,
    상기 셀 스트링을 형성하는 것은:
    상기 수직 채널을 따라 수직 이격되고, 복수개의 에어 갭들에 의해 서로 절연되며, 상기 수직 채널을 가로질러 상기 제2 수평방향으로 연장된 복수개의 게이트들을 형성하고; 그리고
    상기 수직 채널과 상기 복수개의 게이트들 사이에 정보저장막을 개재하여 상기 복수개의 셀들을 형성하는 것을 포함하는 반도체 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 절연막을 형성하는 것은:
    상기 복수개의 셀 스트링들을 상기 제1 수평방향으로 이격시키며, 상기 기판을 노출시키는 상기 제2 수평방향으로 연장된 상기 워드라인 컷을 형성하고; 그리고
    상기 워드라인 컷을 절연체로 채워 상기 절연막을 형성하되, 상기 절연막을 상기 기판과 접속하며 상기 복수개의 셀 스트링들 사이에서 상기 제2 수평방향으로 연장된 형태로 형성하는 것을;
    포함하는 반도체 메모리 소자의 제조방법.
  3. 제1항에 있어서,
    상기 절연막을 형성하는 것은:
    상기 복수개의 셀 스트링들을 상기 제1 수평방향으로 이격시키며, 상기 기판을 노출시키는 상기 제2 수평방향으로 연장된 상기 워드라인 컷을 형성하고; 그리고
    상기 워드라인 컷의 상부 입구부에 절연체를 오버행 성장시켜 상기 절연막을 형성하되, 상기 절연막을 상기 기판과 접속하지 아니하며 상기 워드라인 컷의 상부 입구부를 막는 형태로 형성하는 것을;
    포함하는 반도체 메모리 소자의 제조방법.
  4. 제1항에 있어서,
    상기 정보저장막을 개재하는 것은:
    상기 수직 채널에 대향하는 상기 게이트의 일측면과 상기 게이트의 상면 및 하면에 접하는 다중막을 형성하는 것을 포함하고,
    상기 다중막은:
    상기 수직 채널과 접하는 터널 절연막과, 상기 게이트와 접하는 블록킹 절연막과, 그리고 상기 터널 및 블록킹 절연막들 사이에 개재되는 트랩 절연막을 포함하는 반도체 메모리 소자의 제조방법.
  5. 제1항에 있어서,
    상기 정보저장막을 개재하는 것은:
    상기 수직 채널을 따라 수직 연장된 다중막을 형성하는 것을 포함하고,
    상기 다중막은:
    상기 수직 채널과 접하는 터널 절연막과, 상기 게이트와 접하는 블록킹 절연막과, 상기 터널 및 블록킹 절연막들 사이에 개재되는 트랩 절연막을 포함하는 반도체 메모리 소자의 제조방법.
  6. 제1항에 있어서,
    상기 정보저장막을 개재하는 것은:
    상기 수직 채널을 따라 수직 연장되며 상기 수직 채널과 접하는 터널 절연막을 형성하고;
    상기 수직 채널과 상기 게이트 사이로부터 상기 게이트의 상면 및 하면 상으로 연장되며 상기 게이트와 접하는 블록킹 절연막을 형성하고; 그리고
    상기 터널 및 블록킹 절연막들 사이에 개재되며, 상기 터널 절연막 혹은 상기 블록킹 절연막을 따라 트랩 절연막을 형성하는 것을;
    포함하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 에어 갭에 의해 노출된 상기 수직 채널의 측면 상에 보호막을 형성하는 것을 더 포함하는 반도체 메모리 소자의 제조방법.
  8. 기판 상에 제1 수평방향으로 연장되고, 상기 제1 수평방향과 직교하는 제2 수평방향으로 이격 배치된 복수개의 비트라인들과;
    상기 기판과 상기 복수개의 비트라인들 사이에 배치되고, 상기 제1 수평방향으로는 이격 배치되고 상기 제2 수평방향으로는 연장된 복수개의 워드라인들과;
    상기 복수개의 비트라인들 및 워드라인들의 교차점들에 배치되고, 상기 기판으로부터 수직한 복수개의 수직 채널들과; 그리고
    상기 복수개의 워드라인들 및 상기 복수개의 수직 채널들 사이에 개재된 복수개의 정보저장막들을 포함하고,
    상기 복수개의 워드라인들은 상기 복수개의 수직 채널들을 따라 수직 이격 배치되고, 복수개의 에어 갭들에 의해 상하 절연된 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 에어 갭에 의해 노출된 상기 수직 채널의 측면을 덮는 보호막을 더 포함하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 보호막은 실리콘게르마늄의 산화막을 포함하는 반도체 메모리 소자.
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