KR20140029055A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
비휘발성 메모리 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20140029055A KR20140029055A KR1020120096722A KR20120096722A KR20140029055A KR 20140029055 A KR20140029055 A KR 20140029055A KR 1020120096722 A KR1020120096722 A KR 1020120096722A KR 20120096722 A KR20120096722 A KR 20120096722A KR 20140029055 A KR20140029055 A KR 20140029055A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- insulating film
- gate
- memory device
- manufacturing
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 title abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 230000001681 protective effect Effects 0.000 claims description 35
- 238000002161 passivation Methods 0.000 claims description 29
- 238000004519 manufacturing process Methods 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 21
- 230000001070 adhesive effect Effects 0.000 claims description 15
- 239000000853 adhesive Substances 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 9
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 53
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 형성되고, 순차적으로 적층된 터널 절연막, 플로팅 게이트, 게이트간 절연막 및 콘트롤 게이트를 포함하는 게이트 구조물; 상기 플로팅 게이트의 측벽 상에 형성된 보호막; 및 상기 게이트 구조물을 덮으면서 상기 게이트 구조물 사이에 형성된 에어 갭을 갖는 제2 절연막을 포함하고, 상기 제2 절연막과 상기 보호막 사이의 접착력은, 상기 제2 절연막과 상기 게이트 구조물 사이의 접착력보다 작다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 게이트 구조물 사이에 형성된 에어 갭(air gap)을 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원 공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치로서, 예를 들어, 낸드(NAND) 형 플래시 메모리 장치 등이 널리 이용되고 있다.
종래의 비휘발성 메모리 장치는 터널 절연막, 플로팅 게이트, 게이트간 절연막 및 콘트롤 게이트가 순차적으로 적층된 게이트 구조물을 복수개 포함한다. 여기서, 플로팅 게이트는 주로 불순물이 도핑된 폴리실리콘막으로 형성된다.
그런데, 게이트 구조물을 형성한 후 후속 공정이 수행되는 과정에서 플로팅 게이트의 불순물이 유지되지 못하는 문제가 발생하고 있다. 예를 들어, 후속 열처리 공정에서 플로팅 게이트의 불순물이 빠져나가거나, 또는, 후속 이온주입 공정에서 플로팅 게이트에까지 불순물이 주입되는 현상이 발생하고 있다. 이와 같이 플로팅 게이트의 불순물이 변동되는 경우 메모리 셀의 특성이 균일하지 않게 되어 메모리 셀간 분포 차이가 증가하는 문제가 있다.
한편, 최근 비휘발성 메모리 장치의 집적도 증가로 게이트 구조물 간 간격이 감소하면서, 메모리 셀간 간섭(interference)이 증가하는 문제도 아울러 발생하고 있다.
따라서, 위에서 설명한 문제점들을 해결할 수 있는 기술의 개발이 요구되는 실정이다.
본 발명은 상기 과제를 해결하기 위해 제안된 것으로서, 메모리 셀간 분포 차이 및 간섭 현상을 감소시킬 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 형성되고, 순차적으로 적층된 터널 절연막, 플로팅 게이트, 게이트간 절연막 및 콘트롤 게이트를 포함하는 게이트 구조물; 상기 플로팅 게이트의 측벽 상에 형성된 보호막; 및 상기 게이트 구조물을 덮으면서 상기 게이트 구조물 사이에 형성된 에어 갭을 갖는 제2 절연막을 포함하고, 상기 제2 절연막과 상기 보호막 사이의 접착력은, 상기 제2 절연막과 상기 게이트 구조물 사이의 접착력보다 작다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치는, 판 상에 형성되고, 순차적으로 적층된 터널 절연막, 플로팅 게이트, 게이트간 절연막 및 콘트롤 게이트를 포함하는 게이트 구조물; 및 상기 플로팅 게이트의 측벽 상에 형성되고, 상기 플로팅 게이트로부터 또는 상기 플로팅 게이트로의 불순물 이동을 차단하는 보호막을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 터널 절연막, 플로팅 게이트용 제1 도전막, 게이트간 절연막 및 콘트롤 게이트용 제2 도전막을 순차적으로 형성하는 단계; 상기 제2 도전막, 상기 게이트간 절연막 및 상기 제1 도전막을 식각하여 게이트 구조물을 형성하는 단계; 및 적어도 상기 식각된 제1 도전막의 측벽 상에 플로팅 게이트로부터 또는 플로팅 게이트로의 불순물 이동을 차단하는 보호막 패턴을 형성하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 따르면, 메모리 셀간 분포 차이 및 간섭 현상을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 평면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시 예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 평면도이다.
도 1을 참조하면, 기판에는 일 방향(I-I' 방향)으로 연장되는 형상을 가지면서 서로 평행하게 배열되는 복수의 활성영역(ACT)이 정의된다. 이러한 기판상에는 활성영역(ACT)을 가로지르는 방향으로 연장되는 형상을 가지면서 서로 평행하게 배열되는 복수의 콘트롤 게이트(CG)가 형성된다. 콘트롤 게이트(CG)와 활성영역(ACT)의 사이에는 콘트롤 게이트(CG)와 활성영역(ACT)의 교차점마다 섬 형상의 플로팅 게이트(FG)가 형성된다. 플로팅 게이트(FG)와 기판 사이에는 도시되지 않은 터널 절연막이 개재되고, 플로팅 게이트(FG)와 콘트롤 게이트(CG) 사이에는 도시되지 않은 게이트간 절연막이 개재된다. 플로팅 게이트(FG) 각각이 전하 저장 요소로서 단위 메모리 셀(MC)을 구성한다. 터널 절연막, 플로팅 게이트(FG), 게이트간 절연막 및 콘트롤 게이트(CG)가 순차적으로 적층된 구조물을 이하, 게이트 구조물이라 한다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도로서, 본 단면도는 도 1의 I-I' 선에 따른 단면을 나타낸다.
먼저, 제조 방법을 설명한다.
도 2를 참조하면, 기판(10) 상에 터널 절연막(11) 및 플로팅 게이트용 도전막(12)이 적층된 구조물을 제공한다.
이러한 구조물은 다음과 같은 공정에 의해 형성될 수 있다. 우선, 기판(10)의 전면 상에 터널 절연막(11) 형성을 위한 절연 물질과 플로팅 게이트용 도전막(12) 형성을 위한 도전 물질을 증착한다. 이어서, 도전 물질 상에 활성영역(도 1의 ACT 참조)을 덮는 마스크 패턴을 형성한 후, 이 마스크 패턴을 식각 베리어로 도전 물질 및 절연 물질을 식각하고, 그에 따라 드러나는 기판(10)을 소정 깊이 식각함으로써, 기판(10) 내에 소자분리 트렌치를 형성하여 활성영역을 정의한다. 이어서, 소자분리 트렌치를 절연막으로 매립함으로써 소자분리막(미도시됨)을 형성한다. 본 공정 결과 터널 절연막(11) 및 플로팅 게이트용 도전막(12)은 기판(10)의 활성영역과 실질적으로 동일한 평면 형상을 가질 수 있다.
여기서, 기판(10)은 실리콘과 같은 반도체 기판일 수 있다. 터널 절연막(11)은 기판(10)과 플로팅 게이트 사이의 전하의 터널링을 위한 것으로서 예컨대, 산화막으로 형성될 수 있다. 플로팅 게이트용 도전막(12)은 전하 저장 요소로서, 요구되는 불순물 예컨대, 인(phosphorus), 붕소(boron) 등이 도핑된 반도체 물질 예컨대, 폴리실리콘으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이어서, 상기 구조물 상에 게이트간 절연막(13) 형성을 위한 절연 물질과 콘트롤 게이트용 도전막(14) 형성을 위한 도전 물질을 증착한 후, 이를 선택적으로 식각하여 기판(10)의 활성영역과 교차하는 방향으로 연장하는 복수의 콘트롤 게이트용 도전막(14) 및 게이트간 절연막(13)을 형성한다. 본 공정 결과, 콘트롤 게이트용 도전막(14)은 도 1의 콘트롤 게이트(CG)와 실질적으로 동일한 평면 형상을 가질 수 있다.
여기서, 게이트간 절연막(13)은 플로팅 게이트용 도전막(12)과 콘트롤 게이트용 도전막(14) 사이의 전하 이동을 차단하기 위한 것으로서, 예컨대, ONO(Oxide-Nitride-Oxide)막과 같은 삼중막으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 콘트롤 게이트용 도전막(14)는 예컨대, 불순물이 도핑된 폴리실리콘으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이어서, 콘트롤 게이트용 도전막(14)의 표면 상에 제1 절연막(15)을 형성한다. 제1 절연막(15)은 후술하는 플로팅 게이트용 도전막(12)의 식각 공정시 콘트롤 게이트용 도전막(14)를 보호하면서, 아울러, 후술하는 보호막(도 3의 16 참조)과의 접착 특성이 열악하여 보호막 형성 공정시 콘트롤 게이트용 도전막(14) 표면에는 보호막이 형성되지 않게 하는 역할을 할 수 있다. 제1 절연막(15)은 산화막일 수 있으며, 건식 산화(dry oxidation) 공정 또는 ALD(Atomic Layer Deposition) 공정에 의해 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 3을 참조하면, 콘트롤 게이트용 도전막(14) 및 제1 절연막(15)에 의해 드러나는 플로팅 게이트용 도전막(12)을 식각한다. 그 결과, 콘트롤 게이트용 도전막(14)와 활성영역이 중첩하는 부분에 형성되고 섬 형상을 갖는 플로팅 게이트(12')가 형성된다.
이어서, 플로팅 게이트(12')의 측벽 상에 플로팅 게이트(12')로부터 불순물이 빠져나가거나 외부로부터 플로팅 게이트(12')로 불순물이 주입되는 것을 방지하기 위한 보호막(16)을 형성한다. 이때, 보호막(16)은 불순물의 이동을 차단할 수 있으면서, 아울러 후술하는 제2 절연막(도 6의 18 참조)과의 접착력이 작은 물질로 형성될 수 있다. 제2 절연막이 산화막이라면 보호막(16)은 예컨대, 게르마늄(Ge)막일 수 있다. 보호막(16)은 콘트롤 게이트용 도전막(14) 표면의 제1 절연막(15)과도 잘 접착하지 않으므로, 도시된 바와 같이 콘트롤 게이트용 도전막(14) 상에는 거의 형성되지 않고 플로팅 게이트(12')의 측벽 및 터널 절연막(11) 상에 형성된다. 나아가, 보호막(16)과 터널 절연막(11) 사이의 접착 특성이 열악한 경우 예컨대, 터널 절연막이 산화막으로 형성되고 보호막(16)이 게르마늄막으로 형성된 경우, 본 도면과 달리, 보호막(16)은 플로팅 게이트(12')의 측벽 상에만 형성되고 터널 절연막(11) 상에는 거의 형성되지 않을 수 있다.
이러한 보호막(16)은, 예컨대, ALD(Atomic Layer Deposition) 방식을 이용하여 형성될 수 있으며, 수 옴스트롱(Å) 정도의 얇은 두께를 가질 수 있다.
도 4를 참조하면, 터널 절연막(11) 상의 보호막(16)을 제거하여 플로팅 게이트(12')의 측벽 상에만 잔류하는 보호막 패턴(16')을 형성한다. 본 공정을 수행하는 이유는, 플로팅 게이트(12') 사이의 기판(10)의 활성영역 내에 접합 영역을 형성하기 위함이고, 또한, 플로팅 게이트(12') 간 전기적 분리를 위함이다. 보호막(16)의 일부 제거 공정은, 보호막(16)에 대한 건식 식각으로 수행될 수 있다.
만약 보호막(16)이 터널 절연막(11) 상에 형성되지 않은 경우 예컨대, 보호막(16)이 게르마늄막으로 형성되고 터널 절연막(11)이 산화막으로 형성되는 경우라면, 본 도 4의 공정은 생략될 수 있다.
이어서, 도시하지는 않았지만, 붕소(B)나 비소(As) 등의 불순물의 이온주입 공정을 수행하여 플로팅 게이트(12') 사이의 기판(10)의 활성영역 내에 접합 영역을 형성한다. 이러한 이온주입 공정시 플로팅 게이트(12') 측벽은 보호막 패턴(16')으로 덮여 있기 때문에, 붕소(B)나 비소(As) 등의 불순물이 플로팅 게이트(12')로 주입되는 것이 방지될 수 있다. 나아가, 후속 열처리 공정 등이 수행되더라도 플로팅 게이트(12')의 불순물이 외부로 빠져나가는 현상도 방지된다.
도 5를 참조하면, 콘트롤 게이트용 도전막(14)의 저항 감소를 위하여, 제1 절연막(15)을 제거하고 실리사이드(silicide) 공정을 수행하여 콘트롤 게이트용 도전막(14)의 상부 일부를 니켈 실리사이드, 코발트 실리사이드 등의 금속 실리사이드막(17)으로 변형시킬 수 있다. 그에 따라, 콘트롤 게이트용 도전막(14) 및 금속 실리사이드막(17)이 콘트롤 게이트를 형성할 수 있다. 실리사이드 공정은 생략될 수도 있다.
본 공정 결과, 순차적으로 적층된 터널 절연막(11), 플로팅 게이트(12'), 게이트간 절연막(13) 및 콘트롤 게이트(14, 17)를 포함하는 게이트 구조물(P)이 형성된다.
도 6을 참조하면, 도 5의 공정 결과물 상에 제2 절연막(18)을 형성한다.
제2 절연막(18)은 예컨대, 산화막일 수 있다. 이때, 스텝 커버리지 특성이 열악하도록 제2 절연막(18)을 형성하는 경우, 예컨대, LP(Low Pressure) 또는 PE(Plasma Enhanced) 등의 방식으로 제2 절연막(18)을 증착하는 경우, 게이트 구조물(P) 사이가 미처 절연 물질로 매립되지 않아 에어 갭(G1, G2)이 형성될 수 있다. 이하, 설명의 편의를 위하여 콘트롤 게이트(14, 17) 사이의 에어 갭(G2)을 상부 에어 갭(G2)이라 하고, 플로팅 게이트(12') 사이의 에어 갭(G1)을 하부 에어 갭(G1)이라 한다.
여기서, 메모리 셀간 간섭을 방지하기 위해서는 에어 갭(G1, G2)의 크기를 증가시키는 것이 요구되며, 특히, 플로팅 게이트(12') 사이의 하부 에어 갭(G1)의 크기를 증가시키는 것이 요구된다. 그런데, 플로팅 게이트(12') 측벽의 보호막(16)은 전술한 바와 같이 제2 절연막(18)과의 접착력이 작으므로, 플로팅 게이트(12') 측벽에는 제2 절연막(18)이 거의 형성되지 않는다. 제2 절연막(18)과 보호막(16)에 의해 덮이지 않은 나머지 부분 예컨대, 게이트간 절연막(13)이나 콘트롤 게이트(14, 17) 간의 접착력은, 제2 절연막(18)과 보호막(16) 간의 접착력보다 크므로, 게이트간 절연막(13) 및/또는 콘트롤 게이트(14, 17) 측벽에는 제2 절연막(18)이 소정 두께로 존재할 수 있다. 보호막(16) 자체는 전술한 바와 같이 수 옴스트롱의 얇은 두께를 가지므로 하부 에어 갭(G1)의 크기에 거의 영향을 끼치지 않는다. 결과적으로, 플로팅 게이트(12') 사이에서 하부 에어 갭(G1)의 크기가 증가하는 장점이 있다.
이상으로 설명한 제조 방법에 의해 도 6과 같은 장치가 제조될 수 있다.
도 6을 다시 참조하면, 기판(10) 상에는 터널 절연막(11), 플로팅 게이트(12'), 게이트간 절연막(13) 및 콘트롤 게이트(14, 17)가 순차적으로 적층된 게이트 구조물(P)이 배치된다.
게이트 구조물(P)이 형성된 기판(10) 상에는 게이트 구조물(P)을 덮는 제2 절연막(18)이 배치된다. 이때, 제2 절연막(18)은 스텝 커버리지 특성이 열악하므로, 제2 절연막(18) 내에는 게이트 구조물(P) 사이에 에어 갭(G1, G2)이 형성된다.
여기서, 플로팅 게이트(12')의 측벽에는 플로팅 게이트(12')의 불순물 이동을 방지하면서 제2 절연막(18)과의 접착 특성이 열악한 보호막 패턴(16')이 형성되어 있다. 따라서, 보호막 패턴(16') 상에는 제2 절연막(18)이 거의 형성되지 않으므로, 하부 에어 갭(G1)과 보호막 패턴(16')이 직접 접할 수 있다. 결과적으로, 플로팅 게이트(12') 사이의 하부 에어 갭(G1)의 크기가 증가할 수 있다.
이상으로 설명한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 플로팅 게이트(12') 측벽에 보호막 패턴(16')을 형성하는 단순한 공정에서 보호막 패턴(16')을 이루는 물질을 적절히 조절함으로써, 플로팅 게이트(12')의 불순물 이동을 방지할 수 있고 플로팅 게이트(12') 사이의 에어 갭 크기를 증가시킬 수 있다. 결과적으로, 메모리 셀간 분포 차이를 감소시킬 수 있고 아울러 메모리 셀간 간섭 현상도 감소시킬 수 있다.
한편, 전술한 실시예에서는 보호막 패턴(16')이 게이트 구조물(P) 중 플로팅 게이트(12')의 측벽에 존재하는 경우를 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 보호막 패턴(16')은 플로팅 게이트(12') 뿐만 아니라 게이트 구조물(P)의 나머지 부분 상에도 형성될 수 있다. 이하, 도 7을 참조하여 보다 상세히 설명한다.
도 7은 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
먼저, 제조 방법을 설명하며, 전술한 실시예와 중복하는 부분에 대해서는 그 상세한 설명을 생략하기로 한다.
도 7을 참조하면, 기판(100) 상에 터널 절연막(110), 플로팅 게이트(120), 게이트간 절연막(130) 및 콘트롤 게이트(140)가 순차적으로 적층된 게이트 구조물(P')을 형성한다.
이 게이트 구조물(P')은 전술한 도 2의 공정에서 게이트간 절연막(13) 및 콘트롤 게이트용 도전막(14) 형성을 위한 식각을 수행한 후, 제1 절연막(15) 형성 공정을 생략하고 연속하여 하부의 플로팅 게이트용 도전막(12)을 식각함으로써 얻어질 수 있다. 즉, 플로팅 게이트(120), 게이트간 절연막(130) 및 콘트롤 게이트(140)는 동일한 마스크를 이용하는 일괄 식각 공정으로 얻어질 수 있다.
이어서, 게이트 구조물(P')의 측벽 상에 불순물의 이동을 방지하면서 제2 절연막(180)과의 접착력이 작은 보호막 패턴(160)을 형성한다. 보호막 패턴(160)은, 게이트 구조물(P')이 형성된 결과물의 전면을 따라 보호막을 증착한 후, 터널 절연막(110)이 드러나도록 건식 식각함으로써 형성될 수 있다. 터널 절연막(110)의 건식 식각시 게이트 구조물(P') 상면 상에 증착된 보호막도 함께 제거될 수 있고, 그에 따라 게이트 구조물(P')의 상면이 노출될 수 있다.
이어서, 게이트 구조물(P') 및 보호막 패턴(160)이 형성된 결과물 상에 제2 절연막(180)을 형성한다. 이러한 경우, 제2 절연막(180)과의 접착 특성이 열악한 보호막 패턴(160)이 게이트 구조물(P')의 측벽에 위치하므로, 제2 절연막(180)은 게이트 구조물(P')에 상부에 주로 형성될 수 있고, 게이트 구조물(P') 사이 전체에 보호막 패턴(160)을 노출시키는 에어 갭(G1', G2')이 위치할 수 있다. 도시하지는 않았지만, 제2 절연막(180) 형성 공정 전에 콘트롤 게이트(140)의 상부를 실리사이드화하는 공정이 추가로 수행될 수도 있다.
이상으로 설명한 제조 방법에 의해 도 7과 같은 장치가 제조될 수 있다.
도 7을 다시 참조하면, 본 실시예의 장치는, 보호막 패턴(160)이 플로팅 게이트(120) 뿐만 아니라 게이트 구조물(P')의 전체 측벽 상에 위치한다는 점에서 전술한 실시예의 장치와 상이하다.
요약하자면, 보호막 패턴(160)은 플로팅 게이트(120)의 불순물 이동 및 플로팅 게이트(120) 사이의 간섭 방지를 위해 플로팅 게이트(120) 측벽 상에는 반드시 형성되어야 하지만, 그 외의 게이트 구조물(P') 상에는 형성될 수도 있고 형성되지 않을 수도 있다. 본 실시예와 같이 게이트 구조물(P')의 전체 측벽 상에 형성될 수도 있지만, 이와는 달리, 게이트 구조물(P')의 일부 측벽 상에 형성되거나 게이트 구조물(P')의 상면의 일부 또는 전부 상에 형성될 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 터널 절연막
12': 플로팅 게이트 13: 게이트간 절연막
14, 17: 콘트롤 게이트 16': 보호막 패턴
18: 제2 절연막
12': 플로팅 게이트 13: 게이트간 절연막
14, 17: 콘트롤 게이트 16': 보호막 패턴
18: 제2 절연막
Claims (22)
- 기판 상에 형성되고, 순차적으로 적층된 터널 절연막, 플로팅 게이트, 게이트간 절연막 및 콘트롤 게이트를 포함하는 게이트 구조물;
상기 플로팅 게이트의 측벽 상에 형성된 보호막; 및
상기 게이트 구조물을 덮으면서 상기 게이트 구조물 사이에 형성된 에어 갭을 갖는 제2 절연막을 포함하고,
상기 제2 절연막과 상기 보호막 사이의 접착력은, 상기 제2 절연막과 상기 게이트 구조물 사이의 접착력보다 작은
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 보호막은, 상기 플로팅 게이트로부터 또는 상기 플로팅 게이트로의 불순물 이동을 차단하는
비휘발성 메모리 장치.
- 제1 항 또는 제2 항에 있어서,
상기 보호막은, 게르마늄막인
비휘발성 메모리 장치.
- 제3 항에 있어서,
상기 제2 절연막은, 산화막인
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 보호막과 상기 에어 갭은 직접 접하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 보호막은,
상기 플로팅 게이트를 제외한 상기 게이트 구조물의 나머지의 적어도 일부 상에 더 형성되는
비휘발성 메모리 장치.
- 기판 상에 형성되고, 순차적으로 적층된 터널 절연막, 플로팅 게이트, 게이트간 절연막 및 콘트롤 게이트를 포함하는 게이트 구조물; 및
상기 플로팅 게이트의 측벽 상에 형성되고, 상기 플로팅 게이트로부터 또는 상기 플로팅 게이트로의 불순물 이동을 차단하는 보호막을 포함하는
비휘발성 메모리 장치.
- 제7 항에 있어서,
상기 보호막은, 게르마늄막인
비휘발성 메모리 장치.
- 제7 항에 있어서,
상기 보호막은,
상기 플로팅 게이트를 제외한 상기 게이트 구조물의 나머지의 적어도 일부 상에 더 형성되는
비휘발성 메모리 장치.
- 기판 상에 터널 절연막, 플로팅 게이트용 제1 도전막, 게이트간 절연막 및 콘트롤 게이트용 제2 도전막을 순차적으로 형성하는 단계;
상기 제2 도전막, 상기 게이트간 절연막 및 상기 제1 도전막을 식각하여 게이트 구조물을 형성하는 단계; 및
적어도 상기 식각된 제1 도전막의 측벽 상에 플로팅 게이트로부터 또는 플로팅 게이트로의 불순물 이동을 차단하는 보호막 패턴을 형성하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 제2 도전막을 식각한 후, 상기 제1 도전막을 식각하기 전에,
상기 식각된 제2 도전막의 표면 상에 제1 절연막을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제11 항에 있어서,
상기 제1 절연막과 상기 보호막 패턴 사이의 접착력은, 상기 보호막 패턴과 상기 제1 도전막 사이의 접착력보다 작은
비휘발성 메모리 장치의 제조 방법.
- 제11 항에 있어서,
상기 제1 절연막 형성 단계는, 건식 산화 공정 또는 ALD 공정에 의해 수행되는
비휘발성 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 보호막 패턴 형성 단계는,
상기 식각된 제1 도전막의 측벽 및 상기 터널 절연막 상에 보호막을 형성하는 단계; 및
건식 식각으로 상기 터널 절연막 상의 보호막을 제거하는 단계를 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 보호막 패턴은,
상기 식각된 제1 도전막을 제외한 상기 게이트 구조물의 나머지의 적어도 일부 상에 더 형성되는
비휘발성 메모리 장치의 제조 방법. - 제10 항에 있어서,
상기 터널 절연막과 상기 보호막 패턴 사이의 접착력은, 상기 보호막 패턴과 상기 제1 도전막 사이의 접착력보다 작은
비휘발성 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 보호막 패턴은, 게르마늄막인
비휘발성 메모리 장치의 제조 방법.
- 제11 항에 있어서,
상기 보호막 패턴 형성 단계 후에,
상기 제1 절연막을 제거하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제11 항에 있어서,
상기 제1 절연막 또는 상기 터널 절연막은 산화막인
비휘발성 메모리 장치의 제조 방법.
- 제10 항에 있어서,
상기 보호막 패턴 형성 단계 후에,
결과물을 덮으면서 적어도 상기 식각된 제1 도전막 사이에 형성된 에어 갭을 갖는 제2 절연막을 형성하는 단계를 더 포함하는
비휘발성 메모리 장치의 제조 방법.
- 제20 항에 있어서,
상기 제2 절연막과 상기 보호막 패턴 사이의 접착력은, 상기 제2 절연막과 제2 도전막 사이의 접착력 또는 상기 제2 절연막과 상기 게이트간 절연막 사이의 접착력보다 작은
비휘발성 메모리 장치의 제조 방법.
- 제20 항에 있어서,
상기 제2 절연막은, 산화막인
비휘발성 메모리 장치의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120096722A KR20140029055A (ko) | 2012-08-31 | 2012-08-31 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US13/718,732 US9006813B2 (en) | 2012-08-31 | 2012-12-18 | Nonvolatile memory device and method for fabricating the same |
| CN201310091796.1A CN103681685B (zh) | 2012-08-31 | 2013-03-21 | 非易失性存储器件及其制造方法 |
| US14/640,962 US20150179498A1 (en) | 2012-08-31 | 2015-03-06 | Nonvolatile memory device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120096722A KR20140029055A (ko) | 2012-08-31 | 2012-08-31 | 비휘발성 메모리 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140029055A true KR20140029055A (ko) | 2014-03-10 |
Family
ID=50186250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120096722A KR20140029055A (ko) | 2012-08-31 | 2012-08-31 | 비휘발성 메모리 장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US9006813B2 (ko) |
| KR (1) | KR20140029055A (ko) |
| CN (1) | CN103681685B (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180006337A (ko) * | 2016-07-08 | 2018-01-17 | 에이에스엠 아이피 홀딩 비.브이. | 에어갭들을 형성하기 위한 선택적 퇴적 |
| CN114256252A (zh) * | 2020-09-22 | 2022-03-29 | 华邦电子股份有限公司 | 非易失性存储器结构及其制造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130072670A (ko) * | 2011-12-22 | 2013-07-02 | 에스케이하이닉스 주식회사 | 반도체 소자의 제조 방법 |
| CN108281426B (zh) * | 2017-01-06 | 2020-11-27 | 中芯国际集成电路制造(上海)有限公司 | 存储器及其形成方法 |
| CN108346663B (zh) * | 2017-01-23 | 2020-12-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| US10985051B2 (en) * | 2019-07-24 | 2021-04-20 | Nanya Technology Corporation | Semiconductor device with air spacer and method for forming the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424233A (en) * | 1994-05-06 | 1995-06-13 | United Microflectronics Corporation | Method of making electrically programmable and erasable memory device with a depression |
| US5780350A (en) * | 1997-01-30 | 1998-07-14 | Lsi Logic Corporation | MOSFET device with improved LDD region and method of making same |
| JP2001250926A (ja) * | 2000-03-03 | 2001-09-14 | Hitachi Ltd | 半導体集積回路装置 |
| KR20080035915A (ko) | 2006-10-20 | 2008-04-24 | 삼성전자주식회사 | 비휘발성 기억 장치 및 그 제조 방법 |
| US7557008B2 (en) * | 2007-01-23 | 2009-07-07 | Freescale Semiconductor, Inc. | Method of making a non-volatile memory device |
| KR101778287B1 (ko) * | 2010-08-30 | 2017-09-14 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| KR20120089513A (ko) * | 2010-12-13 | 2012-08-13 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 제조 방법 |
-
2012
- 2012-08-31 KR KR1020120096722A patent/KR20140029055A/ko not_active Application Discontinuation
- 2012-12-18 US US13/718,732 patent/US9006813B2/en active Active
-
2013
- 2013-03-21 CN CN201310091796.1A patent/CN103681685B/zh active Active
-
2015
- 2015-03-06 US US14/640,962 patent/US20150179498A1/en not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180006337A (ko) * | 2016-07-08 | 2018-01-17 | 에이에스엠 아이피 홀딩 비.브이. | 에어갭들을 형성하기 위한 선택적 퇴적 |
| KR20230004371A (ko) * | 2016-07-08 | 2023-01-06 | 에이에스엠 아이피 홀딩 비.브이. | 에어갭들을 형성하기 위한 선택적 퇴적 |
| CN114256252A (zh) * | 2020-09-22 | 2022-03-29 | 华邦电子股份有限公司 | 非易失性存储器结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20150179498A1 (en) | 2015-06-25 |
| US9006813B2 (en) | 2015-04-14 |
| CN103681685B (zh) | 2018-05-25 |
| US20140061755A1 (en) | 2014-03-06 |
| CN103681685A (zh) | 2014-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10170491B2 (en) | Memory including blocking dielectric in etch stop tier | |
| US11869951B2 (en) | Control gate strap layout to improve a word line etch process window | |
| JPH04229654A (ja) | 無接点フローティングゲートメモリアレイを製造する方法 | |
| US10121798B2 (en) | Semiconductor device including stacked structure | |
| US20150179498A1 (en) | Nonvolatile memory device and method for fabricating the same | |
| KR101736246B1 (ko) | 비휘발성 메모리 소자 및 이의 제조방법 | |
| US8598649B2 (en) | Nonvolatile semiconductor memory device and method for manufacturing same | |
| US9431256B2 (en) | Semiconductor device and manufacturing method thereof | |
| CN103065952B (zh) | 非易失性存储器件及其制造方法 | |
| KR101942421B1 (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR20130042352A (ko) | 비휘발성 메모리 장치의 제조 방법 | |
| KR20140030483A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR20110107985A (ko) | 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 | |
| US8497543B2 (en) | Semiconductor memory device and method for manufacturing same | |
| WO2008038953A1 (en) | Memory cell device having vertical channel and double gate structure | |
| KR100806787B1 (ko) | 플래쉬 반도체 소자의 제조방법 | |
| JP7504622B2 (ja) | 半導体記憶装置およびその製造方法 | |
| KR20140086640A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR20120129608A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| US20070029610A1 (en) | Non-volatile memory and fabricating method thereof | |
| KR100946120B1 (ko) | 반도체 메모리 소자 및 이의 제조 방법 | |
| US20150179818A1 (en) | Method of manufacturing nonvolatile semiconductor storage device and nonvolatile semiconductor storage device | |
| KR20100010751A (ko) | 비휘발성 기억 소자 | |
| KR100884979B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR20100055120A (ko) | 금속 도트을 포함하는 비휘발성 메모리 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |