CN103681685B - 非易失性存储器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种非易失性存器件及其制造方法，所述非易失性存储器件包括：栅结构，所述栅结构形成在衬底之上，每个栅结构包括顺序层叠的隧道绝缘层、浮栅、栅间电介质层以及控制栅；保护层，所述保护层形成在浮栅的侧壁上；以及第二绝缘层，所述第二绝缘层覆盖栅结构，并且具有形成在栅结构之间的空气间隙，其中，第二绝缘层与保护层之间的粘合强度比第二绝缘层与栅结构之间的粘合强度更小。

Description

非易失性存储器件及其制造方法
相关申请的交叉引用
本申请要求2012年8月31日提交的申请号为10-2012-0096722的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种非易失性存储器件及其制造方法，更具体而言，涉及一种包括形成在栅结构之间的空气间隙的非易失性存储器件及其制造方法。
背景技术
非易失性存储器件即使在电源切断的情况下也保留储存在其中的数据。例如，广泛地使用了NAND快闪存储器件等。
现有的存储器件包括多个栅结构，每个栅结构具有顺序层叠的隧道绝缘层、浮栅、栅间电介质层以及控制栅。典型地，浮栅由掺入杂质的多晶硅形成。
然而，当在形成栅结构之后执行后续的工艺时，浮栅的杂质可能不能保持。例如，浮栅的杂质可能在后续的热处理期间逸出，或者在后续的离子注入期间可能使杂质注入到浮栅中。如此，当浮栅的杂质改变时，存储器单元可能具有不一致的特性。在这种情况下，存储器单元之间的分布差别可能增大。
近来，由于栅结构之间的距离随着非易失性存储器件的集成度的增加而减小，所以存储器单元之间的干扰增加。
发明内容
本发明的示例性实施例针对一种能够减小存储器单元之间的分布差别和干扰的非易失性存储器件及其制造方法。
根据本发明的一个实施例，一种非易失性存储器件包括：栅结构，所述栅结构形成在衬底之上，每个栅结构包括顺序层叠的隧道绝缘层、浮栅、栅间电介质层以及控制栅；保护层，所述保护层形成在浮栅的侧壁上；以及第二绝缘层，所述第二绝缘层覆盖栅结构，并且具有形成在栅结构之间的空气间隙，其中，第二绝缘层与保护层之间的粘合强度比第二绝缘层与栅结构之间的粘合强度更小。
根据本发明的另一个实施例，一种非易失性存储器件包括：栅结构，所述栅结构形成在衬底之上，并且包括顺序层叠的隧道绝缘层、浮栅、栅间电介质层以及控制栅；以及保护层，所述保护层形成在浮栅的侧壁上，被配置成阻挡从浮栅传送杂质或杂质传送到浮栅。
根据本发明的另一个实施例，一种制造非易失性存储器件的方法包括以下步骤：在衬底之上顺序地形成隧道绝缘层、用于浮栅的第一导电层、栅间电介质层以及用于控制栅的第二导电层；在衬底之上形成栅结构，每个栅结构通过刻蚀第二导电层、栅间电介质层以及第一导电层来形成；以及至少在被刻蚀的第一导电层的侧壁上形成保护层图案，所述保护层图案阻挡从浮栅传送杂质或杂质传送到浮栅。
附图说明
图1是说明根据本发明的一个实施例的非易失性存储器件的平面图。
图2至图6是说明根据本发明的实施例的非易失性存储器件及其制造方法的截面图。
图7是说明根据本发明的另一个实施例的非易失性存储器件及其制造方法的截面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域技术人员充分地传达本发明的范围。在说明书中，相似的附图标记在本发明的不同附图与实施例中表示相似的部分。在本说明书中，“连接/耦接”表示一个部件与另一个部件直接耦接或者经由其他部件间接耦接。另外，只要不在句子中特意提及，单数形式可以包括复数形式。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。应当容易理解的是：本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”的意思不仅是“直接在某物上”，还包括在具有中间特征或中间层的情况下“在某物上”的意思，而“在…之上”的意思不仅是指在“在某物之上”，还可以包括在没有中间特征或中间层的情况下“在某物之上”（即，直接在某物上）的意思。
图1是说明根据本发明的一个实施例的非易失性存储器件的平面图。
参见图1，多个有源区ACT限定在衬底中。所述多个有源区ACT布置成彼此平行并且沿着一个方向（I-I’方向）延伸。在衬底之上，形成有多个控制栅CG。所述多个控制栅CG布置成彼此平行并且沿着与有源区ACT相交叉的方向延伸。在控制栅CG与有源区ACT之间，多个岛形状的浮栅FG形成在控制栅CG与有源区ACT之间的相应交叉处。在浮栅FG与衬底之间，插入有隧道绝缘层（未示出），在浮栅FG与控制栅CG之间，插入有栅间电介质层（未示出）。每个浮栅FG形成作为电荷存储元件的单位存储器单元MC。在下文中，将顺序地层叠了隧道绝缘层、浮栅FG、栅间电介质层以及控制栅CG的结构称作栅结构。
图2至图6是说明沿着图1的线I-I’截取的、根据本发明的实施例的非易失性存储器件及其制造方法的截面图。首先，将描述制造方法。
参见图2，在衬底10之上形成层叠有隧道绝缘层11和浮栅导电层12的结构。
可以通过以下工艺来形成这种结构。首先，将用于形成隧道绝缘层11的绝缘材料和用于形成浮栅导电层12的导电材料沉积在衬底10的整个表面上。然后，在导电材料之上形成掩模图案以覆盖有源区ACT（参见图1）。利用用作刻蚀阻挡层的掩模图案来刻蚀导电材料和绝缘材料。然后，将经由刻蚀工艺暴露出的衬底10刻蚀到预定的深度以在衬底10中形成隔离沟槽，由此限定有源区。随后，用绝缘层来填充隔离沟槽以形成隔离层（未示出）。作为此工艺的结果，隧道绝缘层11和浮栅导电层12可以具有与衬底10的有源区大体相同的平面形状。
衬底10可以包括诸如硅的半导体衬底。在衬底10与浮栅之间的用于电荷隧穿的隧道绝缘层11可以包括例如氧化物。浮栅导电层12用作电荷存储元件，并且可以包括掺入诸如磷或硼的所需杂质的半导体材料，例如多晶硅。然而，本发明不局限于此。
随后，将用于形成栅间电介质层13的绝缘材料和用于形成控制栅导电层14的导电材料沉积在所得结构上，然后选择性地刻蚀以形成沿着与衬底10的有源区相交叉的方向延伸的多个控制栅导电层14和栅间电介质层13。作为此工艺的结果，控制栅导电层14可以具有与图1的控制栅CG大体相同的平面形状。
栅间电介质层13用于阻挡电荷在浮栅导电层12与控制栅导电层14之间传送，并且可以包括诸如氧化物-氮化物-氧化物（ONO）层的三层结构。然而，本发明不局限于此。控制栅导电层14可以包括例如掺入杂质的多晶硅，但是本发明不局限于此。
然后，在控制栅导电层14的表面上形成第一绝缘层15。第一绝缘层15不仅用于在浮栅导电层12的后续刻蚀工艺期间保护控制栅导电层14，还用于在保护层（参见图3的附图标记16）的形成工艺期间防止保护层形成在控制栅导电层14的表面上，因为第一绝缘层15相对于保护层具有不佳的粘合特性。第一绝缘层15可以包括氧化物，并且可以通过干法氧化工艺或原子层沉积（ALD）工艺来形成，但是本发明不局限于此。
参见图3，刻蚀通过控制栅导电层14和第一绝缘层15暴露出的浮栅导电层12。结果，具有岛形状的浮栅12’形成在控制栅导电层14与有源区彼此重叠的位置。
然后，在浮栅12’的侧壁上形成保护层16，以防止杂质从浮栅12’中逸出或者杂质注入到浮栅12’中。此时，保护层16可以包括能够阻挡杂质的传送并且相对于以下要描述的第二绝缘层（参见图6的附图标记18）具有低粘合强度的材料。当第二绝缘层包括氧化物时，保护层16可以包括锗（Ge）。由于保护层16不与控制栅导电层14的表面上的第一绝缘层15粘合，所以保护层16不形成在控制栅导电层14上，而是形成在浮栅12’的侧壁上和隧道绝缘层11上。此外，当降低保护层16与隧道绝缘层11之间的粘合特性时，例如，当隧道绝缘层包括氧化物而保护层16包括Ge时，保护层16可以仅形成在浮栅12’的侧壁上，还可以不形成在隧道绝缘层11上。
保护层16可以通过例如ALD来形成，并且可以具有几的厚度。
参见图4，去除隧道绝缘层11上的保护层16以形成仅保留在浮栅12’的侧壁上的保护层图案16’。执行此工艺以在浮栅12’之间的衬底10的有源区中形成结区，并且将浮栅12’彼此电隔离。保护层16的去除工艺可以通过干法刻蚀工艺来执行。
当保护层16未形成在隧道绝缘层11上时，例如，当保护层16包括Ge而隧道绝缘层11包括氧化物时，可以省略图4的工艺。
然后，尽管未示出，但是可以执行诸如B或As的杂质的离子注入，以在浮栅12’之间的衬底10的有源区中形成结区。在离子注入期间，由于浮栅12’的侧壁被保护层图案16’覆盖，所以诸如B或As的杂质可以不注入到浮栅12’中。此外，尽管执行后续的热处理工艺等，浮栅12’的杂质也不会逸出到外部。
参见图5，去除第一绝缘层15，并且执行硅化工艺以将控制栅导电层14的上部转变成诸如硅化镍或硅化钴的金属硅化物层17，以减小控制栅导电层14的电阻。因此，控制栅导电层14和金属硅化物层17可以形成控制栅。硅化工艺可以省略。
作为此工艺的结果，形成了栅结构P，包括顺序层叠的隧道绝缘层11、浮栅12’、栅间电介质层13以及控制栅14和17。
参见图6，在图5中所示的结构上形成第二绝缘层18。
第二绝缘层18可以包括例如氧化物。如果第二绝缘层18被形成为降低台阶覆盖特性，例如，如果第二绝缘层18是通过低压（LP）或等离子体增强（PE）方法来沉积的，则栅结构P之间的空间可以不被绝缘材料填充。在这种情况下，可以在栅结构P之间形成空气间隙G1和G2。在下文中，为了便于描述，将设置在相邻的控制栅14和17之间的空气间隙G2称作上空气间隙G2，而将设置在相邻的浮栅12’之间的空气间隙G1称作下空气间隙G1。
这里，为了防止存储器单元之间的干扰，可以增加空气间隙G1和G2的大小。具体地，需要增加浮栅12’之间的下空气间隙G1的大小。然而，如上所述，浮栅12’的侧壁上的保护层16相对于第二绝缘层18具有小的粘合强度。因此，第二绝缘层18不形成在浮栅12’的侧壁上。此外，第二绝缘层18与未被保护层16覆盖的栅间电介质层13或者控制栅14和17之间的粘合强度比第二绝缘层18与保护层16之间的粘合强度更大。因此，第二绝缘层18可以在栅间电介质层13和/或控制栅14和17的侧壁上以预定的厚度存在。由于保护层16具有如上所述的几的小厚度，所以保护层16对下空气间隙G1的大小没有影响。结果，可以增加浮栅12’之间的下空气间隙G1的大小。
经由上述制造方法，可以制造图6的器件。
参见图6，在衬底10之上设置有包括顺序层叠的隧道绝缘层11、浮栅12’、栅间电介质层13以及控制栅14和17的栅结构P。
在形成有栅结构P的衬底10之上，第二绝缘层18被设置成覆盖栅结构P。此时，由于第二绝缘层18具有不佳的台阶覆盖特性，所以在第二绝缘层18内部在栅结构P之间形成空气间隙G1和G2。
在浮栅12’的侧壁上，保护层图案16’被形成为防止浮栅12’的杂质传送。保护层图案16’相对于第二绝缘层18具有不佳的粘合特性。因此，由于第二绝缘层18不形成在保护层图案16’上，所以下空气间隙G1和保护层图案16’可以彼此直接接触。结果，可以增加浮栅12’之间的下空气间隙G1的大小。
在根据本发明的实施例的非易失性存储器件及其制造方法中，可以在浮栅12’的侧壁上形成保护层图案16’的工艺期间正确地控制形成保护层图案16’的材料，由此防止浮栅12’的杂质传送，并且增加浮栅12’之间的空气间隙的大小。结果，可以减小存储器单元之间的分布差别和存储器单元之间的干扰。
在本发明的本实施例中，保护层图案16’存在于栅结构P的浮栅12’的侧壁上，但是本发明不局限于此。保护层图案16’还可以形成在栅结构P的除了浮栅12’之外的其他部分上。在下文中，将参照图7更加详细地描述该结构。
图7是说明根据本发明的另一个实施例的非易失性存储器件及其制造方法的截面图。
首先，将描述制造方法，这里将省略对上述实施例的重复描述。
参见图7，在衬底100之上形成包括顺序层叠的隧道绝缘层110、浮栅120、栅间电介质层130以及控制栅140的栅结构P’。
栅结构P’可以通过以下工艺来形成：执行图2的工艺中的用于形成栅间电介质层13和控制栅导电层14的刻蚀工艺，然后在不使用形成第一绝缘层15的工艺的情况下刻蚀浮栅导电层12。即，可以利用同一掩模通过一个刻蚀工艺来形成浮栅120、栅间电介质层130以及控制栅140。
然后，在栅结构P’的侧壁上形成相对于第二绝缘层180具有小的粘合强度的保护层图案160，以防止杂质传送。可以通过沿着形成有栅结构P’的所得结构的整个表面沉积保护层、然后执行干法刻蚀工艺以暴露出隧道绝缘层110来形成保护层图案160。在用于隧道绝缘层110的干法刻蚀工艺期间，可以去除被沉积在栅结构P’的顶表面上的保护层。因此，可以暴露出栅结构P’的顶表面。
随后，在形成有栅结构P’和保护层图案160的所得结构上形成第二绝缘层180。在这种情况下，由于相对于第二绝缘层180具有不佳粘合特性的保护层图案160位于栅结构P’的侧壁上，所以第二绝缘层180可以主要形成在栅结构P’之上，并且空气间隙G1’和G2’可以位于栅结构P’之间的整个空间中以暴露出保护层图案160。尽管未示出，但是可以在形成第二绝缘层180之前额外地执行用于将控制栅140的上部硅化的工艺。
通过上述制造方法，可以制造图7的器件。
参见图7，根据本发明的本实施例的器件与上述实施例的不同之处在于：保护层图案160位于栅结构P’的包括浮栅120的整个侧壁上。
简言之，保护层图案160形成在浮栅120的侧壁上，以防止浮栅120的杂质传送并且防止浮栅120之间的干扰。然而，保护层图案160可以形成在栅结构P’的其他部分上或不形成在栅结构P’的其他部分上。在本发明的本实施例中，保护层图案160可以形成在栅结构P’的整个侧壁上。然而，保护层图案160可以形成在栅结构P’的侧壁的一部分上，或形成在栅结构P’的顶表面的一部分上或整个顶表面上。
根据本发明的实施例，可以减小存储器单元之间的分布差别和干扰。
尽管已经参照具体的实施例描述了本发明，但是对于本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。

Claims (19)

1.一种非易失性存储器件，包括：
栅结构，所述栅结构形成在衬底之上，每个栅结构包括顺序层叠的隧道绝缘层、浮栅、栅间电介质层以及控制栅；
保护层，所述保护层形成在所述浮栅的侧壁上；以及
绝缘层，所述绝缘层覆盖所述栅结构，并且具有形成在所述栅结构之间的空气间隙，
其中，所述绝缘层与所述保护层之间的粘合强度比所述绝缘层与所述栅结构之间的粘合强度更小。
2.如权利要求1所述的非易失性存储器件，其中，所述保护层阻挡从所述浮栅传送杂质或阻挡杂质传送到所述浮栅。
3.如权利要求1所述的非易失性存储器件，其中，所述保护层包括锗Ge。
4.如权利要求3所述的非易失性存储器件，其中，所述绝缘层包括氧化物。
5.如权利要求1所述的非易失性存储器件，其中，所述保护层和所述空气间隙彼此直接接触。
6.如权利要求1所述的非易失性存储器件，其中，所述保护层还形成在除了所述浮栅之外的栅结构的一部分或全部上。
7.一种非易失性存储器件，包括：
栅结构，所述栅结构形成在衬底之上，并且包括顺序层叠的隧道绝缘层、浮栅、栅间电介质层以及控制栅；
保护层，所述保护层形成在所述浮栅的侧壁上，被配置成防止从所述浮栅传送杂质或阻挡杂质传送到所述浮栅；以及
绝缘层，所述绝缘层覆盖所述栅结构，
其中，所述绝缘层与所述保护层之间的粘合强度比所述绝缘层与所述栅结构之间的粘合强度更小。
8.如权利要求7所述的非易失性存储器件，其中，所述保护层包括Ge。
9.如权利要求7所述的非易失性存储器件，其中，所述保护层还形成在除了所述浮栅的栅结构的一部分或全部上。
10.一种制造非易失性存储器件的方法，所述方法包括以下步骤：
在衬底之上顺序地形成隧道绝缘层、用于浮栅的第一导电层、栅间电介质层、以及用于控制栅的第二导电层；
在所述衬底之上形成栅结构，每个栅结构通过刻蚀所述第二导电层、所述栅间电介质层以及所述第一导电层来形成；以及
至少在被刻蚀的所述第一导电层的侧壁上形成保护层图案，所述保护层图案阻挡从所述浮栅传送杂质或阻挡杂质传送到所述浮栅，
其中，所述隧道绝缘层与所述保护层图案之间的粘合强度比所述保护层图案与所述第一导电层之间的粘合强度更小。
11.一种制造非易失性存储器件的方法，所述方法包括以下步骤：
在衬底之上顺序地形成隧道绝缘层、用于浮栅的第一导电层、栅间电介质层、以及用于控制栅的第二导电层；
在所述衬底之上形成栅结构，每个栅结构通过刻蚀所述第二导电层、所述栅间电介质层以及所述第一导电层来形成；
至少在被刻蚀的所述第一导电层的侧壁上形成保护层图案，所述保护层图案阻挡从所述浮栅传送杂质或阻挡杂质传送到所述浮栅；以及
在刻蚀所述第二导电层之后，在被刻蚀的所述第二导电层的表面上形成第一绝缘层，
其中，所述第一绝缘层与所述保护层图案之间的粘合强度比所述保护层图案与所述第一导电层之间的粘合强度更小。
12.如权利要求11所述的方法，其中，通过干法氧化工艺或原子层沉积ALD工艺来执行形成所述第一绝缘层的步骤。
13.如权利要求10所述的方法，其中，形成所述保护层图案的步骤包括以下步骤：
在被刻蚀的所述第一导电层的侧壁和所述隧道绝缘层上形成保护层；以及
经由干法刻蚀工艺去除所述隧道绝缘层上的保护层。
14.如权利要求10所述的方法，其中，所述保护层图案还形成在除了被刻蚀的所述第一导电层的栅结构的一部分或全部上。
15.如权利要求10所述的方法，其中，所述保护层图案包括Ge。
16.如权利要求11所述的方法，还包括以下步骤：在形成所述保护层图案之后，去除所述第一绝缘层。
17.如权利要求11所述的方法，其中，所述第一绝缘层或所述隧道绝缘层包括氧化物。
18.一种制造非易失性存储器件的方法，所述方法包括以下步骤：
在衬底之上顺序地形成隧道绝缘层、用于浮栅的第一导电层、栅间电介质层、以及用于控制栅的第二导电层；
在所述衬底之上形成栅结构，每个栅结构通过刻蚀所述第二导电层、所述栅间电介质层以及所述第一导电层来形成；
至少在被刻蚀的所述第一导电层的侧壁上形成保护层图案，所述保护层图案阻挡从所述浮栅传送杂质或阻挡杂质传送到所述浮栅；以及
在形成所述保护层图案之后，形成覆盖所述栅结构并且具有形成在所述栅结构之间的空气间隙的绝缘层，
其中，所述绝缘层与所述保护层图案之间的粘合强度比所述绝缘层与所述第二导电层之间的粘合强度或者所述绝缘层与所述栅间电介质层之间的粘合强度更小。
19.如权利要求18所述的方法，其中，所述绝缘层包括氧化物。
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