CN102543884A - Otp器件制造方法 - Google Patents
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Abstract
本发明实施例公开了一种OTP器件制造方法，该方法包括：提供基底，所述基底上包括选择栅和浮栅；通过预沉积和主沉积两个工艺过程在所述浮栅上形成硅化金属阻挡层；其中，所述预沉积工艺过程用于稳定腔体工艺状态，所述主沉积工艺过程用于增加形成硅化金属阻挡层的厚度。通过本发明所提供的OTP器件制造方法，能够在所述浮栅上形成较厚的硅化金属阻挡层，从而可避免后续等离子体的轰击而形成较多的损伤和缺陷，在OTP器件被编程后，可避免浮栅中的电荷泄露出去，避免了漏电流的增加，进而提高了OTP器件的使用寿命。
Description
技术领域
本发明涉及半导体制造技术领域，更具体地说，涉及一种OTP器件制造方法。
背景技术
OTP(One Time Programable，一次性可编程)器件是一种存储器件，它是相对于多次性编程而言的，其编程过程是不可逆的活动，它适合程序固定不变的应用场合，因为成本较低而得到广泛的应用。
OTP器件的一个平面单元(flat cell)内主要包括两个晶体管，一个是浮栅晶体管，另一个是选择晶体管；其中，所述选择晶体管的漏极和浮栅晶体管的源极相通，所述选择晶体管的栅极连接字线，所述浮栅晶体管的漏极连接位线。所述选择晶体管用于在编程时选择相应的浮栅晶体管。
目前，OTP器件的制作过程可与CMOS逻辑工艺(logic process)结合，从而不需要额外的掩膜层。对于将CMOS晶体管和用于存储电荷的浮栅(Floating Gate，FG)结合而形成的OTP器件也称为嵌入式OTP器件。但是，现有的0.18μm的嵌入式OTP器件，即通过与0.18μm的CMOS逻辑工艺结合而形成的OTP器件，其在使用过程中经常出现漏电流增加的问题，从而大大缩短了OTP器件的使用寿命。
发明内容
有鉴于此，本发明提供一种OTP器件制造方法，该方法能有效地减小漏电流增加的问题，从而提高OTP器件的使用寿命。
为实现上述目的，本发明提供如下技术方案：
一种OTP器件制造方法，该方法包括：
提供基底，所述基底上包括选择栅和浮栅；
通过预沉积和主沉积两个工艺过程在所述浮栅上形成硅化金属阻挡层；其中，所述预沉积工艺过程用于稳定腔体工艺状态，所述主沉积工艺过程用于增加形成硅化金属阻挡层的厚度。
优选的，上述OTP器件制造方法中，所述预沉积工艺过程中的工艺参数为：硅烷的流量为105～125sccm，一氧化二氮的流量为2000sccm，腔体压力为2700mTorr，腔体温度为400℃，射频功率为270W，沉积时间为11～12s。
优选的，上述OTP器件制造方法中，所述预淀积工艺过程中的工艺参数为：硅烷的流量为115sccm，沉积时间为11.6s。
优选的，上述OTP器件制造方法中，所述主沉积工艺过程中的工艺参数为：硅烷的流量为55～65sccm，一氧化二氮的流量为1200sccm，腔体压力2800mTorr，腔体温度为400℃，射频功率为250W，沉积时间为32～33s。
优选的，上述OTP器件制造方法中，所述主淀积工艺过程中的工艺参数为：硅烷的流量为60sccm，沉积时间为32.8s。
优选的，上述OTP器件制造方法中，在所述浮栅上形成硅化金属阻挡层的厚度为
优选的，上述OTP器件制造方法中，在所述浮栅上形成硅化金属阻挡层的厚度为
优选的，上述OTP器件制造方法中，提供基底，所述基底上包括选择栅和浮栅，具体包括：
提供基底；
在所述基底上形成有源区；
在所述基底的有源区上形成选择栅和浮栅；
在所述基底的有源区内形成源极和漏极。
优选的，上述OTP器件制造方法中，在所述基底的有源区上形成选择栅和浮栅，具体包括：
在所述基底的有源区内形成阱区；
在所述阱区上形成栅介质层；
在所述栅介质层上形成选择栅和浮栅。
优选的，上述OTP器件制造方法中，在所述基底的有源区内形成的阱区为N型阱区或P型阱区。
从上述技术方案可以看出，本发明所提供的OTP器件制造方法中，所述硅化金属阻挡层通过预沉积和主沉积两个工艺过程来形成，其中，所述预沉积工艺过程用于稳定腔体工艺状态，所述主沉积工艺过程用于增加形成硅化金属阻挡层的厚度，较厚的硅化金属阻挡层能很好地避免后续工艺中因等离子轰击而造成的缺陷增加，进而在OTP器件被编程后，能有效地保护浮栅当中的电荷不被泄露出去，改善了OTP器件的数据存储特性，提高了使用寿命。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例所提供的一种OTP器件制造方法的流程示意图；
图2为本发明实施例所提供的另一种OTP器件制造方法的流程示意图；
图3～图8以及图10为本发明实施例所提供的OTP器件制造过程中器件的剖面结构示意图；
图9为图8所示OTP器件的俯视结构图；
图11为图10所示OTP器件的透射电子显微镜图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
实施例一
正如背景技术部分所述，OTP器件的制作过程可与CMOS逻辑工艺(logicprocess)结合，从而不需要额外的掩膜层。但是对于0.18μm的嵌入式OTP器件经常会出现漏电流增加的问题，从而大大缩短了OTP器件的使用寿命。
发明人研究发现，导致0.18μm的嵌入式OTP器件漏电流增加，进而大大缩短OTP器件使用寿命的原因在于：
普通的CMOS逻辑工艺中，硅化金属阻挡层(Salicide Block，SAB)的作用是阻挡部分多晶硅和衬底不被表面金属化，从而保证足够的电阻值，以便形成电路中的电阻部分。而对于嵌入式OTP器件来说，SAB层的另一个作用就是覆盖在OTP器件的浮栅之上，保护OTP器件的浮栅不被金属化；同时在OTP器件被编程后，保证存储在浮栅中的电荷不会从浮栅的上部和侧壁泄露出去，以保证编程数据的可记忆性和足够的使用寿命。
在现有的0.18μm的CMOS器件制造过程中，SAB层是由等离子增强型化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)方法沉积富氧硅(silicon rich oxide)而形成，厚度为
左右，这样的厚度用于阻挡多晶硅和衬底表面金属化是足够的，但是对于0.18μm嵌入式OTP器件来说，
的SAB层经过后续工艺过程中的等离子体轰击后，缺陷增加，进而在OTP器件被编程后，大量存储在浮栅当中的电荷会从SAB层中泄露出去，使得编程数据无法保持，进而缩短了OTP器件的使用寿命。
基于此，本发明提供一种OTP器件制造方法，参考图1，该方法具体包括如下步骤：
步骤S1：提供基底，所述基底上包括选择栅和浮栅。
本步骤中给定基底，且所述基底上已经形成有选择栅和浮栅结构，除此之外，所述基底上还形成有相应的源/漏。
步骤S2：通过预沉积和主沉积两个工艺过程在所述浮栅上形成硅化金属阻挡层；其中，所述预沉积工艺过程用于稳定腔体工艺状态，所述主沉积工艺过程用于增加形成硅化金属阻挡层的厚度。
首先通过预沉积和主沉积两个工艺过程在所述基底上形成SAB层，然后利用相应的掩膜版通过光刻、刻蚀等工艺过程在所述浮栅上形成SAB层。所述预沉积和主沉积的工艺过程具体如下：
预沉积工艺过程一般用于稳定腔体工艺状态，即：当基底被放入腔体内后，需要调节腔体内的压力、温度、射频功率、气体流量等，但上述各项参数均有一个从初始状态逐渐转变到稳定状态的过程，该过程即为预沉积过程。本实施例中所述预沉积工艺过程中各项参数的稳定状态为：硅烷的流量为105～125sccm，一氧化二氮的流量为2000sccm，腔体压力为2700mTorr，腔体温度为400℃，射频功率为270W，沉积时间为11s～12s。预沉积结束后，所述基底上已经沉积了一定厚度的SAB层，之后进行主沉积，所述主沉积工艺过程主要为了增加形成SAB层的厚度。本实施例中控制主沉积工艺过程中的各项工艺参数为：硅烷的流量为55～65sccm，一氧化二氮的流量为1200sccm，腔体压力2800mTorr，腔体温度为400℃，射频功率为250W，沉积时间为32s～33s。主沉积过程结束之后，所形成SAB层的厚度约为
由上可知，本发明所提供的OTP器件的制造方法，该方法在所述浮栅上形成SAB层时，采用预沉积和主沉积双重沉积工艺进行，预沉积工艺过程可以稳定腔体的工艺状态，主沉积工艺过程可以有效地增加形成SAB层的厚度。本发明实施例中在所述浮栅上形成的SAB层的厚度约为
相对普通CMOS工艺中
厚的SAB层来说，能很好地阻挡后续工艺过程中等离子体的轰击，避免了SAB层上较多缺陷的产生，从而可以很好地保护浮栅中被编程的电荷，避免了漏电流的增加，提高了OTP器件的使用寿命。
实施例二
下面以一具体实施例详细描述本发明所提供的OTP器件的制造方法。
参考图2，图2为本发明实施例所提供的另一种OTP器件的制造方法流程示意图，该方法具体包括如下步骤：
步骤S11：提供基底。
本实施例中所述基底为P型硅衬底，在其他实施例中，所述基底还可以为砷化镓、锗或绝缘体上硅(SOI)等半导体材料或半导体材料的组合。
步骤S12：通过浅沟槽隔离工艺在所述基底内形成有源区。
本步骤又可包括如下几个步骤：
步骤S121：在所述基底内形成浅沟槽。
本实施例中通过浅沟槽隔离(Shallow Trench Isolation，STI)工艺定义出了有源区，即各有源区之间通过浅沟槽彼此隔离。
在所述基底内形成浅沟槽的具体过程为：在所述基底上依次形成隔离介质层、硬掩膜层及抗反射层；采用相应的掩膜版在所述抗反射层上形成具有浅沟槽图案的光刻胶层；以所述具有浅沟槽图案的光刻胶层为掩膜在所述基底内形成浅沟槽。参考图3，图中示出了基底101内的浅沟槽102，两个浅沟槽102之间的区域即为有源区。图3中未示出隔离介质层、硬掩膜层及抗反射层。
步骤S122：在所述浅沟槽内形成浅沟槽介质层。
采用高密度等离子体化学气相沉积(HDPCVD)方法在所述浅沟槽内形成沟槽介质层，此步骤中所述浅沟槽介质层覆盖浅沟槽区域及浅沟槽外基底上的其他区域。
步骤S123：对所述浅沟槽介质层进行化学机械研磨。
对步骤S122中形成的浅沟槽介质层进行化学机械研磨(ChemicalMechanical Polishing，CMP)，CMP过程中，抗反射层一般较薄，故可以被研磨掉，因此，所述硬掩膜层作为研磨终点层。CMP之后去除所述硬掩膜层。参考图4，图中示出了基底101内的作为隔离有源区的浅沟槽介质层103，所述浅沟槽介质层103一般为氧化硅。两个浅沟槽介质层103之间的区域即是有源区。
步骤S13：在所述基底的有源区上形成选择栅和浮栅。
本步骤又可包括如下几个步骤：
步骤S131：在所述基底的有源区内形成阱区。
首先在所述基底上旋涂光刻胶，然后利用具有有源区图案的掩膜版对所述光刻胶进行曝光，曝光之后显影，在所述基底上形成具有有源区图案的光刻胶层，以所述具有有源区图案的光刻胶层为掩膜通过离子注入工艺在所述有源区内形成阱区。当注入的离子为磷、砷或锑等五价离子时，所形成的阱区为N型掺杂阱区；当注入的离子为硼或铟等三价离子时，所形成的阱区为P型掺杂阱区。参考图5，图中示出了形成于基底101内，两个浅沟槽介质层103之间的阱区104，本实施例中所述阱区104为P型掺杂阱区。
步骤S132：在所述基底的阱区上形成选择栅和浮栅。
首先在所述基底上形成栅介质层。所述栅介质层可以为氧化硅，也可以为高介电常数材料，诸如SrTiO3、HfO2、ZrO2等。本实施例中通过热氧化工艺在所述基底上形成氧化硅作为栅介质层。
栅介质层形成之后，在所述栅介质层上形成栅极材料层。所述栅极材料层可以为多晶硅，栅极材料层的形成方法可以为低压化学气相沉积方法(LPCVD)或等离子体增强型化学气相沉积(PECVD)方法等。
之后在所述栅极材料层上旋涂光刻胶，并利用具有选择栅图案和浮栅图案的掩膜版对所述光刻胶进行曝光，曝光之后显影，形成具有选择栅图案和浮栅图案的光刻胶层。接着以所述具有选择栅图案和浮栅图案的光刻胶层为掩膜采用刻蚀工艺在所述基底上形成选择栅和浮栅。参考图6，图中示出了基底101，位于基底101内的阱区104，位于阱区104上的选择栅107和浮栅108，105和106所示分别为选择栅107和浮栅108所对应的栅介质层。
步骤S14：在所述基底的有源区内形成源极和漏极。
首先在所述选择栅和浮栅两侧的有源区内进行轻掺杂漏(LDD)注入工艺，具体过程为：在所述基底上旋涂光刻胶，利用相应的掩膜版对所述光刻胶进行曝光，曝光之后显影，接着采用离子注入工艺在所述选择栅和浮栅两侧的有源区内进行浅注入。所述LDD注入工艺中的离子类型和阱区内掺杂的离子类型相反。
LDD注入工艺之后，在所述选择栅和浮栅的两侧分别形成侧墙，具体工艺过程为：在所述基底上形成介质层，所述介质层可以为氧化硅。当然，还可以用叠层介质层来代替所述介质层，所述叠层介质层可以依次为正硅酸乙酯(TEOS)、氮化硅和TEOS。利用干法刻蚀工艺反刻掉所述介质层。本实施例中采用各向异性等离子刻蚀机进行反刻，该过程不需要掩膜，即当栅极材料层露出来之后停止反刻。反刻的结果为：在选择栅和浮栅的侧墙上保留了一部分的介质层。参考图7，图中示出了在选择栅107两侧形成了侧墙109，在浮栅108两侧形成了侧墙110。所述侧墙109和110的形成可有效地防止后续源漏形成时可能导致的源漏穿通。
侧墙形成之后，在所述选择栅和浮栅的两侧形成相应的源极和漏极，具体工艺过程为：在所述基底上旋涂光刻胶，利用相应的掩膜版对所述光刻胶进行曝光，曝光之后显影，接着采用离子注入工艺在所述选择栅和浮栅的两侧形成相应的源极和漏极。本实施例中注入离子的类型和LDD工艺中的离子类型相同，但是剂量相对来说要大于LDD工艺中注入离子的剂量。参考图8，图中示出了选择栅107两侧的源极111和漏极112，浮栅108两侧的源极(即为112)和漏极113，即：所述选择栅晶体管的漏极电连接浮栅晶体管的源极。在后续工艺过程中，所述选择栅晶体管的源极111连接字线，所述浮栅晶体管的漏极113连接位线。参考图9，图9为图8中所示OTP器件的俯视结构图，图中示出了选择栅107，浮栅108，阱区104，连接选择栅晶体管源极的金属连线115，连接浮栅晶体管漏极的金属连线116。
步骤S15：通过预沉积和主沉积两个工艺过程在所述浮栅上形成硅化金属阻挡层；其中，所述预沉积工艺过程用于稳定腔体工艺状态，所述主沉积工艺过程用于增加形成硅化金属阻挡层的厚度。
本步骤中通过预沉积和主沉积两个工艺过程在所述浮栅上形成SAB层。本实施例中所述SAB层为氧化硅。优选的，控制预沉积工艺过程中的工艺参数为：硅烷和一氧化二氮的流量分别为115sccm和2000sccm，腔体压力为2700mTorr，腔体温度为400℃，射频功率为270W，沉积时间为11.6s；控制主沉积工艺过程中的工艺参数为：硅烷和一氧化二氮的流量分别为60sccm和1200sccm，腔体压力2800mTorr，腔体温度为400℃，射频功率为250W，沉积时间为32.8s。所述预沉积和主沉积工艺过程中的沉积时间可以预先通过仪器设定为所需值，设定主沉积工艺过程中的沉积时间为32.8s，可有效地增加形成SAB层的厚度。本实施例中在所述主沉积过程结束之后在所述浮栅上形成SAB层的厚度为
参考图10，图中示出了浮栅108上的SAB层114，所述SAB层114覆盖浮栅108的表面及侧墙，根据不同器件的要求，所述SAB层114还可能覆盖部分源极、漏极及选择栅的部分侧墙，对此，本发明并无特别限制。参考图11，图11为图10中所述OTP器件的透射电子显微镜(TEM)图，图中示出了浮栅108及浮栅108上的SAB层114。
本步骤中的所述预沉积工艺过程用于稳定腔体工艺状态，所述主沉积工艺过程用于增加形成SAB层的厚度。在所述主沉积工艺过程中，通过减小硅烷流量，可降低SAB层的应力，使得所述SAB层和浮栅表面的结合性更好；通过减小射频功率可形成比较致密的SAB层，较致密的SAB层在后续等离子体的轰击下不易形成较多的损伤和缺陷，从而能够更好地保护浮栅中的电荷不泄露出去。
在所述浮栅上形成SAB层之后，可进行后续工艺步骤，包括：在所述基底上形成硅化金属层，绝缘层，绝缘层内打孔并引线，各金属层及金属层之间的层间介质等，对于后续工艺过程，本发明不再进行描述。
需要说明的是，本实施例中只描述了在所述浮栅上形成了SAB层，除此之外，所述SAB层还应该覆盖于那些不要进行表面金属化的区域，包括：多晶硅电阻和衬底电阻等，在所述多晶硅电阻和衬底电阻上形成SAB层和在所述浮栅上形成SAB层类似，其形成过程可和浮栅上的SAB层在同一工艺流程中进行，在此不再赘述。
本实施例中详细描述了OTP器件的制造工艺过程，该工艺过程可和0.18μm的CMOS逻辑工艺结合而制成0.18μm的嵌入式OTP器件。所述0.18μm的嵌入式OTP器件，由于其浮栅上的SAB层采用预沉积和主沉积双重沉积工艺而形成，故相对现有的0.18μm的CMOS逻辑工艺中的SAB层来说，在厚度上有了明显的增加。本实施例中所形成的SAB层的厚度高达如此厚的SAB层，加之具有较好的致密性，因此，能够承受后续高密度等离子体的轰击而不易造成较多的损伤和缺陷，在对该OTP器件进行编程后，所述SAB层能有效地保护浮栅中的电荷，避免浮栅中的电荷泄露出去，避免了漏电流的增加，从而可提高OTP器件的使用寿命。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，相关之处可互相参考。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (10)
1.一种OTP器件制造方法，其特征在于，包括：
提供基底，所述基底上包括选择栅和浮栅；
通过预沉积和主沉积两个工艺过程在所述浮栅上形成硅化金属阻挡层；其中，所述预沉积工艺过程用于稳定腔体工艺状态，所述主沉积工艺过程用于增加形成硅化金属阻挡层的厚度。
2.根据权利要求1所述的OTP器件制造方法，其特征在于，所述预沉积工艺过程中的工艺参数为：硅烷的流量为105～125sccm，一氧化二氮的流量为2000sccm，腔体压力为2700mTorr，腔体温度为400℃，射频功率为270W，沉积时间为11～12s。
3.根据权利要求2所述的OTP器件制造方法，其特征在于，所述预淀积工艺过程中的工艺参数为：硅烷的流量为115sccm，沉积时间为11.6s。
4.根据权利要求1所述的OTP器件制造方法，其特征在于，所述主沉积工艺过程中的工艺参数为：硅烷的流量为55～65sccm，一氧化二氮的流量为1200sccm，腔体压力2800mTorr，腔体温度为400℃，射频功率为250W，沉积时间为32～33s。
5.根据权利要求4所述的OTP器件制造方法，其特征在于，所述主淀积工艺过程中的工艺参数为：硅烷的流量为60sccm，沉积时间为32.8s。
6.根据权利要求1所述的OTP器件制造方法，其特征在于，在所述浮栅上形成硅化金属阻挡层的厚度为
7.根据权利要求6所述的OTP器件制造方法，其特征在于，在所述浮栅上形成硅化金属阻挡层的厚度为
8.根据权利要求1所述的OTP器件制造方法，其特征在于，提供基底，所述基底上包括选择栅和浮栅，具体包括：
提供基底；
在所述基底上形成有源区；
在所述基底的有源区上形成选择栅和浮栅；
在所述基底的有源区内形成源极和漏极。
9.根据权利要求8所述的OTP器件制造方法，其特征在于，在所述基底的有源区上形成选择栅和浮栅，具体包括：
在所述基底的有源区内形成阱区；
在所述阱区上形成栅介质层；
在所述栅介质层上形成选择栅和浮栅。
10.根据权利要求9所述的OTP器件制造方法，其特征在于，在所述基底的有源区内形成的阱区为N型阱区或P型阱区。
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