KR20120056956A - 반도체 장치 및 그 제조 방법 - Google Patents

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배대록
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방석철
박병률
문광진
임동찬
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Abstract

반도체 장치 제조 방법에서, 제1 기판에 복수 개의 수평 채널 트랜지스터들을 형성한다. 수평 채널 트랜지스터들을 커버하는 제1 절연막을 제1 기판 상에 형성한다. 제1 절연막 상에 제2 기판을 접합시킨다. 제2 기판에 복수 개의 수직 채널 트랜지스터들을 형성한다. 수평 및 수직 채널 트랜지스터들이 서로 다른 기판에 형성됨에 따라, 수평 채널 트랜지스터는 충분한 공간에 형성될 수 있고, 수직 채널 트랜지스터는 최적화된 두께로 형성될 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 수직 채널 트랜지스터 및 수평 채널 트랜지스터를 함께 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 집적도 증가를 위해 수평 채널 트랜지스터와 함께 수직 채널 트랜지스터를 갖는 반도체 장치가 개발되고 있다. 상기 반도체 장치는 웨이퍼 본딩 공정을 통해 제작된 SOI 기판에 형성될 수 있다. 즉, 절연막을 매개로 벌크 기판 및 단결정 실리콘 기판이 서로 접합된 SOI 기판의 셀 영역에 상기 수직 채널 트랜지스터가 형성되고, 상기 SOI 기판의 주변 회로 영역에 상기 수평 채널 트랜지스터가 형성된다. 하지만, 상기 단결정 기판이 상기 수평 채널 트랜지스터의 하부에 웰 영역을 형성하기 위해 필요한 충분한 두께를 갖지 못할 수 있으며, 이에 따라 상기 수평 채널 트랜지스터의 전기적 특성이 열화될 수 있다.
본 발명의 일 목적은 우수한 전기적 특성을 갖는 수평 및 수직 채널 트랜지스터들을 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 우수한 전기적 특성을 갖는 수평 및 수직 채널 트랜지스터들을 포함하는 반도체 장치를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치는 복수 개의 수평 채널 트랜지스터들이 형성된 기판, 상기 수평 채널 트랜지스터들을 커버하며 상기 기판 상에 형성된 절연막 구조물 및 상기 절연막 구조물 상에 형성된 복수 개의 수직 채널 트랜지스터들을 포함한다.
예시적인 실시예들에 따르면, 상기 기판은 셀 영역 및 주변 회로 영역으로 구분될 수 있고, 상기 수평 채널 트랜지스터들은 상기 기판의 주변 회로 영역에 형성될 수 있으며, 상기 수직 채널 트랜지스터들은 상기 셀 영역의 상기 절연막 구조물 상에 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 기판의 상기 수평 채널 트랜지스터들 하부에는 제1 내지 제3 웰 영역들이 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 수평 채널 트랜지스터들은 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함할 수 있으며, 상기 제2 및 제3 웰 영역들은 각각 상기 NMOS 트랜지스터 및 상기 PMOS 트랜지스터 하부에 형성될 수 있고, 상기 제1 웰 영역은 상기 제2 및 제3 웰 영역들 하부에 형성될 수 있으며, 상기 제1 및 제3 웰 영역들은 N형 불순물이 도핑된 N형 웰일 수 있고, 상기 제2 웰 영역은 P형 불순물이 도핑된 P형 웰일 수 있다.
예시적인 실시예들에 따르면, 상기 각 수직 채널 트랜지스터들은, 하부 및 상부에 각각 제1 및 제2 불순물 영역들을 포함하며, 상기 절연막 구조물 상에 형성된 액티브 패턴, 상기 액티브 패턴의 일부 측면을 감싸는 게이트 절연막 패턴 및 상기 게이트 절연막 패턴 상에 형성된 게이트 전극을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 액티브 패턴의 하부는 상기 기판에 평행한 제1 방향으로 연장될 수 있고, 상기 액티브 패턴의 상부는 상기 액티브 패턴 하부 상에 고립된 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 전극은 상기 기판에 평행하고 상기 제1 방향에 수직한 제2 방향으로 연장되어 상기 게이트 절연막 패턴을 감쌀 수 있다.
예시적인 실시예들에 따르면, 상기 제1 불순물 영역에 전기적으로 연결되며, 상기 절연막 구조물 및 상기 수직 채널 트랜지스터들 사이에 형성된 비트 라인을 더 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 액티브 패턴의 하부 및 상기 비트 라인은 상기 기판에 평행한 제1 방향으로 연장될 수 있다.
예시적인 실시예들에 따르면, 상기 절연막 구조물은 상기 기판 상에 순차적으로 형성된 제1 및 제2 절연막들을 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 제1 기판에 복수 개의 수평 채널 트랜지스터들을 형성한다. 상기 수평 채널 트랜지스터들을 커버하는 제1 절연막을 상기 제1 기판 상에 형성한다. 상기 제1 절연막 상에 제2 기판을 접합시킨다. 상기 제2 기판에 복수 개의 수직 채널 트랜지스터들을 형성한다.
예시적인 실시예들에 따르면, 상기 수평 채널 트랜지스터들을 형성하기 이전에, 상기 제1 기판에 복수 개의 웰 영역들을 더 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 웰 영역들을 형성할 때, 상기 제1 기판에 N형 불순물을 도핑하여 제1 웰 영역을 형성할 수 있고, 상기 제1 웰 영역 상부에 P형 불순물 및 N형 불순물을 각각 도핑하여 제2 및 제3 웰 영역들을 형성할 수 있으며, 상기 수평 채널 트랜지스터들을 형성할 때, 상기 제2 및 제3 웰 영역들 상에 각각 N형 트랜지스터 및 P형 트랜지스터를 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제1 절연막 상에 상기 제2 기판을 접합시키기 이전에, 상기 제2 기판 상에 도전막을 더 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 도전막 상에 제2 절연막을 더 형성할 수 있으며, 상기 제1 절연막 상에 상기 제2 기판을 접합시킬 때, 상기 제1 절연막 상에 상기 제2 절연막을 접합시킬 수 있다.
예시적인 실시예들에 따르면, 상기 제1 절연막 상에 상기 제2 기판을 접합시킨 이후에, 상기 제2 기판 일부를 제거할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 기판에 수직 채널 트랜지스터들을 형성할 때, 하부 및 상부에 각각 제1 및 제2 불순물 영역들을 포함하는 액티브 패턴들을 상기 제2 기판에 형성할 수 있고, 상기 액티브 패턴들의 일부 측면을 감싸는 게이트 절연막 패턴들을 형성할 수 있으며, 상기 게이트 절연막 패턴들 상에 게이트 전극을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 액티브 패턴들을 형성할 때, 상기 제2 기판 상부를 부분적으로 식각하여 상기 제2 기판에 수직한 제3 방향으로 돌출된 복수 개의 액티브 패턴 상부들을 형성하고, 상기 제2 기판 하부에 불순물을 주입하며, 상기 제2 기판 하부를 부분적으로 식각하여, 제1 불순물 영역을 포함하고 상기 제2 기판에 평행한 제1 방향으로 연장되는 복수 개의 액티브 패턴 하부들을 형성하고, 상기 액티브 패턴 상부들에 불순물을 주입하여 제2 불순물 영역들을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 기판 상부를 부분적으로 식각할 때, 상기 제2 기판 상에 마스크를 형성하고, 상기 마스크를 식각 마스크로 사용하여 상기 제2 기판 상부를 식각할 수 있으며, 상기 제2 기판 하부를 부분적으로 식각하기 이전에, 상기 마스크 및 상기 액티브 패턴 상부들 측벽에 더 스페이서를 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 전극은 상기 제1 방향에 수직한 제2 방향을 따라 연장되어 상기 게이트 절연막 패턴들을 감싸도록 형성될 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 수평 트랜지스터는 제1 기판에 형성되고, 수직 트랜지스터는 제2 기판에 형성된다. 이에 따라, 상기 수평 트랜지스터 하부에는 제1 내지 제3 웰 영역들이 형성될 공간이 충분히 확보될 수 있으므로, 웰 영역들 사이의 간섭에 의한 전기적 특성 열화가 방지될 수 있다. 한편, 제2 기판에는 상기 수평 트랜지스터는 형성되지 않고 상기 수직 트랜지스터만 형성되므로, 절단 공정 등을 통해 상기 수직 채널 트랜지스터를 형성하는 데 최적화된 두께를 갖도록 할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 내지 도 15는 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 16은 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 반도체 장치는 제1 및 제2 트랜지스터들이 형성된 기판(100), 제1 및 제2 트랜지스터들을 커버하며 기판(100) 상에 형성된 절연막 구조물(175) 및 절연막 구조물(175) 상에 형성된 제3 트랜지스터들을 포함한다. 또한, 상기 반도체 장치는 절연막 구조물(175) 및 상기 제3 트랜지스터들 사이에 형성된 매립 배선(195) 및 상기 제3 트랜지스터들에 전기적으로 연결된 커패시터(300)를 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있으며, 제1 영역(I) 및 제2 영역(II)으로 구분될 수 있다. 예시적인 실시예들에 따르면, 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역이고, 제2 영역(II)은 주변 회로들이 형성되는 주변 회로 영역일 수 있다.
상기 제1 트랜지스터는 기판(100)의 제2 영역(II)의 NMOS 영역에 형성될 수 있다. 상기 제1 트랜지스터는 기판(100) 상에 형성된 제1 게이트 구조물(152) 및 제1 게이트 구조물(152)에 인접한 기판(100) 상부에 형성된 제1 불순물 영역(102)을 포함할 수 있다.
제1 게이트 구조물(152)은 기판(100) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(122), 제1 게이트 전극(132) 및 제1 게이트 마스크(142)를 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 게이트 구조물(152)은 기판(100)에 평행한 제1 방향으로 연장되도록 형성될 수 있다. 또한, 제1 게이트 구조물(152)은 상기 제1 방향에 수직한 제2 방향으로 이격되도록 복수 개로 형성될 수 있다.
제1 게이트 절연막 패턴(122)은 실리콘 산화물 혹은 금속 산화물을 포함할 수 있다. 제1 게이트 전극(132)은 금속, 금속 질화물 및/또는 도핑된 폴리실리콘을 포함할 수 있다. 제1 게이트 마스크(142)는 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 불순물 영역(102)은 인, 비소와 같은 n형 불순물을 포함할 수 있다.
상기 제2 트랜지스터는 기판(100)의 제2 영역(II)의 PMOS 영역에 형성될 수 있다. 상기 제2 트랜지스터는 기판(100) 상에 형성된 제2 게이트 구조물(154) 및 제2 게이트 구조물(154)에 인접한 기판(100) 상부에 형성된 제2 불순물 영역(104)을 포함할 수 있다.
제2 게이트 구조물(154)은 기판(100) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(124), 제2 게이트 전극(134) 및 제2 게이트 마스크(144)를 포함할 수 있다. 예시적인 실시예들에 따르면, 제2 게이트 구조물(154)은 상기 제1 방향으로 연장되도록 형성될 수 있다. 또한, 제2 게이트 구조물(154)은 상기 제2 방향으로 이격되도록 복수 개로 형성될 수 있다.
제2 게이트 절연막 패턴(124)은 실리콘 산화물 혹은 금속 산화물을 포함할 수 있다. 제2 게이트 전극(134)은 금속, 금속 질화물 및/또는 도핑된 폴리실리콘을 포함할 수 있다. 제2 게이트 마스크(144)는 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 따르면, 제2 불순물 영역(104)은 붕소, 갈륨과 같은 p형 불순물을 포함할 수 있다.
상기 제1 및 제2 트랜지스터들은 각 제1 및 제2 불순물 영역들(102, 104) 사이의 기판(100)에 채널이 형성되므로, 기판(100)에 평행한 방향으로 채널이 형성될 수 있다. 이에 따라, 상기 각 제1 및 제2 트랜지스터들은 수평 채널 트랜지스터를 형성할 수 있다. 즉, 기판(100)에는 복수 개의 수평 트랜지스터들이 형성될 수 있다.
한편, 상기 NMOS 영역 및 상기 PMOS 영역은 기판(100) 상부에 형성된 소자 분리막(110)에 의해 서로 구분될 수 있다. 소자 분리막(110)은 실리콘 산화물을 포함할 수 있다.
기판(100)의 상기 수평 트랜지스터들 아래에는 복수 개의 웰(well) 영역들(101, 103, 105)이 형성될 수 있다.
구체적으로, 상기 제1 및 제2 트랜지스터들 하부에는 제2 및 제3 웰 영역들(103, 105)이 각각 형성된다. 또한, 제2 및 제3 웰 영역들(103, 105) 하부에는 제1 웰 영역(101)이 형성된다.
예시적인 실시예들에 따르면, 제1 및 제3 웰 영역들(101, 105)은 인, 비소와 같은 n형 불순물을 포함할 수 있고, 제2 웰 영역(103)은 붕소, 갈륨과 같은 p형 불순물을 포함할 수 있다. 즉, 제1 및 제3 웰 영역들(101, 105)은 n형 웰일 수 있고, 제2 웰 영역(103)은 p형 웰일 수 있다.
예시적인 실시예들에 따르면, 절연막 구조물(175)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 제3 트랜지스터는 하부 및 상부에 각각 제3 및 제4 불순물 영역들(205, 209)을 포함하는 액티브 패턴, 상기 액티브 패턴의 일부 측면을 감싸는 제3 게이트 절연막 패턴(230) 및 제3 게이트 절연막 패턴(230) 상에 형성된 제3 게이트 전극(240)을 포함할 수 있다.
상기 액티브 패턴은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 상기 액티브 패턴은 단결정 실리콘을 포함한다.
상기 액티브 패턴은 하부(207) 및 상부(203)를 포함할 수 있다. 예시적인 실시예들에 따르면, 액티브 패턴 하부(207)는 상기 제1 방향으로 연장될 수 있으며, 액티브 패턴 상부(203)는 액티브 패턴 하부(207) 상에 원 기둥 혹은 다각 기둥 형상의 필라(pillar) 구조를 가질 수 있다. 즉, 액티브 패턴 상부(203)는 액티브 패턴 하부(207) 상에 기판(100)에 수직한 제3 방향으로 돌출될 수 있다. 또한, 액티브 패턴 상부(203)는 액티브 패턴 하부(207)보다 작은 폭을 가질 수 있다.
제3 불순물 영역(205)은 액티브 패턴 하부(207) 측벽에 형성될 수 있다. 예시적인 실시예들에 따르면, 제3 불순물 영역(205)은 하부 형성되는 매립 배선(195)에 접촉되도록 형성될 수 있다. 이와는 달리, 제3 불순물 영역(205)은 매립 배선(195)에 직접 접촉되지 않도록 형성될 수도 있다. 이 경우, 별도의 콘택(도시되지 않음)이 더 형성되어, 제3 불순물 영역(205) 및 매립 배선(195)이 전기적으로 연결될 수 있다. 제3 불순물 영역(205)은 n형 혹은 p형 불순물을 포함할 수 있다. 제4 불순물 영역(209)은 액티브 패턴 상부(103)의 상부에 형성될 수 있다. 제4 불순물 영역(209)은 n형 혹은 p형 불순물을 포함할 수 있다.
상기 각 제3 트랜지스터들에서는, 상기 액티브 패턴의 제3 및 제4 불순물 영역들(205, 209) 사이에 채널이 형성될 수 있다. 이에 따라, 상기 각 제3 트랜지스터들은 수직 채널 트랜지스터를 형성할 수 있다.
제3 게이트 절연막 패턴(230)은 액티브 패턴 상부(203) 측벽 상에 형성될 수 있다. 제3 게이트 절연막 패턴(230)은 실리콘 산화물 혹은 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
제3 게이트 전극(240)은 제3 게이트 절연막 패턴(230) 상에 형성될 수 있다. 예시적인 실시예들에 따르면, 제3 게이트 전극(240)은 상기 제2 방향으로 연장되어, 제3 게이트 절연막 패턴(230)을 감싸도록 형성될 수 있다. 또한, 제3 게이트 전극(240)은 상기 제1 방향으로 서로 이격되어 복수 개로 형성될 수 있다. 제3 게이트 전극(240)은 불순물이 도핑된 폴리실리콘, 금속 및/또는 금속 화합물을 포함할 수 있다. 예를 들면, 제3 게이트 전극(240)은 텅스텐, 티타늄, 탄탈륨, 알루미늄, 알루미늄 질화물, 텅스텐 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다.
예시적인 실시예들에 따르면, 매립 배선(195)은 절연막 구조물(175) 상에 상기 제1 방향으로 연장되며, 액티브 패턴 하부(207)에 접촉하도록 형성된다. 매립 배선(195)은 금속, 금속 화합물 및/또는 폴리실리콘을 포함할 수 있다. 예를 들면, 매립 배선(195)은 텅스텐, 티타늄, 탄탈륨, 몰리브덴, 이리듐, 하프늄, 지르코늄, 루테늄, 백금, 니켈, 알루미늄, 구리, 텅스텐 질화물, 알루미늄 질화물, 탄탈륨 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 몰리브덴 질화물, 하프늄 질화물, 지르코늄 질화물, 불순물들이 도핑된 폴리실리콘 등을 포함할 수 있다.
커패시터(300)는 제1 플러그(260)에 의해 상기 액티브 패턴에 형성된 제4 불순물 영역(209)에 전기적으로 연결된다. 커패시터(300)는 제1 플러그(260) 상에 형성된 하부 전극(270) 및 하부 전극(270) 상에 순차적으로 형성된 유전막 패턴(280) 및 상부 전극(290)을 포함한다. 하부 전극(270) 및 상부 전극(290)은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 포함할 수 있으며, 유전막 패턴(280)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질, 예를 들어, 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등을 포함할 수 있다.
한편, 절연막 구조물(175) 상에는 제1 층간 절연막(220)이 형성되어, 제1 영역(I)에서는 액티브 패턴의 하부(207) 및 매립 배선(195)을 커버한다. 예시적인 실시예들에 따르면, 제1 층간 절연막(220)은 제1 영역(I)에 비해 제2 영역(II)에서 높은 높이를 갖는다.
또한, 액티브 패턴 상부(203), 제3 게이트 절연막 패턴(230) 및 제3 게이트 전극(240)을 커버하는 제2 층간 절연막(250)이 제1 층간 절연막(220) 상에 형성될 수 있다.
제1 및 제2 층간 절연막들(220, 250)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 제2 영역(II)의 절연막 구조물(175) 및 제1 층간 절연막(220) 부분을 관통하는 제2 플러그(265)가 더 형성되어, 각종 배선들(도시되지 않음)에 전기적으로 연결될 수 있다.
상기 반도체 장치에서 상기 수평 트랜지스터들은 기판(100)에 형성되고, 상기 수직 트랜지스터들은 기판(100) 상의 절연막 구조물(175) 상에 별도로 형성된다. 이에 따라, 상기 수평 트랜지스터들 하부에는 복수 개의 웰 영역들(101, 103, 105)이 충분한 공간에 형성될 수 있으며, 또한 상기 수직 트랜지스터들은 상기 수평 트랜지스터들에 관계없이 적합한 두께로 형성될 수 있다.
도 2 내지 도 15는 예시적인 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 제1 영역(I) 및 제2 영역(II)으로 구분되는 제1 기판(100)의 제2 영역(II)에 복수 개의 웰 영역들(101, 103, 105), 소자 분리막(110) 및 수평 트랜지스터들을 형성하고, 상기 수평 트랜지스터들을 커버하는 제1 절연막(170)을 제1 기판(100) 상에 형성한다.
구체적으로, 제1 기판(100)의 제1 영역(I)을 커버하는 제1 마스크(도시되지 않음)를 형성하고, 상기 제1 마스크를 이온 주입 마스크로 사용하여 제1 기판(100)에 제1 불순물을 주입함으로써, 제1 기판(100)의 제2 영역(II)에 제1 웰(well) 영역(101)을 형성한다. 제1 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 상기 제1 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있으며, 이에 따라 제1 웰(101)은 n형 웰로 형성될 수 있다.
이후, 제1 기판(100)의 제2 영역(II) 일부를 커버하는 제2 마스크(도시되지 않음)를 형성하고, 상기 제1 및 제2 마스크들을 이온 주입 마스크로 사용하여 제1 기판(100)에 제2 불순물을 주입함으로써, 제1 기판(100)의 제1 웰 영역(101) 상부에 제3 웰 영역(105)을 형성한다. 예시적인 실시예들에 따르면, 상기 제2 불순물 역시 상기 제1 불순물과 마찬가지로 인, 비소와 같은 n형 불순물을 포함할 수 있으며, 이에 따라 제3 웰(101)은 n형 웰로 형성될 수 있다.
상기 제1 및 제2 마스크들을 제거한 후, 제1 기판(100)의 제1 영역(I) 및 제2 영역(II) 일부를 커버하는 제3 마스크(도시되지 않음)를 형성하고, 상기 제3 마스크를 이온 주입 마스크로 사용하여 제1 기판(100)에 제3 불순물을 주입함으로써, 제1 기판(100)의 제1 웰 영역(101) 상부에 제2 웰 영역(103)을 형성한다. 예시적인 실시예들에 따르면, 상기 제3 불순물은 붕소, 갈륨과 같은 p형 불순물을 포함할 수 있으며, 이에 따라 제2 웰(103)은 p형 웰로 형성될 수 있다.
상기 제3 마스크를 제거한 후, 제1 기판(100)의 제1 영역(I) 및 제2 영역(II)의 일부를 커버하는 제4 마스크(도시되지 않음)를 형성하고, 상기 제4 마스크를 식각 마스크로 사용하여 제1 기판(100) 상부를 제거함으로써 트렌치(도시되지 않음)를 형성한다. 예시적인 실시예들에 따르면, 상기 트렌치는 제2 및 제3 웰 영역들(103, 105)의 경계 부분에 제1 웰 영역(101)보다 깊은 깊이를 갖도록 형성되며, 이에 따라 제1 웰 영역(101)은 두 부분으로 나눠질 수 있고, 제2 및 제3 웰 영역들(103, 105)은 서로 이격될 수 있다. 다른 실시예들에 따르면, 상기 트렌치는 제1 웰 영역(101)보다는 얕고 제2 및 제3 웰 영역들(103, 105)보다는 깊은 깊이를 갖도록 형성될 수도 있다. 이후, 상기 제4 마스크를 제거하고, 상기 트렌치를 매립하는 소자 분리막(110)을 형성한다. 예시적인 실시예들에 따르면, 소자 분리막(110)은 실리콘 산화물을 사용하여 형성될 수 있다.
게이트 절연막, 게이트 전극막 및 게이트 마스크막을 제1 기판(100) 상에 순차적으로 형성하고, 사진 식각 공정을 통해 상기 게이트 마스크막을 패터닝함으로써, 제1 기판(100)의 제2 영역(II) 일부를 각각 커버하는 제1 및 제2 게이트 마스크들(142, 144)을 형성한다. 이때, 제1 및 제2 게이트 마스크들(142, 144)은 제2 및 제3 웰 영역들(103, 105) 일부에 각각 오버랩되도록 형성될 수 있다. 제1 및 제2 게이트 마스크들(142, 144)을 식각 마스크로 사용하여 상기 게이트 전극막 및 상기 게이트 절연막을 패터닝함으로써, 각각 제1 및 제2 게이트 전극들(132, 134) 및 제1 및 제2 게이트 절연막 패턴들(122, 124)을 형성한다. 이에 따라, 제1 기판(100)의 제2 영역(II)에 제1 게이트 절연막 패턴(122), 제1 게이트 전극(132) 및 제1 게이트 마스크(142)를 포함하는 제1 게이트 구조물(152)과, 제2 게이트 절연막 패턴(124), 제2 게이트 전극(134) 및 제2 게이트 마스크(144)를 포함하는 제2 게이트 구조물(154)이 형성될 수 있으며, 이때 제1 및 제2 게이트 구조물들(152, 154)은 제2 및 제3 웰 영역들(103, 105)에 각각 오버랩될 수 있다. 예시적인 실시예들에 따르면, 각 제1 및 제2 게이트 구조물들(152, 154)은 제1 기판(100)에 평행한 제1 방향으로 연장되도록 형성될 수 있다. 또한, 각 제1 및 제2 게이트 구조물들(152, 154)은 상기 제1 방향에 수직한 제2 방향으로 이격되도록 복수 개로 형성될 수 있다.
제1 기판(100)의 제1 영역(I) 및 제3 웰 영역(105)을 커버하는 제5 마스크(도시되지 않음)를 형성하고, 상기 제5 마스크 및 제1 게이트 구조물(152)을 이온 주입 마스크로 사용하여 제1 기판(100) 상부에 제4 불순물을 주입함으로써, 제1 게이트 구조물(152)에 인접한 제1 기판(100) 상부에 제1 불순물 영역(102)을 형성한다. 예시적인 실시예들에 따르면, 상기 제4 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있으며, 이에 따라 제1 불순물 영역(102)은 n형 불순물 영역으로 형성될 수 있다.
상기 제5 마스크를 제거한 후, 제1 기판(100)의 제1 영역(I) 및 제2 웰 영역(103)을 커버하는 제6 마스크(도시되지 않음)를 형성하고, 상기 제6 마스크 및 제2 게이트 구조물(154)을 이온 주입 마스크로 사용하여 제1 기판(100) 상부에 제5 불순물을 주입함으로써, 제2 게이트 구조물(154)에 인접한 제1 기판(100) 상부에 제2 불순물 영역(104)을 형성한다. 예시적인 실시예들에 따르면, 상기 제5 불순물은 붕소, 갈륨과 같은 p형 불순물을 포함할 수 있으며, 이에 따라 제2 불순물 영역(104)은 p형 불순물 영역으로 형성될 수 있다.
제1 게이트 구조물(152) 및 제1 불순물 영역(102)은 제1 트랜지스터를 형성할 수 있고, 제2 게이트 구조물(154) 및 제2 불순물 영역(104)은 제2 트랜지스터를 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 제1 및 제2 트랜지스터들은 각각 NMOS 트랜지스터 및 PMOS 트랜지스터일 수 있다. 한편, 상기 제1 및 제2 트랜지스터들은 제1 기판(100)의 각 불순물 영역들(102, 104) 사이에 수평 방향으로 채널이 형성되므로, 수평 트랜지스터들로 명명될 수 있다.
상기 제6 마스크를 제거한 후, 제1 및 제2 게이트 구조물들(152, 154)을 커버하는 스페이서막을 제1 기판(100) 상에 형성한다. 상기 스페이서막을 이방성 식각 공정을 통해 부분적으로 제거함으로써, 제1 및 제2 게이트 구조물들(152, 154) 측벽 상에 각각 제1 및 제2 게이트 스페이서들(162, 164)을 형성한다. 예시적인 실시예들에 따르면, 상기 스페이서막은 실리콘 질화물을 사용하여 형성될 수 있다.
이후, 상기 제1 및 제2 트랜지스터들 및 제1 및 제2 게이트 스페이서들(162, 164)을 커버하는 제1 절연막(170)을 제1 기판(100) 상에 형성한다. 예시적인 실시예들에 따르면, 제1 절연막(170)은 실리콘 산화물을 사용하여 형성될 수 있다.
도 3을 참조하면, 이온 주입 공정을 통해 제2 기판(200)의 소정 위치에 제6 불순물을 주입한다.
제2 기판(200)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 제2 기판(200)은 단결정 실리콘을 포함한다.
예시적인 실시예들에 따르면, 상기 제6 불순물은 수소 이온(H+)들을 포함할 수 있다. 상기 이온 주입 공정을 통해 상기 제6 불순물이 제2 기판(200)에 주입됨으로써, 제2 기판(200)에 격자 결함이 발생될 수 있으며, 이후 공정에서 상기 격자 결함이 발생된 부분을 경계로 제2 기판(200)의 일부가 제거될 수 있다. 상기 제6 불순물을 가속시키는 이온 주입 에너지를 조절함으로써, 상기 제6 불순물이 주입되는 제2 기판(200)의 위치를 조절할 수 있다. 예시적인 실시예들에 따르면, 상기 제6 불순물은 제2 기판(200)의 상면으로부터 대략 1000 내지 6000Å의 깊이로 주입될 수 있다.
도 4를 참조하면, 제2 기판(200) 상에 제1 도전막(190) 및 제2 절연막(180)을 순차적으로 형성한다.
제1 도전막(190)은 금속, 금속 화합물 및/또는 폴리실리콘을 스퍼터링(sputtering) 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 펄스 레이저 증착(PLD) 공정, 진공 증착 공정 등을 통해 제2 기판(200) 상에 증착하여 형성될 수 있다. 예를 들면, 제1 도전막(190)은 텅스텐, 티타늄, 탄탈륨, 몰리브덴, 이리듐, 하프늄, 지르코늄, 루테늄, 백금, 니켈, 알루미늄, 구리, 텅스텐 질화물, 알루미늄 질화물, 탄탈륨 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 몰리브덴 질화물, 하프늄 질화물, 지르코늄 질화물, 불순물들이 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
한편, 제2 기판(200) 상에 제1 도전막(190)을 형성하기 전에, 장벽층(도시되지 않음)을 더 형성할 수도 있다. 상기 장벽층은 제1 도전막(190)을 형성하는 물질이 제2 기판(200)으로 확산되는 것을 방지할 수 있다. 상기 장벽층은 금속 및/또는 금속 화합물을 사용하여 형성될 수 있다. 예를 들면, 상기 장벽층은 티타늄, 티타늄 질화물, 티타늄 실리사이드, 탄탈륨, 탄탈륨 질화물, 탄탈륨 실리사이드, 몰리브덴, 몰리브덴 질화물, 하프늄, 하프늄 질화물, 텅스텐, 텅스텐 질화물, 텅스텐 실리사이드, 지르코늄, 지르코늄 질화물, 지르코늄 실리사이드, 니켈, 니켈 실리사이드, 알루미늄, 알루미늄 질화물, 코발트 실리사이드 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
제2 절연막(180)은 라디칼 산화 공정, 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 스핀 코팅 공정, 고밀도 플라즈마-화학 기상 증착(HDP-CVD) 공정, 열산화 공정 등을 통해 형성될 수 있다. 예를 들면, 제2 절연막(180)은 실리콘 산화물을 사용하여 형성될 수 있다.
도 5를 참조하면, 제1 기판(100) 상의 제1 절연막(170)에 대하여 제2 절연막(180)이 대향하도록 제2 기판(200)을 정렬한 후, 제1 및 제2 기판들(100, 200)을 서로 접합한다.
예시적인 실시예들에 따르면, 제1 기판(100)과 제2 기판(200)은 열 압착 공정으로 서로 접합될 수 있다. 이에 따라, 제1 기판(100) 상의 제1 절연막(170)과 제2 기판(200) 상의 제2 절연막(180)이 서로 접합되어 절연막 구조물(175)을 형성할 수 있다. 이때, 제1 및 제2 절연막들(170, 180)이 서로 동일한 물질, 예를 들어, 실리콘 산화물을 포함하는 경우에는 하나로 병합될 수도 있다. 앞으로는 제1 및 제2 절연막들(170, 180)이 서로 병합되어 절연막 구조물(175)을 형성하는 경우에 관하여 서술하도록 한다.
다른 실시예들에 따르면, 제1 및 제2 기판들(100, 200) 사이에 별도의 접착층(도시되지 않음)을 추가적으로 형성한 후, 상기 접착층을 매개로 제1 및 제2 기판들(100, 200)을 서로 접합시킬 수도 있다. 이때, 상기 접착층은 내열성 수지를 포함할 수 있다.
도 6을 참조하면, 제2 기판(200)의 일부를 제거하여, 이후 형성되는 수직 채널 트랜지스터에 적합하도록 두께를 조절할 수 있다. 예시적인 실시예들에 따르면, 일부가 제거됨에 따라 제2 기판(200)은 대략 1000 내지 6000Å의 두께를 가질 수 있다.
예시적인 실시예들에 따르면, 제2 기판(200)에 열처리 공정을 수행함으로써, 제6 불순물이 주입되어 격자 결함이 발생한 제2 기판(200) 부분을 절단할 수 있다. 이에 따라, 제1 도전막(190)이 형성되지 않은 면을 포함하는 제2 기판(200) 부분이 제거될 수 있다.
이와는 달리, 레이저 절단 공정, 그라인딩(grinding) 공정, 화학 기계적 연마(CMP) 공정, 식각 공정 등을 수행하여 제2 기판(200)의 일부를 제거할 수도 있다.
도 7을 참조하면, 제2 기판(200) 상에 게이트 마스크막(도시되지 않음)을 형성한 다음, 상기 게이트 마스크막을 식각하여 제2 기판(200)의 제1 영역(I) 상에 제3 게이트 마스크(310)를 형성한다.
제3 게이트 마스크(310)는 제2 기판(200)에 대해 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 제3 게이트 마스크(310)는 실리콘 질화물이나 실리콘 산질화물을 사용하여 형성될 수 있다. 또한, 제3 게이트 마스크(310)는 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정 등을 통해 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 게이트 마스크(310)는 원 기둥이나 다각 기둥과 같은 필라(pillar) 구조를 가질 수 있으며, 복수 개로 형성될 수 있다.
도 8을 참조하면, 제3 게이트 마스크(310)를 식각 마스크로 사용하여 제2 기판(200)을 부분적으로 제거함으로써, 제2 기판(200)의 제1 영역(I)에 액티브 패턴의 상부(203)를 형성한다.
액티브 패턴 상부(203)는 이방성 식각 공정을 통해 제2 기판(200)의 상부를 식각함으로써 형성될 수 있다. 예시적인 실시예들에 따르면, 액티브 패턴 상부(203)는 제1 마스크(310)의 형상에 따라 원 기둥 또는 다각 기둥의 필라 형상을 가질 수 있으며, 이에 따라 제2 기판(200)에 수직한 제3 방향을 따라 돌출되도록 형성될 수 있다. 예시적인 실시예들에 따르면, 액티브 패턴 상부(203)는 복수 개로 형성될 수 있다.
한편, 제3 게이트 마스크(310)가 제2 기판(200)의 제2 영역(II) 상에는 형성되지 않으므로, 제2 기판(200)의 제2 영역(II)은 상기 식각 공정에 의해 제거되어 제1 도전막(190) 일부가 노출될 수 있다.
도 9를 참조하면, 제3 게이트 마스크(310) 및 액티브 패턴 상부(203)의 측벽 상에 제3 게이트 스페이서(210)를 형성하고, 제2 기판(200) 하부에 제3 불순물 영역(205)을 형성한다.
제3 게이트 스페이서(210)는 실리콘 질화물과 같은 질화물이나 실리콘 산질화물 등의 산질화물을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 제3 게이트 마스크(310), 액티브 패턴 상부(203) 및 제1 도전막(190) 상에 게이트 스페이서막을 형성한 후, 상기 게이트 스페이서막을 이방성 식각 공정으로 식각함으로써, 제3 게이트 마스크(310) 및 액티브 패턴 상부(203) 측벽 상에 제3 게이트 스페이서(210)를 형성할 수 있다. 제3 게이트 마스크(310) 및 액티브 패턴 상부(203)가 복수 개로 형성됨에 따라, 제3 게이트 스페이서(210) 역시 복수 개로 형성될 수 있다.
제3 불순물 영역(205)은 제3 게이트 마스크(310) 및 제3 게이트 스페이서(210)를 이온 주입 마스크로 사용하여 제2 기판(200) 하부에 제7 불순물을 도핑함으로써 형성될 수 있다. 이에 따라, 제3 불순물 영역(205)은 액티브 패턴 상부(203) 및 제3 게이트 스페이서(210)에 커버되지 않은 제2 기판(200) 부분에 형성될 수 있다. 이때, 상기 제7 불순물이 일부 확산되어 제3 게이트 스페이서(210) 하부에도 제3 불순물 영역(205)이 형성될 수 있다.
예시적인 실시예들에 따르면, 제3 불순물 영역(205)은 제2 기판(200)의 제1 영역(I) 하부에 형성된 제1 도전막(190)에 접촉되어 이에 전기적으로 연결되도록 형성될 수 있다. 이와는 달리, 제3 불순물 영역(205)은 제1 도전막(190)에 접촉되지 않도록 형성될 수도 있다. 이 경우, 후속 공정에 의해 콘택(도시되지 않음) 등이 형성됨으로써, 제3 불순물 영역(205)과 제1 도전막(190)이 서로 전기적으로 연결될 수 있다. 상기 제7 불순물은 p형 불순물들 또는 n형 불순물을 포함할 수 있다.
도 10을 참조하면, 제7 마스크(도시되지 않음)를 제3 게이트 마스크(310), 제3 게이트 스페이서(210) 및 제2 기판(200) 하부 상에 형성하고, 상기 제7 마스크 및 제3 게이트 스페이서(210)를 식각 마스크로 사용하여 제2 기판(200) 하부 및 제1 도전막(190)을 식각함으로써, 각각 액티브 패턴의 하부(207) 및 매립 배선(195)을 형성한다.
예시적인 실시예들에 따르면, 액티브 패턴 하부(207) 및 매립 배선(195)은 상기 제1 방향으로 연장되도록 형성되며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 따르면, 매립 배선(195)은 비트 라인으로 사용될 수 있다. 한편, 상기 식각 공정에 의해 제3 불순물 영역(205)은 액티브 패턴 하부(207)의 제3 게이트 스페이서(210) 아래에 잔류할 수 있다. 또한, 액티브 패턴의 상부(203) 및 하부(207)는 액티브 패턴을 형성할 수 있다.
도 11을 참조하면, 제3 게이트 스페이서(210)를 제3 게이트 마스크(310) 및 액티브 패턴 상부(203)로부터 제거한다.
이후, 제3 게이트 마스크(310), 상기 액티브 패턴, 매립 배선(195) 및 절연막 구조물(175)을 덮는 제1 층간 절연막(220)을 형성한 후, 제1 영역(I) 상의 제1 층간 절연막(220)을 부분적으로 제거한다. 예시적인 실시예들에 따르면, 제1 층간 절연막(220)은 액티브 패턴의 하부(207)를 커버하도록 형성되며, 이에 따라 제3 불순물 영역(205)도 제1 층간 절연막(220)에 의해 커버된다. 즉, 제1 층간 절연막(220)은 제1 영역(I)에서 액티브 패턴의 하부(207) 및 액티브 패턴의 상부(203) 사이에 위치하는 높이를 가질 수 있다.
도 12를 참조하면, 액티브 패턴 상부(203)의 측벽 상에 제3 게이트 절연막 패턴(230)을 형성한다.
예시적인 실시예들에 따르면, 제3 게이트 절연막 패턴(230)은 제1 층간 절연막(220)에 의해 커버되지 않는 액티브 패턴 상부(203) 측벽을 감싸도록 형성될 수 있다. 제3 게이트 절연막 패턴(230)은 실리콘 산화물 혹은 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등과 같은 금속 산화물을 사용하여 형성할 수 있다. 또한, 제3 게이트 절연막(230)은 열산화 공정, 화학 기상 증착 공정, 원자층 적층 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
이후, 제3 게이트 절연막 패턴(230)을 덮는 제2 도전막을 제1 층간 절연막(220) 상에 형성하고 상기 제2 도전막을 패터닝함으로써, 제3 게이트 전극(240)을 형성한다. 상기 제2 도전막은 불순물이 도핑된 폴리실리콘, 금속 및/또는 금속 화합물을 사용하여 형성될 수 있다. 예를 들면, 상기 제2 도전막은 텅스텐, 티타늄, 탄탈륨, 알루미늄, 알루미늄 질화물, 텅스텐 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
예시적인 실시예들에 따르면, 제3 게이트 전극(240)은 상기 제2 방향을 따라 연장되도록 형성될 수 있다. 또한, 제3 게이트 전극(240)은 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 따르면, 제3 게이트 전극(240)은 액티브 패턴 상부(203)보다 실질적으로 낮은 높이로 형성될 수 있다. 이에 따라, 액티브 패턴 상부(203)는 제3 게이트 전극(240)으로부터 부분적으로 노출될 수 있다.
도 13을 참조하면, 제3 게이트 마스크(310)를 제거하여 액티브 패턴 상부(203)의 상면을 노출시킨다.
이후, 노출된 액티브 패턴 상부(203)에 제8 불순물을 주입하여 제4 불순물 영역(209)을 형성한다. 상기 제4 불순물들은 p형 혹은 n형 불순물을 포함할 수 있다. 또한, 상기 제4 불순물은 상기 제3 불순물과 실질적으로 동일할 수 있다.
제4 불순물 영역(209)이 형성됨에 따라, 제2 기판(200)의 제1 영역(I)에 제3 및 제4 불순물 영역들(205, 209)을 포함하는 상기 액티브 패턴, 제3 게이트 절연막 패턴(230) 및 제3 게이트 전극(240)을 갖는 제3 트랜지스터가 형성된다.
상기 제3 트랜지스터의 제3 및 제4 불순물 영역들(205, 209)은 각각 액티브 패턴 하부(207) 및 액티브 패턴 상부(203)에 형성되므로, 이들 사이에 형성되는 채널은 제2 기판(200)에 수직한 제3 방향을 따라 형성될 수 있다. 이에 따라, 상기 제3 트랜지스터는 수직 채널 트랜지스터를 형성할 수 있다.
한편, 상기 액티브 패턴이 복수 개로 형성됨에 따라 상기 제3 트랜지스터 역시 복수 개로 형성될 수 있다.
도 14를 참조하면, 상기 제3 트랜지스터 및 제3 게이트 전극(240)을 커버하는 제2 층간 절연막(250)을 제1 층간 절연막(220) 상에 형성한다.
예시적인 실시예들에 따르면, 제2 층간 절연막(250)은 제2 영역(II)에 형성된 제1 층간 절연막(220) 부분의 높이와 실질적으로 동일한 높이를 갖도록 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 층간 절연막(250)은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다.
도 15를 참조하면, 제1 및 제2 층간 절연막들(220, 250) 일부를 제거하여 액티브 패턴 상부(203)의 상면을 노출시키는 제1 개구(도시되지 않음) 및 제1 및 제2 불순물 영역들(102, 104)의 상면을 노출시키는 제2 개구(도시되지 않음)를 형성한다.
이후, 상기 제1 및 제2 개구들을 매립하는 제3 도전막을 액티브 패턴 상부(203), 제1 및 제2 불순물 영역들(102, 104) 및 제1 및 제2 층간 절연막들(220, 250) 상에 형성하고, 제1 및 제2 층간 절연막들(220, 250)의 상면이 노출될 때까지 상기 제3 도전막을 평탄화함으로써, 제1 및 제2 플러그들(260, 265)을 형성할 수 있다. 제1 플러그(260)는 제4 불순물 영역(209)에 전기적으로 연결될 수 있고, 제2 플러그(265)는 제1 및 제2 불순물 영역들(102, 104)에 전기적으로 연결될 수 있다.
다시 도 1을 참조하면, 제1 플러그(260)에 전기적으로 연결되는 커패시터(300)를 형성함으로써 상기 반도체 장치를 완성한다.
구체적으로, 제2 층간 절연막(250) 상에 몰드막(도시되지 않음)을 형성하고, 상기 몰드막을 부분적을 제거하여 제1 플러그(260)를 노출시키는 제3 개구(도시되지 않음)를 형성한다. 상기 몰드막은 실리콘 산화물을 사용하여 형성될 수 있다. 상기 제3 개구의 내벽 및 상기 몰드막 상에 제4 도전막을 형성하고, 상기 제3 개구의 나머지 부분을 채우는 희생막(도시되지 않음)을 상기 제4 도전막 상에 형성한다. 상기 제4 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 이후, 상기 몰드막 상면이 노출될 때까지 상기 희생막 및 상기 제4 도전막 상부를 평탄화함으로써, 상기 제3 개구의 내벽 상에 하부 전극(270)을 형성할 수 있다. 상기 희생막을 제거한 후, 하부 전극(270) 상에 유전막 패턴(280)을 형성하고, 상기 제3 개구의 나머지 부분을 채우는 상부 전극(290)을 유전막 패턴(280) 상에 형성함으로써 커패시터(300)를 형성할 수 있다. 이때, 유전막 패턴(280)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질, 예를 들어, 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등을 사용하여 형성할 수 있으며, 상부 전극(290)은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다.
전술한 바와 같이, 상기 수평 트랜지스터는 제1 기판(100)에 형성되고, 상기 수직 트랜지스터는 제2 기판(200)에 형성된다. 이에 따라, 상기 수평 트랜지스터 하부에는 제1 내지 제3 웰 영역들(101, 103, 105)이 형성될 공간이 충분히 확보될 수 있으므로, 웰 영역들(101, 103, 105) 사이의 간섭에 의한 전기적 특성 열화가 방지될 수 있다. 한편, 제2 기판(200)에는 상기 수평 트랜지스터는 형성되지 않고 상기 수직 트랜지스터만 형성되므로, 절단 공정 등을 통해 상기 수직 채널 트랜지스터를 형성하는 데 최적화된 두께를 갖도록 할 수 있다.
도 16은 다른 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
상기 반도체 장치는 절연막 구조물을 제외하고는 도 1을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 설명은 생략한다.
절연막 구조물(175)은 기판(100)의 제2 영역(II) 상에 순차적으로 적층된 제1 절연막(170) 및 제2 절연막(180)을 포함한다. 제1 및 제2 절연막들(170, 180)은 서로 다른 절연 물질들을 포함할 수 있다. 예를 들어, 제1 절연막(170)은 실리콘 산화물을 포함하고, 제2 절연막(180)은 실리콘 질화물을 포함할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판, 제1 기판
101, 103, 105: 제1, 제2, 제3 웰 영역
102, 104, 205, 209: 제1, 제2, 제3, 제4 불순물 영역
110: 소자 분리막
122, 124, 230: 제1, 제2, 제3 게이트 절연막 패턴
132, 134, 240: 제1, 제2, 제3 게이트 전극
142, 144, 310: 제1, 제2, 제3 게이트 마스크
152, 154: 제1, 제2 게이트 구조물
162, 164, 210: 제1, 제2, 제3 게이트 스페이서
170, 180: 제1, 제2 절연막 175: 절연막 구조물
190: 제1 도전막 200: 제2 기판
220, 250: 제1, 제2 층간 절연막 260, 265: 제1, 제2 플러그
270: 하부 전극 280: 유전막 패턴
290: 상부 전극 300: 커패시터

Claims (10)

  1. 복수 개의 수평 채널 트랜지스터들이 형성된 기판;
    상기 수평 채널 트랜지스터들을 커버하며 상기 기판 상에 형성된 절연막 구조물; 및
    상기 절연막 구조물 상에 형성된 복수 개의 수직 채널 트랜지스터들을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 기판은 셀 영역 및 주변 회로 영역으로 구분되고,
    상기 수평 채널 트랜지스터들은 상기 기판의 주변 회로 영역에 형성되고, 상기 수직 채널 트랜지스터들은 상기 셀 영역의 상기 절연막 구조물 상에 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 기판의 상기 수평 채널 트랜지스터들 하부에는 제1 내지 제3 웰 영역들이 형성된 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 수평 채널 트랜지스터들은 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하며,
    상기 제2 및 제3 웰 영역들은 각각 상기 NMOS 트랜지스터 및 상기 PMOS 트랜지스터 하부에 형성되고, 상기 제1 웰 영역은 상기 제2 및 제3 웰 영역들 하부에 형성되며,
    상기 제1 및 제3 웰 영역들은 N형 불순물이 도핑된 N형 웰이고, 상기 제2 웰 영역은 P형 불순물이 도핑된 P형 웰인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 각 수직 채널 트랜지스터들은,
    하부 및 상부에 각각 제1 및 제2 불순물 영역들을 포함하며, 상기 절연막 구조물 상에 형성된 액티브 패턴;
    상기 액티브 패턴의 일부 측면을 감싸는 게이트 절연막 패턴; 및
    상기 게이트 절연막 패턴 상에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1 기판에 복수 개의 수평 채널 트랜지스터들을 형성하는 단계;
    상기 수평 채널 트랜지스터들을 커버하는 제1 절연막을 상기 제1 기판 상에 형성하는 단계;
    상기 제1 절연막 상에 제2 기판을 접합시키는 단계; 및
    상기 제2 기판에 복수 개의 수직 채널 트랜지스터들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 수평 채널 트랜지스터들을 형성하는 단계 이전에, 상기 제1 기판에 복수 개의 웰 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 웰 영역들을 형성하는 단계는,
    상기 제1 기판에 N형 불순물을 도핑하여 제1 웰 영역을 형성하는 단계; 및
    상기 제1 웰 영역 상부에 P형 불순물 및 N형 불순물을 각각 도핑하여 제2 및 제3 웰 영역들을 형성하는 단계를 포함하며,
    상기 수평 채널 트랜지스터들을 형성하는 단계는 상기 제2 및 제3 웰 영역들 상에 각각 N형 트랜지스터 및 P형 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서, 상기 제1 절연막 상에 상기 제2 기판을 접합시키는 단계 이전에, 상기 제2 기판 상에 도전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 도전막 상에 제2 절연막을 형성하는 단계를 더 포함하며,
    상기 제1 절연막 상에 상기 제2 기판을 접합시키는 단계는 상기 제1 절연막 상에 상기 제2 절연막을 접합시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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