KR20080035915A - 비휘발성 기억 장치 및 그 제조 방법 - Google Patents
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Abstract
비휘발성 기억 장치 및 그 제조 방법을 제공한다. 이 장치는 반도체 기판에 복수의 활성영역을 한정하는 소자분리막과, 상기 활성영역들의 상부를 가로질러 행 방향으로 신장된 제어 게이트 전극과, 상기 제어게이트 전극 및 상기 활성영역들 사이에 개재된 부유 게이트를 포함한다. 열 방향 단면에서 상기 부유게이트의 측벽은 상기 제어게이트 전극 하부로 리세스된 것을 특징이다. 상기 부유게이트의 측벽은 제어게이트 전극의 측벽에 보호막을 형성하고, 상기 보호막으로 제어게이트 전극을 보호하면서 부유게이트를 등방성 식각하여 리세스할 수 있다.
비휘발성, 커플링, 부유게이트
Description
도 1a는 종래기술에 따른 비휘발성 기억 장치의 평면도.
도 1b 및 도 1c는 각각 도 1a의 I-I' 및 II-II'를 따라 취해진 단면도.
도 2 내지 도 4는 본 발명의 바람직한 실시예에 따른 비휘발성 기억 장치 및 그 제조 방법을 설명하기 위한 도면.
도 5는 본 발명의 바람직한 실시예에 따른 비휘발성 기억 장치의 평면도.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더 구체적으로는 비휘발성 기억 장치 및 그 제조 방법에 관한 것이다.
고집적화에 따라 반도체 장치의 수평 크기는 축소되고 있으나, 수직 크기를 축소하는 것은 제한적이다. 따라서, 단위 면적당 식각밀도가 증가하여 패턴의 측벽에 미치는 과식각의 정도는 고집적화에 따라 현저히 증가하는 양상을 보인다.
비휘발성 기억 장치에서, 인접한 부유게이트 간의 커플링은 기입 및 소거시 기억 셀들 간의 간섭을 일으켜 선택 기억 셀의 문턱 전압 및 커플링비에 영향을 준 다. 따라서, 선택된 워드라인을 공유하는 인접 기억셀의 부유게이트들 간의 커플링을 줄일 수 있는 방법에 대한 연구가 필요하다.
도 1a는 종래기술에 따른 비휘발성 기억 장치의 평면도이고, 도 1b 및 도 1c는 각각 도 1a의 I-I' 및 II-II'를 따라 취해진 단면도이다.
도 1a, 1b 및 도 1c를 참조하면, 비휘발성 기억 장치는 열 방향으로 신장된 복수개의 활성영역들(14)와 상기 활성영역들(14)의 상부를 가로질러 행 방향으로 신장된 복수개의 워드라인들을 포함한다. 상기 워드라인은 행 방향으로 신장된 제어게이트 전극(22)과 상기 제어게이트 전극(22) 및 상기 활성영역(14) 사이에 개재된 부유게이트(18)을 포함하고, 상기 부유게이트(18)과 상기 제어게이트 전극(22) 사이에는 게이트간 유전막(20)이 개재된다. 상기 부유게이트(18)과 상기 활성영역(14) 사이에는 터널절연막(16)이 개재되어 이를 통해 전하가 이동된다.
상기 부유게이트(18)은 상기 제어게이트 전극(22)에 자기정렬 식각되어 형성된다. 상기 부유게이트(18)와 상기 제어게이트 전극(22)의 대향 면적은 기억 셀 틀랜지스터의 커플링비에 영향을 주는 것으로서, 대향면적이 넓은 것이 요구된다. 이를 위하여, 상기 활성영역들(14)을 한정하는 소자분리막(12)은 상기 부유게이트(18)보다 낮게 리세스되어 상기 부유게이트(18)의 측벽이 상기 소자분리막(12)보다 높은 것이 바람직하다.
상기 활성영역(14) 상에 부유게이트 패턴을 형성하고, 상기 부유게이트 패턴을 상기 제어게이트 전극(22)에 자기정렬 식각하여 부유게이트(18)을 형성한다. 상기 게이트간유전막(20)은 상기 부유게이트 패턴의 상부 및 측벽에 형성된다. 따라 서, 상기 부유게이트 패턴을 식각하기 위해서는 상기 부유게이트 패턴의 측벽에 형성되어 수직 두께가 두꺼운 게이트간 유전막을 식각하는 것이 요구된다. 이 과정에서, 소자분리막 상부의 제어게이트 전극(22)의 측벽은 과도식각되어 도시된 것과 같이 워드라인은 활성영역 상에서는 폭이 넓고 소자분리막 상에서는 폭이 좁은 구조를 가지게 된다.
이 때, 워드라인의 중앙 부분에서는 제어게이트 전극(22) 하부의 부유게이트들(18)의 측벽에 게이트간 유전막(20)이 유지되고 있지만, 도 1c에 도시된 것과 같이, 워드라인의 가장자리 부분에서는 제어게이트 전극(22) 하부에서 이웃하는 부유게이트들(18) 사이에 게이트간 유전막(20)이 형성되지 않고 직접 대향할 수 있다. 이로 인해, 상기 워드라인 방향에서 이웃한 부유게이트들 간에 커플링이 증가하여, 기입 및 소거시 기억 셀 트랜지스터의 커플링비가 저하되고, 선택 기억 셀에 인접하는 비선택 기억 셀의 부유게이트에 선택 기억 셀의 부유게이트 포텐셜이 커플링되어 소프트 프로그램이 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 워드라인 하부에서 이웃하는 부유게이트들이 직접 대향하지 않고, 제어게이트 전극 또는 게이트간유전막으로 쉴드될 수 있는 구조를 가지는 비휘발성 기억 장치 및 그 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는, 소자분리막 상의 제어게이트 전극의 측벽이 과도식각되더라도, 활성영역들 상에 형성되는 부유게이트 전극의 측벽들이 서로 마주보지 않은 비휘발성 기억 장치 및 그 제조 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 리세스된 측벽을 가지는 부유게이트를 포함하는 비휘발성 기억 장치를 제공한다. 이 장치는 반도체 기판에 복수의 활성영역을 한정하는 소자분리막과, 상기 활성영역들의 상부를 가로질러 행 방향으로 신장된 제어 게이트 전극과, 상기 제어게이트 전극 및 상기 활성영역들 사이에 개재된 부유 게이트를 포함한다. 열 방향 단면에서 상기 부유게이트의 측벽은 상기 제어게이트 전극 하부로 리세스된 것을 특징이다.
상기 기술적 과제를 달성하기 위하여 부유게이트의 측벽을 리세스하는 것을 포함하는 비휘발성 기억 장치의 제조방법을 제공한다. 이 방법은 반도체 기판에 행 방향으로 신장되고 부유게이트 패턴이 형성된 복수개의 활성영역들을 형성하는 것을 포함한다. 상기 부유게이트 패턴이 형성된 기판의 전면에 유전막 및 제어게이트막을 형성하고, 상기 제어게이트막을 패터닝하여 상기 활성영역들 상부를 행 방향으로 가로지르는 제어게이트 전극을 형성한다. 상기 제어게이트 전극 측벽에 보호막을 형성하고, 상기 유전막 및 상기 부유게이트 패턴들을 식각하여 상기 제어게이트 전극과 상기 활성영역들 사이에 각각 개재된 부유게이트를 형성한다. 상기 부유 게이트의 열 방향 측벽 일부를 식각하여 상기 제어게이트 전극 하부로 리세스시킨다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용 이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2 내지 도 4는 본 발명의 바람직한 실시예에 따른 비휘발성 기억 장치 및 그 제조 방법을 설명하기 위한 것으로서, 활성영역과 평행한 방향(워드라인에 수직인 방향)의 단면도들이다.
도 2를 참조하면, 종래의 비휘발성 기억 장치의 제조 방법을 적용하여, 반도체 기판에 소자분리막(도시 안함)을 형성하여 복수개의 활성영역들을 한정한다. 상기 소자분리막은 트렌치 소자분리 기술을 이용하여 형성할 수 있으며, 자기정렬 STI 기술에 의해 활성영역의 전면에 터널 절연막(56) 및 부유게이트 패턴(58)을 형성하여, 상기 부유게이트 패턴(58)에 자기정렬된 소자분리막을 형성할 수 있다.
자기정렬 STI 기술을 적용하면, 부유게이트 패턴들(58) 사이의 갭은 상기 소자분리막으로 채우진다. 셀 트랜지스터의 커플링비 향상을 위하여, 상기 부유게이트 패턴들(58) 사이의 소자분리막은 리세스되어 상기 부유게이트 패턴들(58)의 측벽 일부가 소자분리막 상부로 노출될 수 있다.
도시되지는 않았지만, 반도체 기판에는 복수개의 활성영역들이 열 방향으로 신장되어 있고, 상기 활성영역들 상에 부유게이트 패턴들(58)이 형성됨으로써 상기 부유게이트 패턴들(58)은 열 방향으로 평행하게 신장되어 배치될 수 있다.
계속해서 도 2를 참조하면, 상기 기판의 전면에 유전막(60)을 형성하고, 상기 유전막 상에 제어게이트 전극(62)를 형성한다. 상기 유전막(60)은 상기 부유게이트 패턴들(58)의 상부면 및 측벽을 콘포말하게 덮을 수 있고, 상기 소자분리막 상부도 연속적으로 덮는다. 상기 제어게이트 전극(62)은 상기 유전막(60) 상에 제어게이트막을 형성하고, 포토레지스트 패턴(66)을 식각마스크로 사용하여 상기 제어게이트막을 식각하여 형성할 수 있다. 상기 제어게이트막 상에는 마스크막(64)이 더 형성될 수도 있다. 상기 제어게이트 전극(62)은 상기 반도체 기판에 행 방향으로 신장되어, 상기 활성영역의 상부를 가로지른다.
상기 제어게이트막은 상기 부유게이트 패턴들(58) 사이의 소자분리막 상부의 갭 영역을 채우도록 형성될 수 있고, 상기 제어게이트 전극(62) 또한 상기 부유게이트 패턴(58) 사이의 갭 영역에 채워질 수 있다. 상기 부유게이트 패턴들(58) 사이의 갭 영역에 채워진 제어게이트막이 식각됨으로써, 상기 제어게이트 전극들(62) 사이의 부유게이트 패턴들(58)의 측벽을 덮는 상기 유전막의 측벽부(60s)가 노출된다. 상기 제어게이트 전극들(62)을 형성한 후, 상기 유전막(60)의 일부를 식각하여 제거할 수도 있다.
도 3을 참조하면, 상기 포토레지스트 패턴(66)을 제거한다. 상기 제어게이트 전극(62)의 측벽에 보호막(68)을 형성한다. 상기 보호막(68)은 상기 부유게이트 패턴들(58)에 대해 식각선택성을 가지는 물질로 형성한다. 상기 부유게이트 패턴(58)과 상기 제어게이트 전극(62)은 폴리실리콘으로 형성될 수 있다. 따라서, 상기 보 호막(68)은 실리콘 산화막으로 형성할 수 있다.
상기 제어게이트 전극(62) 상부의 하드마스크막(64)을 식각마스크로 사용하여 상기 유전막(60) 및 상기 부유게이트 패턴(58)을 식각하여, 게이트간 유전막(60a) 및 부유게이트(58a)를 형성한다. 상기 부유게이트 패턴(58)의 측벽에 형성된 유전막(60)은 수직 두께가 두껍기 때문에 이방성 식각시 충분히 식각하여야 제거될 수 있다. 상기 유전막(60) 및 상기 부유게이트 패턴(58)을 식각하는 동안, 상기 소자분리막 상부에서 상기 제어게이트 전극(62)의 측벽이 식각되어, 종래와 같이 상기 제어게이트 전극(62)는 활성영역 상에서 폭이 넓고 소자분리막 상에 폭이 좁은 구조를 가질 수 있다. 그러나, 본 발명에서 상기 제어게이트 전극(62)의 측벽에 보호막(68)이 형성되어 있기 때문에 그 정도는 종래에 비해 현저히 줄어들 수 있다. 종래와 같이 제어게이트 전극(62)의 측벽이 과도식각되면, 상기 부유게이트(58a) 또한 활성영역의 중앙보다 가장자리로 갈수록 폭이 감소하여, 가장자리 일부는 제어게이트 전극(62) 또는 게이트간 유전막(60a)에 의해 쉴드되지 않고, 상기 제어게이트 전극(62) 하부에서 이웃하는 부유게이트들(58a)의 측벽이 대면한다.
도 4를 참조하면, 상기 보호막(68)로써 상기 제어게이트 전극(62)의 측벽을 보호하고, 상기 부유게이트들(58a)의 측벽을 상기 제어게이트 전극(62) 하부로 리세스된 부분(80)을 가지는 리세스된 부유게이트(58f)를 형성한다. 상기 부유게이트(58a)을 등방성 식각하여 리세스된 부유게이트(58f)를 형성할 수 있다. 그 결과, 상기 유전막의 측벽부(60s)는 상기 부유게이트들(58a)의 측벽을 덮고, 부유게이트들(58a)보다 더 넓게 확장된 구조를 가짐으로써 부유게이트들(58a)이 직접 대향하 는 부분을 줄이거나 없앨 수 있다.
도 5에 도시된 것과 같이, 본 발명의 일실시예에 따른 비휘발성 기억 장치의 평면에서, 리세스된 부유게이트(58f)의 측벽은 상기 게이트간 유전막의 측벽부(60s)로 가려진 영역에 형성됨으로써, 인접한 부유게이트들(58f)은 상기 게이트 간 유전막(60) 및 상기 제어게이트 전극(62)을 벗어난 어느 영역에서도 대향하지 않는다.
상술한 것과 같이 본 발명에 따르면, 제어게이트 전극을 형성한 후 제어게이트 전극의 측벽에 보호막을 형성하고 부유게이트를 형성하고, 상기 부유게이트의 측벽을 리세스함으로써 제어게이트 전극 하부에서 이웃하는 부유게이트들이 제어게이트 전극 또는 게이트간 유전막을 벗어나 대향하는 부분을 가지는 것을 막을 수 있다.
결과적으로, 워드라인 방향에서 부유게이트 간의 커플링을 감소시킬 수 있고, 제어게이트 전극의 측벽에 보호막을 형성함으로써, 소자분리막의 상부에서 제어게이트 전극의 측벽이 식각손상되는 것도 억제할 수 있다.
Claims (11)
- 반도체 기판에 복수의 활성영역을 한정하는 소자분리막;상기 활성영역들의 상부를 가로질러 행 방향으로 신장된 제어 게이트 전극; 및상기 제어게이트 전극 및 상기 활성영역들 사이에 개재된 부유 게이트를 포함하되,열 방향 단면에서 상기 부유게이트의 측벽은 상기 제어게이트 전극 하부로 리세스된 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 1에 있어서,상기 부유 게이트들은 상기 소자분리막의 상부면보다 높은 측벽을 가지는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 2에 있어서,상기 부유게이트들과 상기 제어게이트 전극 사이에 개재된 게이트간 유전막을 더 포함하되,상기 게이트간 유전막은 이웃한 활성영역에 형성되어 대향하는 부유 게이트들의 측벽을 덮는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 3에 있어서,상기 제어게이트 전극은 이웃한 활성영역에 형성된 부유 게이트 사이의 갭을 채운 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 3에 있어서,상기 게이트간 유전막은 열방향으로 상기 부유게이트들의 측벽보다 확장된 것을 특징으로 하는 비휘발성 기억 장치.
- 반도체 기판에 행 방향으로 신장되고 부유게이트 패턴이 형성된 복수개의 활성영역들을 형성하는 단계;상기 부유게이트 패턴이 형성된 기판의 전면에 유전막 및 제어게이트막을 형성하는 단계;상기 제어게이트막을 패터닝하여 상기 활성영역들 상부를 행 방향으로 가로지르는 제어게이트 전극을 형성하는 단계;상기 제어게이트 전극 측벽에 보호막을 형성하는 단계;상기 유전막 및 상기 부유게이트 패턴들을 식각하여 상기 제어게이트 전극과 상기 활성영역들 사이에 각각 개재된 부유게이트를 형성하는 단계; 및상기 부유 게이트의 열 방향 측벽일부를 식각하여 상기 제어게이트 전극 하부로 리세스시키는 단계를 포함하는 비휘발성 기억 장치.
- 청구항 6에 있어서,상기 활성영역들을 형성하는 단계는:상기 반도체 기판 상에 터널절연막 및 부유게이트막을 형성하는 단계;상기 부유게이트막, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 복수의 활성영역을 한정하는 트렌치를 형성하고, 상기 활성영역들 상에 각각 상기 트렌치에 정렬된 측벽을 가지는 부유게이트 패턴을 형성하는 단계; 및상기 트렌치 및 상기 부유게이트 패턴들 사이의 갭을 채우는 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 6에 있어서,상기 제어게이트막은 도전막 및 상기 도전막 상에 형성된 하드마스크막을 더 포함하고,상기 게이트간 유전막 및 상기 부유게이트 패턴은 상기 게이트 전극 상부의 하부드마스크막에 자기정렬 식각되는 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 8에 있어서,상기 보호막 및 상기 하드마스크막은 상기 부유게이트막에 대해 식각선택성을 가지는 막인 것을 특징으로 하는 비휘발성 기억 장치.
- 청구항 6에 있어서,상기 부유게이트의 측벽을 리세스시키는 단계에서, 상기 부유게이트의 측벽은 등방성 식각되는 것을 특징으로 하는 비휘발성 기억장치의 제조 방법.
- 청구항 6에 있어서,상기 부유게이트의 리세스된 측벽에 측벽산화막을 형성하는 단계를 더 포함하는 비휘발성 기억장치의 제조방법.
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Cited By (1)
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2006
- 2006-10-20 KR KR1020060102578A patent/KR20080035915A/ko not_active Application Discontinuation
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| US9006813B2 (en) | 2012-08-31 | 2015-04-14 | SK Hynix Inc. | Nonvolatile memory device and method for fabricating the same |
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