CN104952873B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括：层间电介质，其被层叠且彼此间隔开；沟道层，其穿通层间电介质；线图案区，每个线图案区包围沟道层的侧壁以设置在层间电介质之间；阻挡图案，其沿着每个线图案区的表面和沟道层的侧壁形成；防反应图案，其沿着每个线图案区的第一区的表面形成在阻挡图案上，第一区与沟道层相邻；保护图案，其在防反应图案上填充在第一区中；以及第一金属层，其填充在每个线图案区的第二区中。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2014年3月27日提交的申请号为10-2014-0035956的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种示例性实施例涉及一种半导体器件，且更具体而言，涉及一种三维(3D)半导体器件及其制造方法。
背景技术
已经研发了各种结构的半导体器件用于增加集成度。例如，已经提出了包括具有三维布置的存储器单元的三维半导体器件。
三维半导体器件包括交替地层叠在彼此顶部上的层间电介质和导电图案、以及穿通层间电介质和导电图案的沟道层。存储器单元于是沿着沟道层布置成三维结构。
可以通过交替地层叠层间电介质和牺牲层、然后用导电图案代替牺牲层来形成三维半导体器件。然而，在用导电图案来代替牺牲层的工艺期间，可能破坏一些导电图案。
发明内容
本发明的各种示例性实施例针对一种具有降低的工艺误差的半导体器件及其制造方法。
根据本发明的一个实施例，一种半导体器件可以包括：层间电介质，其被层叠且彼此间隔开；沟道层，其穿通层间电介质；线图案区，每个线图案区包围沟道层的侧壁以设置在层间电介质之间；阻挡图案，其沿着每个线图案区的表面和沟道层的侧壁形成；防反应图案，其沿着每个线图案区的第一区的表面形成在阻挡图案上；第一区，其与沟道层相邻；保护图案，其在防反应图案上填充在第一区中；以及第一金属层，其填充在每个线图案区的第二区中。
根据本发明的另一个实施例，一种制造半导体器件的方法可以包括以下步骤：形成层叠的层间电介质，所述层间电介质具有穿通其的沟道层和插入在其之间的开口，其中，开口包括适于开放沟道层的侧壁的线图案区，以及与线图案区的端部连接的焊盘图案区；沿着开口的表面形成阻挡层；在每个线图案区的第一区中形成防反应图案和保护图案，第一区与沟道层相邻；以及形成第一金属层以填充在每个线图案区的第二区中。
附图说明
通过参照附图详细地描述本发明的示例性实施例，本发明的以上和其他的特征和优点对于本领域的普通技术人员将变得更加明显，其中：
图1是说明根据本发明的一个实施例的半导体器件的立体图；
图2说明沿着图1所示的“I-I’”截取的线图案的截面图；
图3说明沿着图1所示的线“II-II’”截取的焊盘图案的截面图；
图4A至图4D是说明根据本发明的一个示例性实施例的制造半导体器件的方法的图；
图5A至图5L是说明根据本发明的一个实施例的制造半导体器件的方法的图；
图6和图7是说明根据本发明的示例性实施例的半导体器件的单元结构的立体图；
图8是说明根据本发明的一个示例性实施例的存储系统的配置的框图；以及
图9是说明根据本发明的一个示例性实施例的计算系统的配置的框图。
具体实施方式
在下文中将参照附图更全面地描述本发明，附图中示出了本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。
附图可能不一定按比例，在某些情况下，为了清楚地说明所述实例或实施方式的某些特征，可能对附图中的至少一些结构的比例做夸大处理。在以具有呈多层结构的两层或更多层的附图或描述来呈现特定实例时，所示的这些层的相对位置关系或者布置这些层的顺序反映了所述或所示的实例的特定实施方式，而不同的相对位置关系或布置这些层的顺序也是可以的。另外，所述或所示的多层结构的实例可以不反映特定的多层结构中存在的所有层(例如，在两个所示的层之间可以存在一个或更多个额外的层)。作为特定的实例，当多层结构中的所述或所示的第一层被称为在第二层“上”或“之上”、或者在衬底“上”或“之上”时，第一层可以是直接形成在第二层或者衬底上，但是也可以表示可在第一层和第二层或第一层和衬底之间存在一个或更多个中间层的结构。
在附图中，为了便于说明，部件的厚度和长度相比于实际的物理厚度和长度被夸大。在以下描述中，已知的相关功能和组成的详细解释可能被省略，以避免不必要地混淆本发明的主题。在说明书和附图中，相似的附图标记表示相似的元件。
此外，“连接/耦接”表示一个部件与另一个部件直接耦接、或者经由另一部件间接耦接。在本说明书中，只要未特意提及，单数形式可以包括复数形式，反之亦然。此外，在本说明书中使用的“包括”或“包括有”表示可以存在或增加一个或更多个部件、步骤、操作和元件。
图1是说明根据本发明的一个示例性实施例的半导体器件的立体图。
参见图1，半导体器件包括接触区CONTACT和单元区CELL。单元区CELL是设置有包括具有三维布置的存储器单元的存储串的区域。接触区CONTACT是设置有与存储串连接的接触插塞(未示出)的区域。
存储串包括沿着穿通交替层叠的第一层间电介质101和线图案LP的沟道层CH串联连接的存储器单元，使得第一层间电介质101层叠在线图案LP的顶部上。线图案LP可以表示与存储器单元连接的字线。存储器单元限定在线图案LP和沟道层CH之间的交叉处，并且沿着沟道层CH层叠。沟道层CH的结构可以根据要形成的存储串的结构而改变成各种其他的形状，诸如直线结构、U型结构和W型结构。层叠在用作字线的线图案LP的上侧或下侧的结构也可以根据要形成的存储串的结构来形成。
第一层间电介质101和线图案LP从单元区CELL延伸以在接触区CONTACT形成台阶结构。即，线图案LP之中的设置在下侧的线图案LP朝向接触区CONTACT延伸地更长，由此形成台阶结构，并且第一层间电介质101之中的设置在下侧的第一层间电介质101朝向接触区CONTACT延伸地更长，由此形成台阶结构。第一层间电介质101和线图案LP由第一缝隙SL1分成每个都具有台阶结构的层叠体。另外，形成在单元区CELL的第二缝隙SL2穿通包括第一层间电介质101和线图案LP的每个层叠体。层叠的第一层间电介质101和线图案LP的数目可以根据期望层叠的存储器单元的数目来变化。第一缝隙SL1和第二缝隙SL2可以利用绝缘层来填充。
线图案LP包括延伸至接触区CONTACT的端部。线图案LP的端部可以在第一牺牲层103插入在其之间时划分。即，线图案LP中的一个包括在插入与所述一个线图案LP形成在同一层上的第一牺牲层103时划分的端部。每个线图案LP的端部具有与第一缝隙SL1相邻的侧壁。
线图案LP的端部分别与设置在接触区CONTACT的焊盘图案PAD连接。焊盘图案PAD可以具有比线图案LP更大的厚度。第一牺牲层103可以延伸直至位于焊盘图案PAD之间。第二牺牲图案111P可以形成在设置于两个焊盘图案PAD中的每个之间的第一牺牲层103上。焊盘图案PAD可以利用各种方法来形成，且根据形成焊盘图案PAD的工艺可以省略或去除第二牺牲图案111P。
每个第一层间电介质101可以延伸直至每个焊盘图案PAD的与第一层间电介质101接触的端部。第一牺牲层103可以设置在第一层间电介质101的上侧，同时与第一层间电介质101接触。
在下文中，形成有线图案LP的区域被称作为线图案区，形成有焊盘图案PAD的区域被称作为焊盘图案区。每个限定在第一层间电介质101之间的线图案区包围沟道层CH。每个线图案区包括第一区P1和不包括第一区P1的第二区P2。第一区P1是与沟道层CH和第一牺牲层103相邻的区域，第二区P2是与第一区P1连接、同时与第一缝隙SL1或第二缝隙SL2相邻的区域。第二区P2是限定在第一区P1和第一缝隙SL1之间、或者第一区P1和第二缝隙SL2之间的区域。焊盘图案区具有由第一牺牲层103和第二牺牲图案111P限定的侧壁，以及通过第一缝隙SL1开放。
图2说明沿着图1所示的线“I-I’”截取的线图案的截面图。
参见图2，线图案LP形成在线图案区中。线图案区具有由沟道层CH限定的侧壁同时包围沟道层CH，以及由第一缝隙SL1和第二缝隙SL2开放。线图案LP可以形成在沿着线图案区的表面形成的阻挡电介质层161上。阻挡电介质层161可以从线图案区起沿着第一缝隙SL1和第二缝隙SL2的表面延伸。
沟道层CH可以被多层电介质M包围。多层电介质M可以包括隧道电介质层、数据储存层和阻挡电介质层中的至少一个。隧道电介质层可以与沟道层CH接触同时包围沟道层CH，数据储存层可以与隧道电介质层接触同时包围隧道电介质层，阻挡电介质层可以与数据储存层接触同时包围数据储存层。隧道电介质层可以由氧化硅层形成，数据储存层可以由能够以各种形式储存电荷的材料层形成。例如，数据储存层可以由多晶硅层或氮化硅层形成，所述多晶硅层被配置成将电荷浮置，所述氮化硅层被配置成捕获电荷。阻挡电介质层可以包括氧化硅层和具有比氧化硅层更高的介电常数的高k电介质层中的至少一个。
线图案LP可以包括：阻挡图案的第一部分163BP、防反应图案167P、第二保护图案169P、第一金属晶种图案171P、以及第一金属层173。
阻挡图案的第一部分163BP沿着线图案区的表面形成，且通过第一缝隙SL1和第二缝隙SL2而划分。阻挡图案的第一部分163BP防止第一金属晶种图案171P和第一金属层173的金属穿透至多层电介质M和沟道层CH中。阻挡图案的第一部分163BP可以由金属或金属氮化物(例如，TiN)来形成。
防反应图案167P沿着线图案区的第一区(图1中的P1)的表面形成在阻挡图案的第一部分163BP上。防反应图案167P防止阻挡图案的第一部分163BP与第二保护图案169P直接接触，使得防止阻挡图案的第一部分163BP与第二保护图案169P之间的反应，由此防止阻挡图案的第一部分163BP的厚度减小和防止形成新的材料层。由于通过防反应图案167P保证了阻挡图案的第一部分163BP的厚度，所以保证了阻挡图案的第一部分163BP的金属阻挡功能。防反应图案167P可以包括氧化物层。
第二保护图案169P在防反应图案167P上填充在线图案区的第一区(图1中的P1)中。第二保护图案169P由具有相对于防反应图案167P和阻挡图案的刻蚀选择性的材料形成。例如，第二保护图案169P可以包括多晶硅。
第一金属晶种图案171P沿着线图案区的第二区(图1中的P2)的表面形成，且第一金属层173从第一金属晶种图案171P生长以填充在线图案区的第二区(图1中的P2)中。第一金属晶种图案171P和第一金属层173可以由具有比多晶硅更低的电阻的金属材料形成，以降低线图案LP的电阻。例如，第一金属晶种图案171P和第一金属层173可以包括钨。
图3说明沿着图1所示的线“II-II’”截取的焊盘图案的截面图。
参见图3，焊盘图案PAD具有由第一牺牲层103和第二牺牲图案111P限定的侧壁，并且形成在由第一缝隙SL1开放的焊盘图案区中。焊盘图案区与线图案区的端部连接。焊盘图案PAD可以形成在沿着焊盘图案区的表面形成的阻挡电介质层161上。可以形成焊盘图案PAD，同时在焊盘图案区中与第一缝隙SL1间隔开。即，焊盘图案可以被形成为填充在焊盘图案区的一部分中。
焊盘图案PAD可以包括阻挡图案的第二部分163AP、刻蚀停止图案185P、第二金属晶种图案183P、以及第二金属层189。阻挡图案的第二部分163AP、刻蚀停止图案185P、第二金属晶种图案183P以及第二金属层189填充在焊盘图案区的一部分中，使得焊盘图案区从焊盘图案区的边缘以预定的宽度开放。
阻挡图案的第二部分163AP表示从如图2所示的阻挡图案的第一部分163BP延伸的一部分，并且沿着焊盘图案区的表面形成。阻挡图案的第二部分163AP由第一缝隙SL1分开。阻挡图案的第二部分163AP与阻挡图案的第一部分163BP整体地形成，并且由与阻挡图案的第一部分163BP相同的材料形成。阻挡图案的第二部分163AP具有比阻挡图案的第一部分163BP更小的厚度。
刻蚀停止图案185P在焊盘图案区中沿着阻挡图案的第二部分163AP的表面形成。刻蚀停止图案185P形成为与另一个反应层反应的阻挡图案的材料。刻蚀停止图案185P具有相对于第二金属晶种图案183P和第二金属层189的刻蚀选择性。例如，刻蚀停止图案185P可以包括通过将用于阻挡图案的TiN与用于反应层的硅反应而形成的TiNSix，其中，x是自然数。
第二金属晶种图案183P在刻蚀停止图案185P上沿着焊盘图案区的表面形成。第二金属层189从第二金属晶种图案183P生长，以填充在焊盘图案区中。第二金属晶种图案183P和第二金属层189可以由具有比多晶硅更低的电阻的金属材料形成，以降低焊盘图案PAD的电阻。例如，第二金属晶种图案183P和第二金属层189可以包括钨。
根据图2所示的上述结构，阻挡图案的与沟道层CH相邻的第一部分163BP通过第二保护图案169P来保护。因此，防止阻挡图案的第一部分163BP由于在形成第一金属晶种图案171P的沉积工艺期间产生的气体而被破坏。
根据图2所示的本发明，由于防反应图案167P形成在阻挡图案的第一部分163BP与第二保护图案169P之间，所以防止了阻挡图案的第一部分163BP与第二保护图案169P反应并且变薄。以这种方式，保证了阻挡图案的第一部分163BP的厚度。
根据本发明，防止阻挡图案的第一部分163BP被破坏，使得改善了存储器单元的特性。
根据本发明，焊盘图案PAD被形成为具有比线图案LP更大的厚度，由此保证接触插塞(未示出)与焊盘图案PAD连接时的接触余量。
图4A至图5L是说明根据本发明的一个示例性实施例的制造半导体器件的工艺的图。图4A至图4D是描述开放焊盘图案区和线图案区的工艺的立体图，其特别说明了图1所示的接触区。图5A至图5L是沿着图1的线“II-II’”截取的接触区的截面图，用以描述形成焊盘图案和线图案的工艺。
参见图4A，交替地层叠第一层间电介质101和第一牺牲层103，使得第一层间电介质101中的一个层叠在第一牺牲层103中的一个的顶部上。层叠的第一层间电介质101和第一牺牲层103的数目可以变化。第一层间电介质101和第一牺牲层103可以形成在包括利用绝缘层(未示出)涂覆的下部结构(未示出)的衬底(未示出)上。下部结构可以是通过将杂质注入至衬底上而获得的源极区、或者通过在衬底上形成掺杂多晶硅层并且将掺杂多晶硅层图案化而获得的源极区。可替选地，下部结构可以是具有内部设置的管道沟槽的管道栅。
在形成线图案和焊盘图案的层形成第一牺牲层103。第一牺牲层103由与形成第一层间电介质101的材料不同的材料形成。第一牺牲层103可以具有相对于第一层间电介质101的刻蚀选择性。例如，第一层间电介质101可以由氧化物层形成，第一牺牲层103可以由具有相对于氧化物层的刻蚀选择性的氮化物层形成。
随后，通过刻蚀第一层间电介质101和第一牺牲层103来形成台阶结构。台阶结构的每个台阶由单个第一层间电介质101和形成在所述单个第一层间电介质101上的单个第一牺牲层103组成。每个第一牺牲层103的一部分经由台阶结构暴露。
尽管未示出，但是可以在形成台阶结构之后或之前形成图1和图2所述的沟道层CH。在形成沟道层CH时，形成穿通第一层间电介质101和第一牺牲层103的穿通孔，然后在穿通孔中形成沟道层CH。可以通过沿着穿通孔的表面形成半导体层使得穿通孔的中心区域被开放而以管的形式提供沟道层CH。可替选地，可以通过在穿通孔中形成半导体层使得穿通孔的中心区域被填充而将沟道层CH提供为掩埋型。可替选地，沟道层CH可以形成为管型和掩埋型的组合结构。为管型的沟道层CH的中心区域可以用绝缘材料来填充。在形成沟道层CH之前，还可以沿着穿通孔的表面形成图2中所述的多层电介质M。
参见图4B，沿着经由台阶结构暴露出的第一牺牲层103的表面形成第二牺牲层111。第二牺牲层111沿着台阶结构的侧壁和上表面形成。第二牺牲层111可以具有相对于第一层间电介质101的刻蚀选择性。第二牺牲层111可以由与形成第一牺牲层103相同的材料形成。例如，第二牺牲层111可以由氮化物层形成。
随后，沿着第二牺牲层111的表面形成第一保护层113。第一保护层113由具有不佳台阶覆盖特性的绝缘材料形成。第一保护层113由如下的绝缘材料形成，其允许在台阶结构的上表面上的沉积厚度D3比在台阶结构的侧壁上的沉积厚度D4更大。例如，第一保护层113可以包括：高密度等离子体氧化物(“HDP”)层、等离子体增强正硅酸乙酯氧化物(“PE-TEOS”)层、未掺杂的硅酸盐玻璃氧化物(“USG”)层中的至少一个。
参见图4C，刻蚀图4B所示的第一保护层113，以暴露出沿着台阶结构的侧壁形成的第二牺牲层111，由此形成第一保护图案113P。可以经由湿法刻蚀工艺来刻蚀第一保护层113。由于台阶结构的上表面上的第一保护层113的厚度比台阶结构的侧壁上的第一保护层113的厚度更大，所以即使形成在台阶结构的侧壁上的第一保护层113的一部分经由刻蚀工艺而被去除，形成在台阶结构的上表面上的第一保护层113也可以保留并且形成第一保护图案113P。利用第一保护图案113P作为刻蚀掩模，经由刻蚀工艺来去除第二牺牲层111的一些部分，由此形成彼此分开的第二牺牲图案111P，并且暴露出第一牺牲层103的侧壁。第二牺牲图案111P形成在第一牺牲层103上。
参见图4D，形成第二层间电介质141以覆盖台阶结构，所述台阶结构包括第二牺牲图案111P和每个都交替地层叠在每个第一牺牲层103上的第一层间电介质101。在图4D中，说明了清楚地示出开口151的第二层间电介质141的一部分。第二层间电介质141可以由氧化物层来形成。第二层间电介质141的表面可以通过平坦化工艺来平整。
随后，形成缝隙(未示出)以穿通第二层间电介质141、第一保护图案113P、第二牺牲图案111P、第一牺牲层103以及第一层间电介质101，由此开放第二牺牲图案111P和第一牺牲层103的侧壁。缝隙可以包括以上图1所述的第一缝隙SL1和第二缝隙SL2。缝隙的形状和数目不限制，并且可以采用各种形式来提供。
随后，通过刻蚀工艺来去除经由缝隙的侧壁暴露出的第二牺牲图案111P和第一牺牲层103，由此形成开口151。每个开口151包括焊盘图案区151A和线图案区151B。焊盘图案区151A与线图案区151B的端部连接。尽管未示出，但是线图案区151B延伸至单元区(图1中的CELL)，并且包括与沟道层(图1和图2中的CH)和第一牺牲层103相邻的第一区P1以及与第一区(图1中的P1)连接的第二区(图1中的P2)，并且将沟道层CH的侧壁开放。
参见图5A，层间电介质141和101被形成为在插入每个包括线图案区151B和焊盘图案区151A的开口的同时层叠、由缝隙SL1分开、并且被图1和图2所示的沟道层CH穿通。焊盘图案区151A是通过去除彼此重叠的第二牺牲图案111P和第一牺牲层103中的每个的一些部分来限定的区域。线图案区151B是通过去除不与第二牺牲图案111P重叠的第一牺牲层103的一些部分来限定的区域。因此，焊盘图案区151A的垂直宽度W1比线图案区151B的垂直宽度W2更大。
参见图5B，沿着每个包括线图案区151B和焊盘图案区151A的开口的表面和图5A所示的缝隙SL1的表面形成阻挡层163。在形成阻挡层163之前，还可以形成阻挡电介质层161。阻挡电介质层161可以由诸如Al2O3的氧化物层形成。阻挡层163可以由例如可阻挡金属材料的金属氮化物材料(例如，TiN)形成。
随后，沿着开口151A和151B以及缝隙SL1的表面在阻挡层163上形成防反应层167。形成防反应层167以防止阻挡层163与防反应层167和随后要形成的第二保护层169反应。防反应层167包括氧化物层。
在防反应层167上形成第二保护层169。第二保护层169被形成为具有能够填充较窄的线图案区151B、同时开放较宽的焊盘图案区151A的中心区域的厚度。第二保护层169由如下材料形成：所述材料由与造成阻挡层163损坏的刻蚀物质不同的刻蚀物质来刻蚀。即，第二保护层169可以具有相对于阻挡层163的刻蚀选择性。另外，第二保护层169可以具有相对于防反应层167的刻蚀选择性。例如，第二保护层169可以包括刻蚀速率为由氧化物层形成的防反应层167的50倍的多晶硅，并且可以通过与导致由TiN形成的阻挡层163损失的H2SO4不同的刻蚀物质来去除。通过防反应层167来防止第二保护层169与阻挡层163接触。因此，防止阻挡层163的一些厚度与第二保护层169反应，由此保证阻挡层163的金属阻挡功能。
参见图5C，利用相对于防反应层167和阻挡层163选择性地刻蚀第二保护层169的刻蚀物质来刻蚀第二保护层169，由此去除第二保护层169的形成在焊盘图案区151A、缝隙SL1以及线图案区151B的第二区(图1中的P2)中的一部分。结果，第二保护图案169P保留在线图案区151B的第一区(图1中的P1)中。如以上参照图5B所述，第二保护层169被形成为在线图案区151B的中心区域中填充，同时开放焊盘图案151A的中心区域，使得用于第二保护层169的刻蚀物质难以渗入线图案区151B的内部，而易于渗入焊盘图案区151A的内部。因此，第二保护图案169P可以保留在线图案区151B中，并且焊盘图案区151A内部的第二保护层169可以完全被去除。在形成第二保护图案169P时，可以使用相对于阻挡层163对第二保护层169具有更高刻蚀速率的刻蚀物质，而不使用H2SO4，由此防止阻挡层163被破坏。
随后，通过湿法刻蚀或干法刻蚀来去除由第二保护图案169P暴露出的防反应层167，由此形成防反应图案167P。去除防反应层167的形成在焊盘图案区151A、缝隙SL1以及线图案区151B的第二区(图1中的P2)中的一部分，使得防反应图案167P保留在线图案区151B的第一区(图1中的P1)中。
参见图5D，沿着在图5A所示的焊盘图案区151A和图5A所示的缝隙SL1内开放的阻挡层163的表面以及在图5A中示出为开放的线图案区151B的第二区(图1中的P2)的表面形成第一金属晶种层171。第一金属晶种层171由具有比多晶硅更低的电阻的金属层形成，并且被均匀地沉积。例如，第一金属晶种层171可以包括钨。在沉积第一金属晶种层171时，可产生气体。此气体可破坏阻挡层163。如果与沟道层(图2中的CH)相邻的阻挡层163被破坏，则可能降低存储器单元特性。根据本发明的一个实施例，通过第二保护图案169P来阻挡与沟道层(图2中的CH)相邻的阻挡层163，由此防止存储器单元特性由于阻挡层163的破坏而降低。
此后，在第一金属晶种层171上形成第一掩模层172。第一掩模层172可以由具有不佳台阶覆盖特性的氧化物层形成。如果第一掩模层172由氧化物层形成，则第一掩模层172可以在100℃的温度或低于该温度形成，以防止第一金属晶种层171被氧化。第一掩模层172被形成为具有能够开放具有相对较大宽度的焊盘图案区151A的中心区域、同时填充以相对较窄的宽度开放的线图案区151B的第二区(图1中的P2)的厚度。
参见图5E，经由湿法刻蚀或干法刻蚀来刻蚀图5D所示的第一掩模层172，从而去除第一掩模层172的形成在焊盘图案区151A和缝隙SL1中的一部分。结果，第一掩模图案172P保留在图5A所示的线图案区151B的第二区(图1中的P2)中。如以上参照图5D所述，第一掩模层172被形成为填充线图案区151B的中心区域，同时开放焊盘图案区151A的中心区域，使得第一掩模层172的刻蚀物质难以渗入线图案区151B的内部，而易于渗入焊盘图案区151A的内部。因此，第一掩模图案172P保留在线图案区151B中，且焊盘图案区151A内部的第一掩模层172被完全去除。
因此，利用第一掩模图案172P作为刻蚀阻挡层来去除第一金属晶种层171的在图5A所示的焊盘图案区151A和图5A所示的缝隙SL1暴露的一部分，由此在图5A所示的线图案区151B的第二区(图1中的P2)中形成第一金属晶种图案171P。利用第一掩模图案172P作为刻蚀阻挡层在均匀沉积且具有小厚度的第一金属晶种层171上执行形成第一金属晶种图案171P的刻蚀工艺。因此，在用于形成第一金属晶种图案171P的刻蚀工艺期间发生的对线图案区151B中的第一金属晶种层171的破坏被最小化。
参见图5F，去除图5E所示的第一掩模图案172P，从而开放图5A所示的线图案区151B的第二区，且暴露出第一金属晶种图案171P。
参见图5G，从第一金属晶种图案171P选择性地生长第一金属层173，由此利用第一金属层173来填充图5A所示的线图案区151B的第二区(图1中的P2)。根据本发明的一个实施例，通过在线图案区151B的第二区(图1中的P2)上执行选择性的生长工艺而利用第一金属层173来填充线图案区151B的第二区(图1中的P2)，由此消除对在每个线图案区151B中单独地形成第一金属层173的刻蚀工艺的需求。例如，为了利用第一金属层173来同时填充具有不同尺寸的线图案区151B和焊盘图案区151A，在线图案区151B中过度地生长第一金属层173以填充在图5A所示的焊盘图案区151A中。结果，需要执行额外的刻蚀工艺来去除第一金属层173的存在于线图案区151B外部的一部分，使得第一金属层173由线图案区151B分开。然而，根据本发明的一个实施例，防止在焊盘图案区151A中形成第一金属层173，由此省略对第一金属层173执行的刻蚀工艺。因此，防止线图案区151B内部的第一金属层173由于可对第一金属层173执行的刻蚀工艺而被破坏，由此保证第一金属层173的位于线图案区151B内部的区域，同时降低线图案(图2中的LP)的电阻。
参见图5H，在形成第一金属层173之后，形成反应层181，所述反应层181通过与阻挡层163反应而形成刻蚀停止层。沿着在图5A所示的焊盘图案区151A中暴露的阻挡层163和图5A所示的缝隙SL1的表面以及图5A所示的线图案区151B中的第一金属层173的表面均匀地沉积反应层181。反应层181可以包括形成TiNSix的多晶硅，其中，x是自然数，其通过与由TiN形成的阻挡层163反应而相对于金属具有刻蚀选择性。
沿着反应层181的表面形成第二金属晶种层183。第二金属晶种层183均匀地沉积，并且由具有比多晶硅更低的电阻的金属层形成。例如，第二金属晶种层183可以包括钨。
参见图5I，反应层181通过阻挡层163的一些厚度与图5H所示的阻挡层163反应，由此形成刻蚀停止层185。刻蚀停止层185可以包括通过将由TiN形成的阻挡层163与由多晶硅形成的反应层181反应而形成的TiNSix。由于如此形成的刻蚀停止层185的缘故，具有比阻挡层163的初始厚度更小的厚度的阻挡层163A保留在图5A所示的缝隙SL1和焊盘图案区151A中，并且具有与阻挡层163的初始厚度相同的厚度的阻挡层163B保留在图5A所示的线图案区151B中。
随后，在焊盘图案区151A中的第二金属晶种层183上形成第二掩模图案187。通过在第二金属晶种层183上形成具有良好台阶覆盖的氧化物层以填充在焊盘图案区151A中、然后经由湿法刻蚀工艺或干法刻蚀工艺来去除位于缝隙SL1内部的氧化物层，来形成第二掩模图案187。
参见图5J，利用图5I所示的第二掩模图案187作为刻蚀阻挡层来去除图5I所示的第二金属晶种层183的在图5A所示的缝隙SL1中暴露的一部分，由此在图5A所示的焊盘图案区151A中形成第二金属晶种图案183P。可以经由湿法刻蚀工艺或等离子体刻蚀工艺来执行用于形成第二金属晶种图案183P的刻蚀工艺。如以上在图5I中所述，图5I所示的刻蚀停止层185具有相对于第二金属晶种层183的刻蚀选择性，且因而在湿法刻蚀工艺期间用作湿法刻蚀停止层。因此，刻蚀停止层185防止图5B所示的线图案区151B中的第一金属层173在用于第二金属晶种层183的刻蚀工艺期间被破坏。
随后，去除第二掩模图案187、刻蚀停止层185的未被第二金属晶种图案183P阻挡的一部分、以及图5H所示的其余的反应层181。因此，刻蚀停止图案185P保留在焊盘图案区151A中的第二金属晶种图案183P的下侧。
参见图5K，从第二金属晶种图案183P选择性地生长第二金属层189，以填充在图5A所示的焊盘图案区151A中。根据本发明的一个实施例，焊盘图案区151A是经由选择性生长工艺利用第二金属层189来填充的，因此不需要执行额外的刻蚀工艺来将第二金属层189保留在焊盘图案区151A中。
参见图5L，去除图5K所示的阻挡层163A的由第一金属层173和第二金属层189暴露出的部分，由此形成阻挡图案。阻挡图案包括保留在图5A所示的线图案区151B中的第一部分163BP和保留在图5A所示的焊盘图案区151A的第二部分163AP。因此，形成彼此具有不同结构的焊盘图案PAD和线图案LP。
根据本发明的制造方法使得阻挡图案的与沟道层(图2中的CH)相邻的第一部分163BP通过防反应图案167P和第二保护图案169P来保护，而不直接暴露于用作形成阻挡图案的刻蚀物质。本发明的一个实施例防止存储器单元的特性由于阻挡图案的与沟道层CH相邻的第一部分163BP的破坏而降低。
由于焊盘图案区和线图案区每个都是利用经由选择性生长方法而单独形成的金属层来填充的，所以根据本发明的一个实施例的制造方法单独地控制填充焊盘图案区的金属层生长工艺和填充线图案区的金属层生长工艺。因此，即使焊盘图案区的尺寸与线图案区的尺寸不同，也可执行适合焊盘图案区和线图案区的尺寸的金属层生长工艺，使得省略在区之间将金属层分离的刻蚀工艺。结果，防止焊盘图案区中的金属层和线图案区中的金属层在由区来将金属层分离的刻蚀工艺期间被破坏。根据本发明的一个实施例，防止焊盘图案区的内部或线图案区的内部由于金属层被破坏而开放。因此，本发明的一个实施例防止击穿现象(punch phenomenon)，其中与焊盘图案区连接的接触插塞穿通由于金属层的破坏而被开放的焊盘图案区，由此导致线图案之间的桥接。
图6和图7是说明根据本发明的示例性实施例的半导体器件的单元结构的立体图。
图6说明通过沿着U型沟道层CH布置的存储器单元形成的三维存储串。
参见图6，单元结构包括层叠在衬底SUB上的管道栅PG、字线WL_D和WL_S、至少一个第一选择线SSL、以及至少一个第二选择线DSL。第一选择线SSL可以是源极选择线，第二选择线DSL可以是漏极选择线。单元结构包括U型沟道层CH和包围沟道层CH的多层电介质M。多层电介质M的配置与图2所示的相同。
沟道层CH包括管道沟道层P_CH以及从管道沟道层P_CH突出的源极侧沟道层S_CH和漏极侧沟道层D_CH。附图示出源极侧沟道层S_CH和与源极侧沟道层S_CH成对的漏极侧沟道层D_CH与管道沟道层P_CH连接的实例。然而，根据存储串的形状，两个或更多个源极侧沟道层S_CH可以与管道沟道层P_CH连接，或者两个或更多个漏极侧沟道层D_CH可以与管道沟道层P_CH连接。
源极侧沟道层S_CH穿通源极侧字线WL_S和第一选择线SSL，漏极侧沟道层D_CH穿通漏极侧字线WL_D和第二选择线DSL。源极侧沟道层S_CH与源极线SL连接，漏极侧沟道层D_CH与位线BL连接。
根据上述结构，串联连接的至少一个漏极选择晶体管、存储器单元以及至少一个源极选择晶体管形成单个存储串，同时被布置成U形。
可以通过形成管道栅PG、然后使用经由图4A至图5L所述的工艺，来形成上述的单元结构。
图7示出通过沿着直线型沟道层CH布置的存储器单元形成的三维存储串。
参见图7，单元结构包括顺序层叠在包括源极区的衬底SUB上的至少一个第一选择线LSL、字线WL和至少一个第二选择线USL。单元结构包括与衬底SUB连接并且形成为直线型的沟道层CH，以及包围沟道层CH的多层电介质M。多层电介质M的配置与图2所示的相同。沟道层CH可以连接在衬底SUB和位线BL之间。具体地，沟道层CH可以与衬底SUB的源极区连接。
第一选择线LSL和第二选择线USL之间的字线WL可以具有与图1和图2所示的线图案LP相同的结构。字线WL延伸至接触区，并且与图1至图3所述的焊盘图案PAD连接。第一选择线LSL和第二选择线USL可以具有与字线WL相同的结构，或者具有与字线WL不同的结构。
根据上述结构，串联连接的至少一个第一选择晶体管、存储器单元以及至少一个第二选择晶体管形成单个存储串，同时被层叠成直线。
上述的单元结构可以利用经由图4A至图5L所述的工艺来形成。
图8是说明根据本发明的一个示例性实施例的存储系统的配置的框图。
参见图8，根据本发明的一个示例性实施例的存储系统1100包括存储器件1120和存储器控制器1110。
存储器件1120具有参照图1至图7的示例性实施例所述的结构。另外，存储器件1120可以是由多个快闪存储器芯片组成的多芯片封装体。
存储器控制器1110被配置成控制存储器件1120，并且可以包括静态RAM(“SRAM”)1111、中央处理单元(“CPU”)1112、主机接口1113、错误检查和校正电路(“ECC”)1114、以及存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的整体控制操作，主机接口1113被提供有与存储系统1100连接的主机的数据交换协议。另外，ECC 1114检测并校正从存储器件1120读取的数据中包括的错误，存储器接口1115执行与存储器件1120的接口。存储器控制器1110还可以包括储存用于与主机接口的码数据的只读存储器(ROM)。
具有以上结构的存储系统1110可以是存储卡或固态盘(“SSD”)，其每个都具有与存储器控制器1110耦接的存储器件1120。例如，当存储系统1100是SSD时，存储器控制器1110可以经由包括如下的各种接口协议之一与外部(例如，主机)通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连-快速(PCI-E)、串行高级技术附件(SATA)协议、并行高级技术附件(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小型设备接口(ESDI)协议、智能驱动电子(IDE)协议等。
图9是说明根据本发明的一个示例性实施例的计算系统的配置的框图。
参见图9，根据本发明的一个示例性实施例的计算系统1200包括与系统总线1260电连接的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250、以及存储系统1210。另外，当计算系统1200是移动设备时，计算系统1200还可以包括电池，所述电池被配置成向计算系统1200供应操作电压，以及包括应用芯片组、照相图像处理器以及移动DRAM。
存储系统1210可以包括以上参照图8所述的存储器件1212和存储器控制器1211。
如从以上可清楚的是，通过填充在线图案区的一部分中的保护图案来保护形成在与形成有存储器单元的字线的区域相对应的线图案区内的阻挡图案，由此防止阻挡图案被破坏，且因而改善存储器单元的特性。
防反应图案形成在线图案区的阻挡图案与保护图案之间，以防止阻挡图案与保护图案反应，且因而防止在线图案区中减小阻挡图案的厚度。
在附图和说明书中，已经公开了本发明的示例性实施例，尽管使用了特定的术语，但是这些术语仅用于一般性和描述性意义，并非出于限制的目的。对于本发明的范围，将在所附权利要求中阐明。因此，本领域的技术人员将理解的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以在形式和细节上进行各种变化。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
层间电介质，其被层叠且彼此间隔开；
沟道层，其穿通所述层间电介质；
线图案区，每个线图案区包围所述沟道层的侧壁，以被设置在所述层间电介质之间；
阻挡图案，其沿着每个线图案区的表面和所述沟道层的侧壁形成；
防反应图案，其沿着每个线图案区的第一区的表面形成在所述阻挡图案上，所述第一区与所述沟道层相邻；
保护图案，其在所述防反应图案上填充在所述第一区中；以及
第一金属层，其填充在每个线图案区的第二区中。
技术方案2.如技术方案1所述的半导体器件，其中，所述防反应图案包括氧化物层。
技术方案3.如技术方案1所述的半导体器件，其中，所述保护图案具有相对于所述防反应图案和所述阻挡图案的刻蚀选择性。
技术方案4.如技术方案1所述的半导体器件，其中，所述保护图案包括多晶硅。
技术方案5.如技术方案1所述的半导体器件，其中，所述第一金属层包括钨W。
技术方案6.如技术方案1所述的半导体器件，还包括焊盘图案区，其与所述线图案区的端部连接，并且具有比所述线图案区的厚度更大的厚度。
技术方案7.如技术方案6所述的半导体器件，其中，所述阻挡图案沿着每个焊盘图案区的表面延伸。
技术方案8.如技术方案7所述的半导体器件，其中，所述焊盘图案区上的阻挡图案的厚度比所述线图案区上的阻挡图案的厚度小。
技术方案9.如技术方案7所述的半导体器件，还包括：
刻蚀停止图案，其在每个焊盘图案区上沿着所述阻挡图案的表面形成；以及
第二金属层，其在所述刻蚀停止图案上填充在每个焊盘图案区中。
技术方案10.如技术方案9所述的半导体器件，其中，所述刻蚀停止图案包括TiNSix，其中x是自然数。
技术方案11.如技术方案9所述的半导体器件，其中，所述第二金属层包括钨W。
技术方案12.如技术方案9所述的半导体器件，其中，所述第二金属层填充在每个焊盘图案区的一部分中，使得所述焊盘图案区从所述焊盘图案区的边缘以预定的宽度开放。
技术方案13.一种制造半导体器件的方法，包括以下步骤：
形成层叠的层间电介质，所述层间电介质具有穿通所述层间电介质的沟道层和插入在所述层间电介质之间的开口，其中，所述开口包括适于开放所述沟道层的侧壁的线图案区和与所述线图案区的端部连接的焊盘图案区；
沿着所述开口的表面形成阻挡层；
在每个线图案区的第一区中形成防反应图案和保护图案，所述第一区与所述沟道层相邻；以及
形成第一金属层以填充在每个线图案区的第二区中。
技术方案14.如技术方案13所述的方法，其中，形成所述层叠的层间电介质包括以下步骤：
形成台阶结构，所述台阶结构包括交替地层叠的第一牺牲层和第一层间电介质，一个第一牺牲层位于一个第一层间电介质的顶部上，并且暴露出所述第一牺牲层；
在通过所述台阶结构而暴露出的所述第一牺牲层上形成第二牺牲图案；
形成第二层间电介质以覆盖所述第二牺牲图案和所述台阶结构；
形成穿通所述第二层间电介质、所述第一牺牲层和所述第一层间电介质的缝隙，以开放所述第一牺牲层和所述第二牺牲图案；以及
去除与所述缝隙相邻的所述第一牺牲层和所述第二牺牲图案以形成所述开口。
技术方案15.如技术方案14所述的方法，还包括以下步骤：在形成所述台阶结构之前或之后，形成穿通所述第一牺牲层和所述第一层间电介质的所述沟道层。
技术方案16.如技术方案13所述的方法，其中，所述焊盘图案区具有比所述线图案区更大的厚度。
技术方案17.如技术方案16所述的方法，其中，形成所述防反应图案和所述保护图案包括以下步骤：
沿着所述开口的表面在所述阻挡层上形成防反应层；
形成保护层以在所述防反应层上填充在每个线图案区中，同时开放每个焊盘图案区的中心区域；
利用具有比所述阻挡层大的相对于所述保护层的刻蚀选择性的材料来去除所述保护层的形成在所述焊盘图案区和所述第二区中的每个中的一部分；以及
去除所述防反应层的形成在所述焊盘图案区和所述第二区中的每个中的一部分。
技术方案18.如技术方案17所述的方法，其中，所述保护层具有相对于所述防反应层和所述阻挡层的刻蚀选择性。
技术方案19.如技术方案13所述的方法，其中，形成所述第一金属层包括以下步骤：
沿着所述焊盘图案区和所述第二区中的每个的表面形成第一金属晶种层；
形成第一掩模图案以填充在所述线图案区的所述第二区中；
通过利用所述第一掩模图案作为刻蚀阻挡层来去除所述第一金属晶种层的暴露在所述焊盘图案区的一部分，来在所述第二区的表面上形成第一金属晶种图案；
去除所述第一掩模图案；以及
从所述第一金属晶种图案生长所述第一金属层。
技术方案20.如技术方案13所述的方法，还包括以下步骤：在形成所述第一金属层之后，
沿着所述阻挡层的在所述焊盘图案区暴露的表面和所述第一金属层的表面来形成反应层，所述反应层通过与所述阻挡层反应来形成刻蚀停止层；
沿着所述反应层的表面形成第二金属晶种层；
在所述焊盘图案区中形成第二掩模图案；
通过经由在所述刻蚀停止层停止的刻蚀工艺来刻蚀由所述第二掩模图案暴露出的所述第二金属晶种层，来在每个焊盘图案区中形成第二金属晶种图案；
通过去除由所述第二金属晶种图案暴露出的所述刻蚀停止层以及去除所述第二掩模图案，来在每个焊盘图案区中形成刻蚀停止图案并且暴露出所述第二金属晶种图案；
从所述第二金属晶种图案生长第二金属层，以填充在每个焊盘图案区中；以及
通过去除所述阻挡层的由所述第一金属层和所述第二金属层暴露出的一部分来形成阻挡图案。

Claims (20)

1.一种半导体器件，包括：
层间电介质，其被层叠且彼此间隔开；
沟道层，其穿通所述层间电介质；
线图案区，每个线图案区包围所述沟道层的侧壁，以被设置在所述层间电介质之间；
阻挡图案，其沿着每个线图案区的表面和所述沟道层的侧壁形成；
防反应图案，其沿着每个线图案区的第一区的表面形成在所述阻挡图案上，所述第一区与所述沟道层相邻；
保护图案，其在所述防反应图案上填充在所述第一区中；以及
第一金属层，其填充在每个线图案区的第二区中。
2.如权利要求1所述的半导体器件，其中，所述防反应图案包括氧化物层。
3.如权利要求1所述的半导体器件，其中，所述保护图案具有相对于所述防反应图案和所述阻挡图案的刻蚀选择性。
4.如权利要求1所述的半导体器件，其中，所述保护图案包括多晶硅。
5.如权利要求1所述的半导体器件，其中，所述第一金属层包括钨W。
6.如权利要求1所述的半导体器件，还包括焊盘图案区，其与所述线图案区的端部连接，并且具有比所述线图案区的厚度更大的厚度。
7.如权利要求6所述的半导体器件，其中，所述阻挡图案沿着每个焊盘图案区的表面延伸。
8.如权利要求7所述的半导体器件，其中，所述焊盘图案区上的阻挡图案的厚度比所述线图案区上的阻挡图案的厚度小。
9.如权利要求7所述的半导体器件，还包括：
刻蚀停止图案，其在每个焊盘图案区上沿着所述阻挡图案的表面形成；以及
第二金属层，其在所述刻蚀停止图案上填充在每个焊盘图案区中。
10.如权利要求9所述的半导体器件，其中，所述刻蚀停止图案包括TiNSix，其中x是自然数。
11.如权利要求9所述的半导体器件，其中，所述第二金属层包括钨W。
12.如权利要求9所述的半导体器件，其中，所述第二金属层填充在每个焊盘图案区的一部分中，使得所述焊盘图案区从所述焊盘图案区的边缘以预定的宽度开放。
13.一种制造半导体器件的方法，包括以下步骤：
形成层叠的层间电介质，所述层间电介质具有穿通所述层间电介质的沟道层和插入在所述层间电介质之间的开口，其中，所述开口包括适于开放所述沟道层的侧壁的线图案区和与所述线图案区的端部连接的焊盘图案区；
沿着所述开口的表面形成阻挡层；
在每个线图案区的第一区中形成防反应图案和保护图案，所述第一区与所述沟道层相邻；以及
形成第一金属层以填充在每个线图案区的第二区中。
14.如权利要求13所述的方法，其中，形成所述层叠的层间电介质包括以下步骤：
形成台阶结构，所述台阶结构包括交替地层叠的第一牺牲层和第一层间电介质，一个第一牺牲层位于一个第一层间电介质的顶部上，并且暴露出所述第一牺牲层；
在通过所述台阶结构而暴露出的所述第一牺牲层上形成第二牺牲图案；
形成第二层间电介质以覆盖所述第二牺牲图案和所述台阶结构；
形成穿通所述第二层间电介质、所述第一牺牲层和所述第一层间电介质的缝隙，以开放所述第一牺牲层和所述第二牺牲图案；以及
去除与所述缝隙相邻的所述第一牺牲层和所述第二牺牲图案以形成所述开口。
15.如权利要求14所述的方法，还包括以下步骤：在形成所述台阶结构之前或之后，形成穿通所述第一牺牲层和所述第一层间电介质的所述沟道层。
16.如权利要求13所述的方法，其中，所述焊盘图案区具有比所述线图案区更大的厚度。
17.如权利要求16所述的方法，其中，形成所述防反应图案和所述保护图案包括以下步骤：
沿着所述开口的表面在所述阻挡层上形成防反应层；
形成保护层以在所述防反应层上填充在每个线图案区中，同时开放每个焊盘图案区的中心区域；
利用相比于对所述阻挡层的刻蚀选择性而对所述保护层具有更大的刻蚀选择性的材料来去除所述保护层的形成在所述焊盘图案区和所述第二区中的每个中的一部分；以及去除所述防反应层的形成在所述焊盘图案区和所述第二区中的每个中的一部分。
18.如权利要求17所述的方法，其中，所述保护层具有相对于所述防反应层和所述阻挡层的刻蚀选择性。
19.如权利要求13所述的方法，其中，形成所述第一金属层包括以下步骤：
沿着所述焊盘图案区和所述第二区中的每个的表面形成第一金属晶种层；
形成第一掩模图案以填充在所述线图案区的所述第二区中；
通过利用所述第一掩模图案作为刻蚀阻挡层来去除所述第一金属晶种层的暴露在所述焊盘图案区的一部分，来在所述第二区的表面上形成第一金属晶种图案；
去除所述第一掩模图案；以及
从所述第一金属晶种图案生长所述第一金属层。
20.如权利要求13所述的方法，还包括以下步骤：在形成所述第一金属层之后，
沿着所述阻挡层的在所述焊盘图案区暴露的表面和所述第一金属层的表面来形成反应层，所述反应层通过与所述阻挡层反应来形成刻蚀停止层；
沿着所述反应层的表面形成第二金属晶种层；
在所述焊盘图案区中形成第二掩模图案；
通过经由在所述刻蚀停止层停止的刻蚀工艺来刻蚀由所述第二掩模图案暴露出的所述第二金属晶种层，来在每个焊盘图案区中形成第二金属晶种图案；
通过去除由所述第二金属晶种图案暴露出的所述刻蚀停止层以及去除所述第二掩模图案，来在每个焊盘图案区中形成刻蚀停止图案并且暴露出所述第二金属晶种图案；
从所述第二金属晶种图案生长第二金属层，以填充在每个焊盘图案区中；以及
通过去除所述阻挡层的由所述第一金属层和所述第二金属层暴露出的一部分来形成阻挡图案。
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