KR102665676B1 - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

Info

Publication number
KR102665676B1
KR102665676B1 KR1020160173706A KR20160173706A KR102665676B1 KR 102665676 B1 KR102665676 B1 KR 102665676B1 KR 1020160173706 A KR1020160173706 A KR 1020160173706A KR 20160173706 A KR20160173706 A KR 20160173706A KR 102665676 B1 KR102665676 B1 KR 102665676B1
Authority
KR
South Korea
Prior art keywords
layer
data storage
film
sacrificial
tunnel insulating
Prior art date
Application number
KR1020160173706A
Other languages
English (en)
Other versions
KR20180071017A (ko
Inventor
박민우
조교연
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160173706A priority Critical patent/KR102665676B1/ko
Priority to US15/682,003 priority patent/US10388661B2/en
Publication of KR20180071017A publication Critical patent/KR20180071017A/ko
Priority to US16/503,216 priority patent/US10910400B2/en
Application granted granted Critical
Publication of KR102665676B1 publication Critical patent/KR102665676B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 장치 및 그 제조방법이 개시된다. 개시된 반도체 장치의 제조방법은, 층간 절연막들 및 물질막들이 적층된 예비 적층 구조물을 관통하는 채널홀 내에 터널 절연막을 형성하는 단계; 상기 예비 적층 구조물을 관통하는 슬릿을 통하여 노출된 상기 물질막들을 제거하여 리세스 영역을 형성하는 단계; 상기 슬릿을 통하여 상기 리세스 영역 내에 데이터 저장막을 형성하는 단계; 상기 터널 절연막에 인접한 상기 리세스 영역의 측벽 상에 데이터 저장 패턴이 잔류하도록 상기 슬릿을 통하여 상기 데이터 저장막을 부분적으로 제거하는 단계; 및 상기 슬릿을 통하여 상기 데이터 저장 패턴 상에 블로킹 절연막을 형성하는 단계를 포함한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 소자의 신뢰성을 향상시킬 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 소자는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함한다. 반도체 메모리 소자의 고집적화를 위해 메모리 셀들은 3차원으로 배열될 수 있다.
메모리 셀들이 3차원으로 배열된 3차원 반도체 메모리 소자는 교대로 적층된 층간 절연막들 및 워드 라인들, 이들을 관통하는 채널홀 내부에 형성되는 채널막을 포함하며, 채널막을 따라 메모리 셀들이 적층된다. 터널 절연막, 데이터 저장막 및 블로킹 절연막 중 적어도 하나를 포함하는 메모리 막이 채널막을 둘러싸도록 형성된다.
터널 절연막이나 데이터 저장막이 형성되는 두께는 소자의 신뢰성에 큰 영향을 미치는 파라미터이다. 전하 보유(Retention) 특성과 관련되어 있기 때문이다. 따라서, 반도체 메모리 소자의 제조 과정에 있어서, 터널 절연막이나 데이터 저장막의 두께를 충분하게 확보하고자 하는 다양한 기술들이 제안되고 있다.
본 발명의 실시예는 소자의 신뢰성을 향상시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치의 제조방법은, 층간 절연막들 및 물질막들이 적층된 예비 적층 구조물을 관통하는 채널홀 내에 터널 절연막을 형성하는 단계; 상기 예비 적층 구조물을 관통하는 슬릿을 통하여 노출된 상기 물질막들을 제거하여 리세스 영역을 형성하는 단계; 상기 슬릿을 통하여 상기 리세스 영역 내에 데이터 저장막을 형성하는 단계; 상기 터널 절연막에 인접한 상기 리세스 영역의 측벽 상에 데이터 저장 패턴이 잔류하도록 상기 슬릿을 통하여 상기 데이터 저장막을 부분적으로 제거하는 단계; 및 상기 슬릿을 통하여 상기 데이터 저장 패턴 상에 블로킹 절연막을 형성하는 단계;를 포함할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치는, 채널막을 감싸는 터널 절연막; 상기 터널 절연막을 감싸며 적층되는 층간 절연막들; 상기 층간 절연막들 사이의 공간들에서 상기 터널 절연막을 감싸며 상기 터널 절연막에 인접하는 상기 공간들의 일측들에 위치하는 데이터 저장막들; 및 상기 데이터 저장막들을 사이에 두고 상기 터널 절연막을 감싸며, 상기 공간들을 채우는 도전 패턴들을 포함하고, 상기 데이터 저장막은 상기 채널막쪽으로 오목진 홈부를 포함할 수 있다.
본 기술은 전하 보유 특성을 개선하여 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 기술은 임계 치수가 정해진 채널홀 내부 공간을 효율적으로 활용하고, 도전 패턴들의 두께 하향 없이 터널 절연막과 데이터 저장막을 두껍게 설계할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 2a 내지 도 2p는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3o는 도 2b 내지 도 2p의 A부분에 대한 확대도를 도시한다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 5는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 다층 소스막(SL), 적층 구조물(STA) 및 채널막들(CH)을 포함한다. 도면에 도시되지는 않았으나, 본 발명의 일 실시예에 따른 반도체 장치의 다층 소스막(SL) 하부에 반도체 장치의 메모리 스트링을 구동하기 위한 회로를 구성하는 구동 트랜지스터들이 배치될 수 있다. 또한, 구동 트랜지스터들 중 일부와 다층 소스막(SL)은 그들 사이에 배치된 라우팅 배선 또는 콘택 플러그를 통해 전기적으로 연결될 수 있다.
다층 소스막(SL)은 상부 소스막(SS)을 포함할 수 있다.
상부 소스막(SS)은 실리콘을 포함할 수 있다. 또한, 상부 소스막(SS)은 n타입 또는 p타입 불순물을 포함할 수 있다. 상부 소스막(SS)은 산화물에 대한 식각 선택비가 높은 폴리 실리콘으로 형성될 수 있으므로 후술될 슬릿(SI)을 형성하는 과정에서 식각 정지막 역할을 할 수 있다.
다층 소스막(SL)은 하부 소스막(MS)을 포함할 수 있다. 하부 소스막(MS)은 하부 소스막일 수 있다. 하부 소스막(MS)은 상부 소스막(SS)보다 저항이 낮은 물질로 형성될 수 있다. 예를 들어, 하부 소스막(MS)은 텅스텐을 포함할 수 있다.
하부 소스막(MS)은 소스 절연막(SD)에 의해 관통되어 인접하는 하부 소스막(미도시)과 분리될 수 있다.
소스 절연막(SD)의 측벽과 하부 소스막(MS)의 측벽 사이 및 하부 소스막(MS)의 바닥면을 따라 제1 배리어 메탈막(BM1)이 더 형성될 수 있다. 즉, 제1 배리어 메탈막(BM1)은 하부 소스막(MS)의 측벽 및 바닥면을 감쌀 수 있다. 상부 소스막(SS)과 하부 소스막(MS) 사이에 제2 배리어 메탈막(BM2)이 더 형성될 수 있다.
적층 구조물(STA)은 다층 소스막(SL) 상에 배치된다. 적층 구조물(STA)은 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함한다. 도전 패턴들(CP)은 셀렉트 트랜지스터들 및 메모리 셀들의 게이트 전극들로 이용될 수 있다. 층간 절연막들(ILD)은 도전 패턴들(CP)을 절연시키기 위한 것이다. 도전 패턴들(CP)은 폴리 실리콘, 금속 또는 금속 실리사이드물 중 적어도 하나를 포함할 수 있다. 층간 절연막들(ILD)은 산화물을 포함할 수 있다.
적층 구조물(STA)은 슬릿(SI)에 의해 관통될 수 있다.
채널막들(CH) 각각은 적층 구조물(STA)을 관통하여 상부 소스막(SS) 내부로 연장된 채널홀(H) 내부에 배치된다. 채널막들(CH) 각각은 코어 절연막(CO)을 감싸는 튜브형으로 형성될 수 있다. 이 경우, 코어 절연막(CO)의 높이를 채널막들(CH)보다 낮게 형성할 수 있다. 코어 절연막(CO) 상부에 캡핑막(CAP)이 더 형성될 수 있다. 캡핑막(CAP)은 그에 대응하는 채널막들(CH) 중 어느 하나의 상단에 의해 둘러싸일 수 있다. 채널막들(CH) 및 캡핑막(CAP)은 반도체물로 형성될 수 있다. 캡핑막(CAP)은 채널막들(CH)에 비해 높은 농도의 불순물을 포함할 수 있다. 도면에 도시되지는 않았으나, 캡핑막(CAP) 및 코어 절연막(CO)은 형성되지 않을 수 있다. 이 경우, 채널막들(CH) 각각은 채널홀(H) 내부를 완전히 채우는 매립형으로 형성될 수 있다. 채널막들(CH) 각각은 메모리 스트링의 채널로 이용될 수 있다. 서로 이웃한 채널막들(CH) 사이에 슬릿(SI)이 배치될 수 있다.
채널막들(CH) 각각의 외벽은 다층막(ML)으로 둘러싸일 수 있다. 다층막(ML)은 채널막(CH)의 외벽을 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DS), 데이터 저장막(DS)을 감싸는 블로킹 절연막(BI)을 포함할 수 있다. 데이터 저장막은 실리콘, 전하 트랩이 가능한 질화물, 상변화 물질, 나노닷 등을 포함할 수 있다. 터널 절연막은 터널링이 가능한 실리콘 산화막을 포함할 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 터널 절연막(TI)은 채널막(CH)의 외벽을 감싸며, 채널홀(H) 내부에 배치된다. 즉, 채널홀(H) 내벽에 터널 절연막(TI)이 형성되고, 터널 절연막(TI)의 내벽에 채널막(CH)이 형성된다.
그리고, 데이터 저장막(DS)은 채널홀(H) 내부에 배치된 영역과 채널홀(H) 외부에 배치된 영역을 포함할 수 있다. 구체적으로, 데이터 저장막(DS)은 터널 절연막(TI)의 외벽을 감싸며, 채널홀(H) 외부에 배치되어 있다. 또한, 후술하는 바와 같이 터널 절연막(TI)은 리세스 영역(RA)을 넓게 확보하기 위한 홈부들(h1)을 가지므로, 터널 절연막(TI)을 감싸는 데이터 저장막(DS)은 채널홀(H)의 외부뿐만 아니라 내부로 확장될 수 있다.
또한, 후술하는 바와 같이, 터널 절연막(TI)은 채널홀(H)을 통하여 채널홀(H) 내벽에 형성된다. 반면, 데이터 저장막(DS)은 슬릿(SI)을 통하여 터널 절연막(TI)의 외벽에 형성된다. 따라서, 터널 절연막(TI)은 채널홀(H) 내벽을 따라 연속적으로 형성되는 반면, 데이터 저장막(DS)은 터널 절연막(TI)의 외벽을 따라 단속적으로 형성된다. 다시 말해, 터널 절연막(TI)은 채널막(CH)의 외벽을 따라 연속적으로 형성되는 반면, 데이터 저장막(DS)은 터널 절연막(TI)의 외벽을 따라 간헐적으로 형성된다. 즉, 층간 절연막들(ILD) 사이사이로 데이터 저장막(DS)이 형성된다. 하나의 채널막(CH)과 이를 둘러싸는 하나의 터널 절연막(TI)이 존재한다. 반면, 하나의 터널 절연막(TI)을 둘러싸는 데이터 저장막(DS)은 층간 절연막들(ILD)에 의해 분리된 다수개의 데이터 저장 패턴 형태로 존재한다.
데이터 저장막(DS) 상에 형성되는 블로킹 절연막(BI)도 채널홀(H) 외부에 배치된다. 즉, 블로킹 절연막(BI)은 데이터 저장막(DS)의 외벽을 감싸며, 채널홀(H) 외부에 배치된다. 후술하는 바와 같이, 블로킹 절연막(BI)도 슬릿(SI)을 통하여 데이터 저장막(DS)의 외벽에 형성된다. 블로킹 절연막(BI)은 층간 절연막들(ILD) 사이에 배치되고, 층간 절연막들(ILD)에 의해 다수개의 블로킹 절연 패턴들로 분리될 수 있다..
블로킹 절연막(BI) 상에 형성되는 도전 패턴들(CP)도 채널홀(H) 외부에 배치된다. 도전 패턴들(CP) 또한 블로킹 절연막(BI)의 외벽을 감싸며, 슬릿(SI)을 통하여 블로킹 절연막(BI)의 외벽에 형성된다.
이러한 본 발명의 일 실시예에 따르면, 한정된 공간의 채널홀(H) 내부에 다층막(ML)을 구성하는 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI) 중 터널 절연막(TI) 하나만을 위치시킴으로써, 터널 절연막(TI)의 두께를 두껍게 형성할 수 있다. 다시 말해, 본 발명의 일 실시 예는 채널홀 내에서 기존의 데이터 저장막과 블로킹 절연막이 차지하고 있던 공간까지 활용하여 터널 절연막을 두껍게 형성할 수 있다. 이러한 본 발명의 일 실시 예에 따르면, 임계 치수(CD, Critical Dimension)가 작은 채널홀 내부 공간을 효율적으로 활용할 수 있다. 또한, 본 발명의 일 실시 예는 데이터 저장막(DS)을 채널홀(H) 외부에 배치함으로써, 채널홀의 한정된 공간에 제약 되지 않고 데이터 저장막(DS)을 두껍게 형성할 수 있다. 터널 절연막(TI)과 데이터 저장막(DS)을 두껍게 형성하는 것은 전하 보유 특성을 개선하여 반도체 소자의 동작 신뢰성을 향상시킨다.
또한, 본 발명의 일 실시예에 따른 데이터 저장막(DS)은 층간 절연막들(ILD) 사이의 공간에서 터널 절연막(TI)에 인접하는 일측에만 위치하도록 형성된다. 이는 층간 절연막들(ILD) 사이의 공간 내에 배치되는 도전 패턴들(CP)의 두께를 충분히 확보할 수 있도록 한다. 즉, 본 발명의 일 실시 예는 데이터 저장막(DS)을 채널홀(H) 외부에 배치시키면서도, 층간 절연막들(ILD) 사이의 공간 내에서 터널 절연막(TI)에 가까운 일측에만 위치시킨다. 이는 층간 절연막들(ILD) 사이의 공간 내에서 도전 패턴들(CP)의 두께 감소 없이, 터널 절연막(TI)과 데이터 저장막(DS)의 두께를 증가시키는 것을 가능하게 한다. 데이터 저장막(DS)과 도전 패턴들(CP) 사이에 배치되는 블로킹 절연막(BI)은 층간 절연막들(ILD)과 도전 패턴들(CP) 사이로 연장할 뿐만 아니라, 도전 패턴들(CP)과 데이터 저장막(DS) 사이로도 연장한다.
본 발명의 일 실시예에 따르면, 도전 패턴들(CP) 중 셀렉트 라인과 채널막(CH)의 교차부에 셀렉트 트랜지스터가 형성되고, 도전 패턴들(CP) 중 워드 라인과 채널막(CH)의 교차부에 메모리 셀이 형성된다. 도전 패턴들(CP) 중 최상층 도전 패턴과 최하층 도전 패턴은 각각 상부 셀렉트 라인 및 하부 셀렉트 라인으로 이용될 수 있다. 도전 패턴들(CP) 중 최상층 도전 패턴과 최하층 도전 패턴 사이에 배치된 패턴들은 워드 라인들로 이용될 수 있다. 이러한 구조에 따르면, 채널막들(CH) 각각은 상부 셀렉트 라인에 연결된 상부 셀렉트 트랜지스터와, 하부 셀렉트 라인에 연결된 하부 셀렉트 트랜지스터와, 워드 라인들에 연결된 메모리 셀들을 직렬로 연결할 수 있다. 이러한 스트레이트형 메모리 스트링은 직렬로 연결된 상부 셀렉트 트랜지스터, 메모리 셀들, 및 하부 셀렉트 트랜지스터를 포함한다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 메모리 스트링은 'U'자 형태를 가질 수도 있다. 'U'자형 메모리 스트링의 경우 채널막이 'U'자 형상으로 형성되고, 채널막이 파이프 게이트 내부에 매립된 파이프 채널막과 파이프 채널막으로부터 연장된 소스측 채널막 및 드레인측 채널막을 포함할 수 있으며, 소스막이 소스측 채널막의 상단에 연결된다는 점을 제외하고는 동일한 설명이 적용될 수 있다. 본 발명에서는 설명의 편의를 위해, 스트레이트형 메모리 스트링의 경우를 중심으로 설명하기로 한다.
도 2a 내지 도 2p는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 보다 구체적으로, 도 2a 내지 도 2p는 도 1에 도시된 반도체 장치 제조방법을 설명하기 위한 단면도들이다. 그리고, 도 3a 내지 도 3o는 각각 도 2b 내지 도 2p의 A부분에 대한 확대도를 도시한다.
먼저, 도 2a를 참조하면, 하부 구조를 포함하는 기판(미도시) 상에 하부 소스막(113)을 형성할 수 있다. 도면에 도시되지는 않았으나, 하부 구조는 반도체 장치의 메모리 스트링을 구동하기 위한 회로를 구성하는 구동 트랜지스터들, 및 구동 트랜지스터들에 연결된 라우팅 배선 및 콘택 플러그들을 포함할 수 있다.
하부 소스막(113)은 후속에서 형성될 상부 소스막(123)보다 저항이 낮은 금속으로 형성될 수 있다. 예를 들어, 하부 소스막(113)은 텅스텐을 포함할 수 있다.
하부 소스막(113)은 다마신 공정으로 형성될 수 있다. 예를 들어, 하부 구조를 포함하는 기판 상에 소스 절연막(101)을 형성한다. 이어서, 소스 절연막(101)을 식각하여 트렌치(103)를 형성한다. 이 후, 트렌치(103)의 내부를 하부 소스막(113)으로 채운다. 하부 소스막(113) 형성 전 제1 배리어 메탈막(111)을 더 형성할 수 있다. 제1 배리어 메탈막(111)은 트렌치(103)의 표면 상에 형성될 수 있다. 하부 소스막(113)은 제1 배리어 메탈막(111) 상에 배치되고, 트렌치(103)를 완전히 채운다. 제1 배리어 메탈막(111) 및 하부 소스막(113)을 형성한 후, 제1 소스 절연막(101)이 노출될 때까지 하부 소스막(113) 및 제1 배리어 메탈막(111)을 평탄화할 수 있다.
이후, 하부 소스막(113)을 포함하는 소스 절연막(101) 상에 상부 소스막(123)을 형성할 수 있다. 상부 소스막(123)을 형성하기 전, 하부 소스막(113)으로부터의 금속 확산을 방지하기 위해, 하부 소스막(113)을 포함하는 소스 절연막(101) 상에 제2 배리어 메탈막(121)을 더 형성할 수 있다.
상부 소스막(123)은 도프트 실리콘막으로 형성될 수 있다. 도프트 실리콘막은 n타입 또는 p타입 불순물을 포함할 수 있다. 불순물은 소스막(123)을 증착한 후 임플란트 공정을 통해 추가될 수 있다.
다음으로, 상부 소스막(123) 상에 제1 물질막들(141) 및 제2 물질막들(143)이 교대로 적층된 예비 적층 구조물(PS)을 형성한다.
제1 물질막들(141)과 제2 물질막들(143)은 다른 물질로 형성된다. 제1 물질막들(141)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(143)은 희생막으로서 이용되며 제1 물질막들(141)과 다른 식각 선택비를 갖는 희생용 절연물로 형성될 수 있다. 이 경우, 제1 물질막들(141)은 실리콘 산화막으로 형성되고, 제2 물질막들(143)은 실리콘 질화막으로 형성될 수 있다.
이하에서는, 도 3a 내지 도 3o를 함께 참조한다.
다음으로, 도 2b 및 도 3a를 참조하면, 제1 및 제2 물질막들(141, 143)과 상부 소스막(123)를 관통하는 채널홀들(H)을 형성한다. 채널홀들(H)은 상부 소스막(123)의 일부를 관통하도록 연장될 수 있다.
이어서, 채널홀들(H) 각각의 내부에 터널 절연막(TI)으로 둘러싸인 채널막(CH)을 형성한다. 터널 절연막(TI)은 채널홀들(H) 각각의 표면 상에 형성될 수 있다. 채널막(CH)은 터널 절연막(TI) 상에 형성될 수 있다. 채널막(CH)은 채널홀들(H) 각각의 내부를 완전히 채우도록 형성되거나, 채널홀들(H) 각각의 중심영역을 개구하도록 형성될 수 있다. 채널막(CH)에 의해 채널홀들(H) 각각의 중심 영역이 개구된 경우, 채널홀들(H) 각각의 중심 영역을 코어 절연막(CO)으로 채울 수 있다. 코어 절연막(CO)은 채널홀들(H) 각각 보다 낮게 형성될 수 있다. 이 경우, 코어 절연막(CO) 상에 캡핑막(CAP)을 더 형성하여 채널홀들(H) 각각의 상단을 채울 수 있다.
터널 절연막(TI)은 도 3a에 도시되어 있는 바와 같이, 채널홀(H)의 표면 상에 두껍게 형성된다. 채널홀(H) 내부에는 다층막(ML) 중 터널 절연막(TI)만이 형성되면 되므로, 채널홀 내에 터널 절연막, 데이터 저장막 및 블로킹 절연막이 모두 형성되는 기존 방식 대비, 터널 절연막(TI)을 두껍게 형성할 수 있는 여유 공간이 존재한다. 일례로, 터널 절연막(TI)은 채널막(CH)보다 두껍게 형성될 수 있다. 데이터 저장막과 블로킹 절연막은 후술하는 바와 같이, 채널홀의 외부에 형성된다.
계속하여, 도 2c 및 도 3b를 참조하면, 제1 및 제2 물질막들(141, 143)을 식각하여 이들을 관통하는 슬릿(SI)을 형성한다.
제1 물질막들(141)이 층간 절연막용 절연물로 형성되고, 제2 물질막들(143)이 희생용 절연물로 형성된 경우, 도프트 실리콘등과 같은 도전물로 형성된 상부 소스막(123)과 절연물로 형성된 제1 및 제2 물질막들(141, 143) 간의 식각 선택비 차이를 이용하여 슬릿(SI)을 형성할 수 있다. 보다 구체적으로, 절연물로 형성된 제1 및 제2 물질막들(141, 143)의 식각 공정 진행 시, 도전물로 형성된 상부 소스막(123)을 식각 정지막으로 이용할 수 있다. 이로써, 슬릿(SI)을 균일한 깊이로 형성할 수 있다.
이어서, 도 2d 및 도 3c를 참조하면, 슬릿(SI)을 통해 제2 물질막들(143)을 선택적으로 제거하여 리세스 영역(RA)을 형성한다. 이때, 채널막들(CH)은 상부 소스막(123)에 의해 지지되므로 그 구조를 안정적으로 유지할 수 있다.
도 3c에 도시되어 있는 바와 같이, 리세스 영역(RA) 형성시, 제2 물질막들이 제거된 개구 영역으로 노출된 제1 물질막들(141)의 일부분이 제거될 수 있다. 또한, 제2 물질막들이 제거된 개구 영역으로 노출된 터널 절연막의 측벽의 일부분이 제거될 수 있다. 터널 절연막의 측벽의 일부분이 제거됨에 따라 터널 절연막(TI)은 채널막(CH) 쪽으로 오목진 홈부들(h1)을 포함할 수 있다.
제2 물질막들(143)이 제거될 때, 제1 물질막들의 일부분과 터널 절연막의 측벽의 일부분이 함께 제거되는 것은 리세스 영역(RA)을 넓게 확보하는 것을 가능하게 한다. 상술한 바와 같이, 층간 절연막용 절연물인 제1 물질막들(141)이 실리콘 산화막으로 형성될 수 있고, 터널 절연막(TI)이 터널링이 가능한 실리콘 산화막으로 형성될 수 있으므로, 제1 물질막들(141)의 일부와 터널 절연막(TI)의 측벽은 동일한 식각 물질로 제거될 수 있다. 이에 따라, 넓은 리세스 영역을 형성하기가 용이하다.
넓은 리세스 영역(RA)은 그 내부에 형성되는 데이터 저장막이 보다 두껍게 형성될 수 있는 공간을 제공한다. 또한, 넓은 리세스 영역(RA)은 후술하는 도전 패턴들(CP)을 위한 제3 물질막(149)이 보다 두껍게 형성될 수 있는 공간을 제공한다.
다음으로, 도 2e 및 도 3d를 참조하면, 슬릿(SI)을 통하여 리세스 영역(RA) 내에 데이터 저장막(144)을 형성한다. 슬릿(SI)을 통하여 형성되는 데이터 저장막(144)은 리세스 영역(RA)의 내벽을 덮도록 형성된다. 데이터 저장막(144)은 원자층 증착 방법으로 형성될 수 있다.
도 3d에 도시되어 있는 바와 같이, 데이터 저장막(144)은 리세스 영역(RA) 내에 두껍게 형성된다. 일례로, 채널막(CH)보다 두껍게 형성될 수 있다. 채널홀(H) 외부로부터 데이터 저장막(144)이 형성되므로, 임계 치수가 정해진 채널홀의 크기 영향 없이 데이터 저장막은 두껍게 형성될 수 있다.
상기 리세스 영역(RA)은 제2 물질막들(143)이 제거된 영역뿐만 아니라 제1 물질막들(141)의 일부분이 제거된 영역과 터널 절연막(TI)의 측벽의 일부분이 제거된 영역을 포함하여 넓게 형성되어 있다. 따라서, 상기 리세스 영역(RA)의 내벽을 덮도록 형성되는 데이터 저장막(144)은 제1 물질막들(141)보다 채널막(CH)을 향하여 돌출된 형태로 형성된다.
계속하여, 도 2f 및 도 3e를 참조하면, 데이터 저장막(144) 상에 내부 희생막(145)을 형성한다. 내부 희생막(145)은 원자층 증착 방법으로 형성될 수 있다.
내부 희생막(145)은 후속 공정에서 선택적으로 제거가능한 물질로 형성될 수 있다. 보다 구체적으로, 내부 희생막(145)은 데이터 저장막(144)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 내부 희생막(145)은 메탈막으로 형성될 수 있다. 메탈막은 질화티타늄(TiN)일 수 있다.
다음으로, 도 2g 및 도 3f를 참조하면, 내부 희생막(145) 상에 상기 리세스 영역(RA)의 잔부를 채우는 외부 희생막(147)을 형성한다. 외부 희생막(147)은 원자층 증착 방법으로 형성될 수 있다.
외부 희생막(147)은 후속 공정에서 선택적으로 제거가능한 물질로 형성될 수 있다. 보다 구체적으로, 외부 희생막(147)은 데이터 저장막(144) 및 내부 희생막(145)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 외부 희생막(147)은 산화막으로 형성될 수 있다.
데이터 저장막(144)과 외부 희생막(147) 사이에 배치되는 내부 희생막(145)은, 질화물로 형성되는 데이터 저장막(144)과 산화물로 형성되는 외부 희생막(147)이 직접 접촉할 때 유발될 수 있는 데이터 저장막의 전하 보유 특성 열화를 방지할 수 있다.
그리고, 후술하는 바와 같이, 내부 희생막(145)과 외부 희생막(147)을 제거한다. 이하 구체적으로 살펴본다.
먼저, 도 2h 및 도 3g를 참조하면, 외부 희생막(147)이 제1 물질막들(141) 사이, 즉 리세스 영역(RA) 내부에 잔류될 수 있도록 외부 희생막(147)을 부분적으로 제거한다. 이때, 외부 희생막(147)에 의해 폐쇄되었던 슬릿(SI)이 개구될 수 있다. 또한, 외부 희생막(147)에 의해 폐쇄되었던 리세스 영역(RA)의 일부도 개구된다.
외부 희생막(147)을 부분적으로 제거하기 위해 세정액을 사용하는 세정 공정이 적용될 수 있다. 이 때, 내부 희생막(145)이 제거되지 않도록, 외부 희생막(147)만을 선택적으로 제거하기 위한 세정액을 이용한다. 외부 희생막(147)을 선택적으로 제거하기 위한 세정 공정은 터널 절연막(TI)에 인접한 리세스 영역들(RA)의 일측들에 제1 외부 희생 패턴들(147a)이 잔류할 수 있도록 제어된다.
다음으로, 도 2i 및 도 3h를 참조하면, 내부 희생막(145)이 제1 물질막들(141) 사이, 즉 리세스 영역(RA) 내부에 잔류할 수 있도록 내부 희생막(145)을 부분적으로 제거한다. 이때, 슬릿(SI) 내부의 내부 희생막(145)이 완전히 제거되어 슬릿(SI)이 개구된다.
내부 희생막(145)을 부분적으로 제거하기 위해 세정액을 사용하는 세정 공정이 적용될 수 있다. 일례로, 습식 세정 공정이 적용될 수 있다. 습식 세정 공정은 제1 물질막들(141) 사이에 제1 내부 희생 패턴들(145a)이 잔류할 수 있도록 제어될 수 있다. 이 때, 제1 외부 희생 패턴(147a) 및 데이터 저장막(144)이 제거되지 않도록, 내부 희생막(145)만을 선택적으로 제거할 수 있는 세정액이 적용될 수 있다. 제1 외부 희생 패턴(147a)은 내부 희생막(145)을 제거하는 습식 세정 공정으로부터 제1 내부 희생 패턴들(145a)을 보호하는 역할을 할 수 있다.
이어서, 도 2j 및 도 3i를 참조하면, 제2 외부 희생 패턴들(147b)이 터널 절연막(TI)에 인접한 리세스 영역들(RA)의 일측들에 잔류할 수 있도록, 제1 외부 희생 패턴들(147a) 각각을 부분적으로 제거한다. 이때, 리세스 영역(RA)이 더욱 넓게 개구될 수 있다.
제1 외부 희생 패턴들(147a) 각각의 일부를 제거하는 공정은 외부 희생막을 부분적으로 제거하기 위한 세정액을 이용하는 세정 공정을 포함할 수 있다. 이 때, 제1 물질막들(141) 사이의 리세스 영역들(RA) 내부에서, 터널 절연막(TI) 인접한 측벽들에 제2 외부 희생 패턴들(147b)이 잔류될 수 있도록 세정 공정이 제어될 수 있다. 그리고, 제1 내부 희생 패턴들(145a) 및 데이터 저장막(144)이 제거되지 않도록, 외부 희생막만을 제거하기 위한 세정액이 적용될 수 있다. 제1 내부 희생 패턴(145a)은 제1 외부 희생 패턴들(147a)을 제거하는 세정 공정으로부터 제2 외부 희생 패턴들(147b)을 보호하는 역할을 할 수 있다.
계속하여, 도 2k 및 도 3j를 참조하면, 제2 내부 희생 패턴들(145b)이 제1 물질막들(141) 사이의 리세스 영역들(RA) 내에서 상기 터널 절연막(TI)에 인접한 리세스 영역들(RA) 측벽들에 잔류될 수 있도록 제1 내부 희생 패턴들(145a)을 부분적으로 제거한다. 이때, 리세스 영역(RA)이 더욱 넓게 개구될 수 있다.
제1 내부 희생 패턴들(145a) 각각의 일부 영역을 제거하기 위해 세정액을 사용하는 세정 공정이 적용될 수 있다. 이 때, 제1 물질막들(141) 사이의 리세스 영역들(RA) 내부에서 터널 절연막(TI)에 인접한 리세스 영역들(RA)의 측벽들에 제2 내부 희생 패턴들(145b)이 세정되지 않고 잔류할 수 있도록 세정 공정이 제어될 수 있다. 그리고, 제2 외부 희생 패턴들(147b) 및 데이터 저장막(144)이 제거되지 않도록, 내부 희생막만을 제거하기 위한 세정액이 적용될 수 있다. 제2 외부 희생 패턴(147b)은 제1 내부 희생 패턴들(145a)을 제거하는 세정 공정으로부터 제2 내부 희생 패턴들(145b)을 보호하는 역할을 할 수 있다.
이와 같이, 내부 및 외부 희생막들(145, 147)이 상기 터널 절연막(TI)에 인접한 리세스 영역들(RA)의 일측들에 제2 내부 희생 패턴들(145b) 및 제2 외부 희생 패턴들(147b)로서 잔류되고 리세스 영역들(RA)의 개구 공간이 넓어질 수 있도록 외부 희생막(147)의 제거 공정 및 내부 희생막(145)의 제거 공정을 번갈아 반복 실시한다. 이때, 내부 및 외부 희생막들(145, 147)의 제거되는 부분은 내부 및 외부 희생막들(145, 147)의 수평 성분들일 수 있다.
이어서, 도 2l 및 도 3k에 도시된 바와 같이, 제2 외부 희생 패턴들(147b)이 완전히 제거된다. 즉, 터널 절연막(TI)의 측벽 상에 배치된 외부 희생막의 수직 성분이 제거된다. 이로써, 리세스 영역(RA)의 개구 공간이 확장된다.
제2 외부 희생 패턴들(147b)을 제거하기 위해 식각 공정이 적용될 수 있다. 이때, 질화티타늄과 같은 도전물로 형성된 내부 희생막과 절연물로 형성된 외부 희생막 간의 식각 선택비 차이를 이용할 수 있다. 보다 구체적으로, 절연물로 형성된 제2 외부 희생 패턴들(147b)의 식각 공정 진행 시, 도전물로 형성된 제2 내부 희생 패턴들(145b)을 식각 정지막으로 이용할 수 있다. 이로써, 외부 희생막은 완전히 제거될 수 있다.
결과적으로, 제1 물질막들(141) 사이의 리세스 영역들(RA) 내부에는 제2 내부 희생 패턴들(145b)만이 남는다. 제2 내부 희생 패턴들(145b)은 터널 절연막(TI)에 인접한 리세스 영역들(RA)의 측벽들 상에 잔류한다.
도 2m 및 도 3l을 참조하면, 데이터 저장막(144)을 부분적으로 제거한다. 데이터 저장막(144)은 부분적으로 제거되어 터널 절연막(TI)에 인접한 리세스 영역들(RA)의 측벽들 상에 데이터 저장 패턴들(144a)로서 잔류된다. 데이터 저장 패턴들(144a)은 데이터 저장막(144)의 수직 성분일 수 있다. 즉, 데이터 저장막(144)에서 부분적으로 제거되는 부분은 데이터 저장막의 수평 성분일 수 있다.
데이터 저장막(144)을 부분적으로 제거하기 위해 식각 공정이 적용될 수 있다. 구체적으로, 데이터 저장막(144)의 식각 과정에서 등방성 식각 방식이 적용될 수 있다. 일례로, 습식 식각 방식이 적용될 수 있다. 즉, 습식 식각 공정을 이용하여 리세스 영역들 내에 데이터 저장막의 수직 성분들만이 남도록 데이터 저장막을 식각할 수 있다.
데이터 저장막(144)이 식각될 때, 터널 절연막(TI)에 인접한 리세스 영역들의 측벽들 상에는 제2 내부 희생 패턴들(145b)이 잔류되어 있다. 따라서, 데이터 저장막(144)은 소정의 두께를 갖는 데이터 저장 패턴들(144a)로서 잔류될 수 있다. 즉, 제2 내부 희생 패턴들(145b)과 터널 절연막(TI) 사이에 위치하는 데이터 저장막(144)이 식각 과정에서 식각되지 않고 남아 데이터 저장 패턴들(144a)이 된다.
그리고, 데이터 저장막(144)의 식각 공정은, 데이터 저장막을 제거함에 따라 제2 내부 희생 패턴(145b)의 상면이나 하면이 노출될 때까지 진행될 수 있고, 이를 위해 식각 공정의 식각률(etching rate)이 조절될 수 있다. 이러한 공정을 통하여, 리세스 영역들 내에 데이터 저장막의 수직 성분들만이 남을 수 있다.
데이터 저장막(144)을 부분적으로 식각하는 동안, 슬릿(SI) 내부의 데이터 저장막(144)이 완전히 제거되어 슬릿(SI)이 개구된다. 또한, 리세스 영역(RA)의 개구 공간이 확장된다. 따라서, 리세스 영역(RA)은 데이터 저장막(144)의 부분적 식각에 따라 형성된 제1 개구부(OP1)를 포함할 수 있다. 제1 개구부(OP1)은 후술하는 도전 패턴들의 형성을 위한 충분한 공간을 제공한다.
이어서, 도 2n 및 도 3m에 도시된 바와 같이, 제2 내부 희생 패턴들(145b)을 제거한다. 즉, 내부 희생막의 수직 성분이 완전히 제거된다. 이로써, 리세스 영역(RA)의 개구 공간이 더욱 확장된다. 따라서, 리세스 영역(RA)은 제2 내부 희생 패턴들(145b)의 제거에 따라 형성된 제2 개구부(OP2)를 포함할 수 있다.
제2 내부 희생 패턴들(145b)을 제거하기 위해 식각 공정이 적용될 수 있다. 이때, 터널 절연막(TI)에 인접한 리세스 영역들(RA)의 측벽들에 잔류하는 데이터 저장 패턴들(144a)이 식각 정지막으로 이용될 수 있다. 내부 희생막(145)은 데이터 저장막(144)과 다른 식각 선택비를 갖는 물질로 형성된다. 이로써, 데이터 저장막을 식각 정지막으로 내부 희생막은 완전히 제거될 수 있다. 또한, 내부 희생막(145)은 제1 물질막들(141)과도 다른 식각 선택비를 가질 수 있다.
상술한 단계들을 통하여, 데이터 저장막(144)은 터널 절연막(TI)에 인접한 리세스 영역들(RA)의 측벽들 상에 데이터 저장 패턴들(144a)로서 잔류되고, 리세스 영역들(RA)은 제1 물질막들(141) 사이에서 넓게 개구될 수 있다. 상기 데이터 저장 패턴들(144a)을 형성하는 데에 상기 제2 내부 희생 패턴들(145b)이 식각 마스크로 이용됨에 따라, 데이터 저장 패턴들(144a)은 각각 그 중심부가 채널막(CH) 쪽으로 오목진 홈부(h2)를 가질 수 있다. 상기 홈부(h2)의 형상은 상기 제2 개구부(OP2)의 형상에 상응할 수 있다.
그리고, 도 2o 및 도 3n에 도시된 바와 같이, 슬릿(SI)을 통하여 블로킹 절연막(BI)을 형성한다. 즉, 슬릿(SI)을 통하여 데이터 저장 패턴들(144a) 상에 블로킹 절연막(BI)을 형성한다. 이때, 블로킹 절연막(BI)은 상기 리세스 영역(RA) 내에 포함된 제1 개구부(OP1) 및 제2 개구부(OP2)에 걸쳐 상기 데이터 저장 패턴들(144a) 상에 형성된다.
이에 따라, 본 발명의 일 실시예에 따른 반도체 장치는, 메모리 셀의 기능을 수행하기 위한 다층막(ML)으로서, 채널막(CH) 상에 형성되는 터널 절연막(TI), 터널 절연막(TI) 상에 형성되는 데이터 저장막(DS), 및 데이터 저장막(DS) 상에 형성되는 블로킹 절연막(BI)을 포함할 수 있다.
이어서, 도 2p 및 도 3o를 참조하면, 슬릿(SI)을 통해 리세스 영역(RA)을 제3 물질막(149)으로 채울 수 있다. 즉, 블로킹 절연막(BI) 상에 상기 리세스 영역(RA)의 잔부를 채우는 제3 물질막(149)을 형성할 수 있다. 제3 물질막(149)은 도전물일 수 있다.
그리고, 리세스 영역(RA)의 외부, 즉, 슬릿(SI)에 형성된 블로킹 절연막과 제3 물질막(149)이 제거될 수 있다. 이로써, 상술한 도 1에 도시된 바와 같이, 리세스 영역(RA) 내부에 도전 패턴들(CP)이 형성된다. 도전 패턴들(CP)은 텅스텐 등을 포함할 수 있다. 이와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 제조방법은 임계 치수가 정해진 채널홀(H) 내부 공간을 효율적으로 활용하면서, 도전 패턴들(CP)의 두께 하향 없이 터널 절연막(TI)과 데이터 저장막(DS)을 두껍게 설계할 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 3o에서 상술한 구조를 포함할 수 있다. 예를 들어, 메모리 소자(1120)는 층간 절연막들 사이에서 터널 절연막을 감싸며 터널 절연막에 인접하는 일측에 위치하는 데이터 저장막을 포함할 수 있다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 5는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 4를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
SD, 101 : 소스 절연막 BM1, BM2, 111, 121 : 배리어 메탈막
MS, 113 : 하부 소스막 SS, 123 : 상부 소스막
SL : 소스막 SI : 슬릿
RA : 리세스 영역 CP : 도전 패턴
ILD : 층간 절연막 H : 채널홀
CH : 채널막 CO : 코어 절연막
ML : 다층막 TI : 터널 절연막
DS, 144 : 데이터 저장막 BI : 블로킹 절연막
141 : 제1 물질막 143 : 제2 물질막
145 : 내부 희생막 147 : 외부 희생막
149 : 제3 물질막 h1, h2 : 홈부

Claims (15)

  1. 층간 절연막들 및 물질막들이 적층된 예비 적층 구조물을 관통하는 채널홀 내에 터널 절연막을 형성하는 단계;
    상기 예비 적층 구조물을 관통하는 슬릿을 통하여 노출된 상기 물질막들을 제거하여 리세스 영역을 형성하는 단계;
    상기 슬릿을 통하여 상기 리세스 영역 내에 데이터 저장막을 형성하는 단계;
    상기 데이터 저장막의 일부를 노출시키는 희생 패턴을 형성하는 단계;
    상기 터널 절연막에 인접한 상기 리세스 영역의 측벽 상에 데이터 저장 패턴이 잔류하도록, 상기 슬릿을 통하여 상기 희생 패턴에 의해 노출되는 상기 데이터 저장막의 상기 일부를 제거하는 단계; 및
    상기 슬릿을 통하여 상기 데이터 저장 패턴 상에 블로킹 절연막을 형성하는 단계;를 포함하는 반도체 장치의 제조방법.
  2. 제1항에 있어서,
    상기 희생 패턴을 형성하는 단계는,
    상기 데이터 저장막 상에 희생막을 형성하는 단계; 및
    상기 터널 절연막에 인접한 상기 리세스 영역의 측벽 상에 희생 패턴이 잔류하도록 상기 희생막을 부분적으로 제거하는 단계;를 포함하는 반도체 장치의 제조방법.
  3. 제2항에 있어서,
    상기 희생막을 형성하는 단계는, 상기 데이터 저장막 상에 제1 희생막 및 제2 희생막을 순차로 형성하는 단계를 포함하고,
    상기 희생막을 부분적으로 제거하는 단계는, 상기 제1 희생막 및 상기 제2 희생막이 상기 터널 절연막에 인접한 상기 리세스 영역의 측벽 상에 제1 희생 패턴 및 제2 희생 패턴으로서 잔류하도록 상기 제1 희생막 및 상기 제2 희생막을 부분적으로 제거하는 단계와, 상기 제2 희생 패턴을 제거하는 단계를 포함하고,
    상기 데이터 저장막을 식각하는 단계는, 상기 제1 희생 패턴을 식각 마스크로 이용하여 상기 데이터 저장막을 부분적으로 식각하는 단계를 포함하는 반도체 장치의 제조방법.
  4. 제3항에 있어서,
    상기 데이터 저장막을 식각하는 단계 후,
    상기 제1 희생 패턴을 제거하는 단계;를 더 포함하는 반도체 장치의 제조방법.
  5. 제4항에 있어서,
    상기 데이터 저장막을 부분적으로 식각하는 단계에 의해 상기 리세스 영역 내에 제1 개구부가 형성되고,
    상기 제1 희생 패턴을 제거하는 단계에 의해 상기 리세스 영역 내에 제2 개구부가 더 형성되며,
    상기 블로킹 절연막은 상기 제1 및 제2 개구부들에 걸쳐 상기 데이터 저장 패턴 상에 형성되는 반도체 장치의 제조방법.
  6. 제3항에 있어서,
    상기 제1 희생막은 상기 데이터 저장막과 다른 식각 선택비를 갖는 반도체 장치의 제조방법.
  7. 제3항에 있어서,
    상기 제2 희생막은 상기 제1 희생막과 다른 식각 선택비를 갖는 반도체 장치의 제조방법.
  8. 제3항에 있어서,
    상기 제2 희생막은 상기 데이터 저장막과 다른 식각 선택비를 갖는 반도체 장치의 제조방법.
  9. 제3항에 있어서,
    상기 제1 희생막 및 상기 제2 희생막을 부분적으로 제거하는 단계는, 상기 제2 희생막과 상기 제1 희생막을 번갈아 가며 세정하는 단계를 포함하는 반도체 장치의 제조방법.
  10. 제3항에 있어서,
    상기 제1 희생막 및 상기 제2 희생막을 부분적으로 제거하는 단계는, 상기 리세스 영역 내에 상기 제1 및 제2 희생막들의 수평 성분들을 제거하는 반도체 장치의 제조방법.
  11. 제1항에 있어서,
    상기 터널 절연막은 상기 채널홀을 통하여 상기 채널홀 내벽에 형성되고,
    상기 채널홀을 통하여 상기 터널 절연막 상에 채널막이 더 형성되는 반도체 장치의 제조방법.
  12. 제1항에 있어서,
    상기 리세스 영역을 형성하는 단계는, 상기 물질막들을 제거한 후,
    상기 물질막들이 제거된 개구 영역으로 노출된 상기 층간 절연막들의 일부분과 상기 터널 절연막의 측벽의 일부분을 제거하는 단계를 포함하는 반도체 장치의 제조방법.
  13. 채널막을 감싸는 터널 절연막;
    상기 터널 절연막을 감싸며 적층되는 층간 절연막들;
    상기 층간 절연막들 사이의 공간들에서 상기 터널 절연막을 감싸며 상기 터널 절연막에 인접하는 상기 공간들의 일측들에 위치하는 데이터 저장막들; 및
    상기 데이터 저장막들을 사이에 두고 상기 터널 절연막을 감싸며, 상기 공간들을 채우는 도전 패턴들을 포함하고,
    상기 터널 절연막은, 상기 데이터 저장막들 각각과 상기 채널막의 사이에 배치되는 제1 부분, 및 상기 층간 절연막들 각각과 상기 채널막의 사이에 배치되는 제2 부분을 포함하고,
    상기 제1 부분의 두께는 상기 제2 부분의 두께에 비해 얇은 반도체 장치.
  14. 제13항에 있어서,
    상기 데이터 저장막들은 상기 층간 절연막들보다 상기 터널 절연막을 향하여 더 돌출된 반도체 장치.
  15. 제13항에 있어서,
    상기 터널 절연막은 상기 채널막쪽으로 오목진 홈부들을 포함하는 반도체 장치.
KR1020160173706A 2016-12-19 2016-12-19 반도체 장치 및 그 제조방법 KR102665676B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160173706A KR102665676B1 (ko) 2016-12-19 2016-12-19 반도체 장치 및 그 제조방법
US15/682,003 US10388661B2 (en) 2016-12-19 2017-08-21 Semiconductor device and method of manufacturing the same
US16/503,216 US10910400B2 (en) 2016-12-19 2019-07-03 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160173706A KR102665676B1 (ko) 2016-12-19 2016-12-19 반도체 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20180071017A KR20180071017A (ko) 2018-06-27
KR102665676B1 true KR102665676B1 (ko) 2024-05-14

Family

ID=62562563

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160173706A KR102665676B1 (ko) 2016-12-19 2016-12-19 반도체 장치 및 그 제조방법

Country Status (2)

Country Link
US (2) US10388661B2 (ko)
KR (1) KR102665676B1 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102373616B1 (ko) * 2017-07-06 2022-03-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR101970316B1 (ko) * 2017-07-20 2019-04-18 고려대학교 산학협력단 삼차원 낸드 플래시 메모리 및 그 제조방법
KR102564402B1 (ko) * 2018-12-07 2023-08-08 에스케이하이닉스 주식회사 반도체장치 제조 방법
KR20200101717A (ko) * 2019-02-20 2020-08-28 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
KR20210012827A (ko) * 2019-07-26 2021-02-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR102436433B1 (ko) * 2019-08-28 2022-08-25 한양대학교 산학협력단 빅스비아이트 결정을 함유하는 금속 산화물 채널층을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자
KR20210027986A (ko) * 2019-09-03 2021-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조방법
KR20210089002A (ko) * 2020-01-07 2021-07-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20210106293A (ko) * 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210151373A (ko) * 2020-06-05 2021-12-14 에스케이하이닉스 주식회사 반도체 장치의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160172370A1 (en) * 2014-12-16 2016-06-16 SanDisk Technologies, Inc. Selective blocking dielectric formation in a three-dimensional memory structure

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9397093B2 (en) * 2013-02-08 2016-07-19 Sandisk Technologies Inc. Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof
US9076879B2 (en) * 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
KR102015578B1 (ko) * 2012-09-11 2019-08-28 삼성전자주식회사 불휘발성 메모리 장치 및 그 형성방법
KR20140134178A (ko) * 2013-05-13 2014-11-21 에스케이하이닉스 주식회사 반도체 장치
KR20150113265A (ko) 2014-03-27 2015-10-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9619665B2 (en) * 2014-07-22 2017-04-11 Cheng-Han KO Method and system for adding dynamic labels to a file and encrypting the file
KR102247914B1 (ko) 2014-10-24 2021-05-06 삼성전자주식회사 반도체 장치 및 그 제조방법
KR20160060850A (ko) 2014-11-20 2016-05-31 삼성전자주식회사 메모리 장치 및 그 형성방법
US9466606B2 (en) * 2015-03-09 2016-10-11 Kabushiki Kaisha Toshiba Semiconductor storage device
JP2017163044A (ja) * 2016-03-10 2017-09-14 東芝メモリ株式会社 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160172370A1 (en) * 2014-12-16 2016-06-16 SanDisk Technologies, Inc. Selective blocking dielectric formation in a three-dimensional memory structure

Also Published As

Publication number Publication date
KR20180071017A (ko) 2018-06-27
US20180175053A1 (en) 2018-06-21
US20190326323A1 (en) 2019-10-24
US10910400B2 (en) 2021-02-02
US10388661B2 (en) 2019-08-20

Similar Documents

Publication Publication Date Title
KR102665676B1 (ko) 반도체 장치 및 그 제조방법
KR102549452B1 (ko) 반도체 장치 및 그 제조 방법
US9978771B2 (en) Manufacturing method of semiconductor device including multi-layered source layer and channel extending therethrough
US10163924B2 (en) Manufacturing method of three-dimensional semiconductor memory device
KR102543998B1 (ko) 반도체 장치 및 그 제조 방법
KR102442214B1 (ko) 반도체 장치 및 그 제조방법
US11133328B2 (en) Semiconductor device and manufacturing method thereof
US9337203B2 (en) Semiconductor device with line-type air gaps and method for fabricating the same
EP2593966B1 (en) Memory arrays having substantially vertical, adjacent semiconductor structures and their formation
KR102476691B1 (ko) 반도체 장치의 제조방법
KR20180053918A (ko) 반도체 장치 및 그 제조방법
KR20150110966A (ko) 반도체 장치 및 그 제조방법
US11264399B2 (en) Semiconductor device and method of manufacturing the same
KR20150139255A (ko) 반도체 장치 및 그 제조방법
CN104979351A (zh) 半导体装置及其制造方法
KR102588311B1 (ko) 반도체 장치 및 그 제조방법
KR20160128129A (ko) 반도체 장치의 제조방법
CN111211124B (zh) 半导体装置的制造方法
CN113161364A (zh) 半导体存储器装置及其制造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant