KR20210089002A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 제1 방향으로 연장된 채널구조, 상기 채널구조를 감싸고, 홈(groove)을 포함하는 소스 셀렉트 라인, 상기 채널구조를 감싸고 상기 소스 셀렉트 라인 상에 상기 제1 방향으로 교대로 적층된 층간 절연막 및 워드라인, 및 상기 홈을 통해 상기 소스 셀렉트 라인 내부로 연장된 제1 콘택 플러그를 포함하는 반도체 메모리 장치 및 그 제조방법을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치를 구현할 수 있도록, 다수의 메모리 셀들은 3차원으로 배열될 수 있다.
3차원으로 배열된 다수의 메모리 셀들은 서로 이격되어 적층된 도전패턴들에 연결될 수 있다. 도전패턴들은 서로 다른 레벨에 배치될 수 있다. 도전패턴들은 주변회로로부터 인가된 신호를 전송하는 콘택 플러그들에 연결될 수 있다.
본 발명의 실시 예는 도전패턴과 콘택 플러그를 안정적으로 연결할 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 제1 방향으로 연장된 채널구조, 상기 채널구조를 감싸고 홈(groove)을 포함하는 소스 셀렉트 라인, 상기 채널구조를 감싸고 상기 소스 셀렉트 라인 상에 상기 제1 방향으로 교대로 적층된 층간 절연막 및 워드라인, 및 상기 홈을 통해 상기 소스 셀렉트 라인 내부로 연장된 제1 콘택 플러그를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은, 하부도전막을 형성하는 단계, 상기 하부도전막 상에 계단형 적층체를 형성하되 상기 계단형 적층체가 교대로 적층된 층간 절연막들 및 희생막들을 포함하고 상기 희생막들의 상면들이 노출되도록 상기 계단형 적층체를 형성하는 단계, 상기 하부도전막에 중첩되고 홈(groove)을 사이에 두고 상기 희생막들 중 최하층 희생막에 이웃한 제1 패드패턴을 형성하는 단계, 상기 희생막들의 상기 상면들에 각각 중첩된 제2 패드패턴들을 형성하는 단계, 상기 제1 및 제2 패드패턴들 및 상기 계단형 적층체를 덮는 절연막을 형성하는 단계, 상기 희생막들, 상기 제1 패드패턴, 및 상기 제2 패드패턴들을 도전물로 대체하는 단계, 및 상기 홈에 중첩된 상기 절연막을 관통하고 상기 하부도전막 내부로 연장된 제1 콘택 플러그를 형성하는 단계를 포함할 수 있다.
본 기술은 소스 셀렉트 라인에 형성된 홈을 통해 소스 셀렉트 라인에 콘택 플러그를 안정적으로 연결할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 개략적인 회로도이다.
도 2는 본 발명의 실시 예에 따른 게이트 적층체들을 나타내는 평면도이다.
도 3a는 도 2에 도시된 선 A-A'를 따라 절취한 단면도이고, 도 3b는 도 2에 도시된 선 B-B'를 따라 절취한 단면도이다.
도 4는 본 발명의 실시 예에 따른 소스 셀렉트 라인 및 제1 콘택 플러그를 나타내는 사시도이다.
도 5는 도 3b에 도시된 X영역에 대한 확대도이다.
도 6은 소스 셀렉트 라인의 단부를 나타내는 단면도이다.
도 7a 내지 도 7h는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 8a 내지 도 8c는 도 7c에 도시된 패드패턴들을 형성하는 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며, 본 발명의 범위는 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 개략적인 회로도이다.
도 1을 참조하면, 반도체 메모리 장치는 공통소스라인(CSL)에 연결된 다수의 셀 스트링들(CS)을 포함할 수 있다. 셀 스트링들(CS)은 다수의 행들 및 다수의 열들에 배열될 수 있다. 인식의 편의를 위해, 도 1은 하나의 행의 셀 스트링들(CS)을 나타낸다. 각 행의 셀 스트링들(CS)은 다수의 비트라인들(BL)에 연결될 수 있다.
셀 스트링들(CS) 각각은 직렬로 연결된 다수의 메모리 셀들(MC), 소스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터들(DST1, DST2)을 포함할 수 있다. 소스 셀렉트 트랜지스터(SST)는 그에 대응하는 셀 스트링(CS)과 공통 소스라인(CSL) 사이의 전기적인 연결을 제어할 수 있다. 드레인 셀렉트 트랜지스터들(DST1, DST2)은 그에 대응하는 셀 스트링(CS)과 그에 대응하는 비트라인(BL) 사이의 전기적인 연결을 제어할 수 있다. 셀 스트링들(CS) 각각은 하나의 드레인 셀렉트 트랜지스터 또는 직렬로 연결된 2개 이상의 드레인 셀렉트 트랜지스터들을 포함할 수 있다. 예시적으로, 도 1은 셀 스트링들(CS) 각각이 직렬로 연결된 제1 드레인 셀렉트 트랜지스터(DST1) 및 제2 드레인 셀렉트 트랜지스터(DST2)를 포함하는 경우를 나타낸다.
셀 스트링들(CS)은 행 방향을 따라 연장된 도전패턴들(DSL1, DSL2, WL, SSL)에 연결될 수 있다. 도전패턴들(DSL1, DSL2, WL, SSL)은 제1 드레인 셀렉트 라인(DSL1), 제2 드레인 셀렉트 라인(DSL2), 워드라인들(WL), 및 소스 셀렉트 라인(SSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터(SST)의 게이트 전극에 연결되고, 워드라인들(WL)은 메모리 셀들(MC)의 게이트 전극들에 각각 연결되고, 제1 드레인 셀렉트 라인(DSL1)은 제1 드레인 셀렉트 트랜지스터(DST1)의 게이트 전극에 연결되고, 제2 드레인 셀렉트 라인(DSL2)은 제2 드레인 셀렉트 트랜지스터(DST2)의 게이트 전극에 연결될 수 있다.
상술한 도전패턴들(DSL1, DSL2, WL, SSL)은 게이트 적층체를 구성할 수 있다.
도 2는 본 발명의 실시 예에 따른 게이트 적층체들(GST)을 나타내는 평면도이다.
도 2를 참조하면, 게이트 적층체들(GST) 각각은 채널구조(CH)를 감싸는 셀 영역(CA) 및 셀 영역(CA)으로부터 연장된 콘택영역(CTA)을 포함할 수 있다. 게이트 적층체들(GST)은 슬릿(SI)에 의해 서로 분리될 수 있다.
채널구조(CH)는 그에 대응하는 게이트 적층체(GST)를 관통할 수 있다. 채널구조(CH)는 그에 대응하는 셀 스트링의 채널영역을 구성할 수 있다. 채널구조(CH)는 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 메모리 셀의 데이터 저장영역을 구성하는 데이터 저장막을 포함할 수 있다.
게이트 적층체들(GST) 각각은 도 3a 및 도 3b에 도시된 바와 같이, 소스 셀렉트 라인(SSL) 및 도전패턴들(CP1 내지 CPn; n은 자연수)을 포함할 수 있다. 소스 셀렉트 라인(SSL) 및 도전패턴들(CP1 내지 CPn)은 콘택영역(CTA)에서 계단구조를 형성할 수 있다. 계단구조는 콘택 플러그들(CT1, CT2[1] 내지 CT2[n])이 접촉될 수 있는 영역들을 제공할 수 있다.
도 3a는 도 2에 도시된 선 A-A'를 따라 절취한 단면도이고, 도 3b는 도 2에 도시된 선 B-B'를 따라 절취한 단면도이다.
도 3a 및 도 3b를 참조하면, 게이트 적층체들(GST)은 도프트 반도체막(DS)에 중첩될 수 있다. 슬릿(SI)은 절연물로 채워질 수 있다. 도면에 도시하진 않았으나, 슬릿(SI)을 채우는 절연물은 도프트 반도체막(DS)으로부터 제1 방향(D1)으로 연장된 수직 플러그에 의해 관통될 수 있다.
도프트 반도체막(DS)은 n타입 불순물 및 p타입 불순물 중 적어도 하나를 포함할 수 있다. 일 실시 예로서, 도프트 반도체막(DS)은 도 1을 참조하여 설명한 공통소스라인(CSL)을 구성할 수 있다. 공통소스라인(CSL)을 구성하는 도프트 반도체막(DS)은 n타입 불순물을 포함할 수 있다.
게이트 적층체들(GST) 각각은 도프트 반도체막(DS) 상에 형성된 하부 절연막(LIL)에 중첩될 수 있다. 게이트 적층체들(GST) 각각과 그에 대응하는 하부 절연막(LIL)은 채널구조(CH)에 의해 관통될 수 있다.
채널구조(CH)는 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 터널 절연막, 터널 절연막의 외벽을 따라 연장된 데이터 저장막, 및 데이터 저장막의 외벽을 따라 연장된 블로킹 절연막을 포함할 수 있다. 데이터 저장막은 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 예를 들어, 데이터 저장막은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 이를 위해, 데이터 저장막은 전하 트랩이 가능한 질화막으로 형성될 수 있다. 본 발명의 이에 한정되지 않으며, 데이터 저장막은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
채널구조(CH)는 채널막(CL), 코어 절연막(CO) 및 캡핑 반도체막(CAP)을 포함할 수 있다. 코어 절연막(CO) 및 캡핑 반도체막(CAP)은 채널구조(CH)의 중심영역에 배치될 수 있다. 캡핑 반도체막(CAP)은 코어 절연막(CO) 상에 배치될 수 있다. 채널막(CL)은 코어 절연막(CO)의 측벽 및 바닥면을 따라 연장되고, 캡핑 반도체막(CAP)을 감싸도록 연장될 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 코어 절연막(CO)이 생략되고, 채널막(CL)으로 채널구조(CH)의 중심영역을 채울 수 있다. 캡핑 반도체막(CAP)은 도프트 실리콘을 포함할 수 있다. 일 실시 예로서, 캡핑 반도체막(CAP)은 n타입 불순물을 포함할 수 있다.
채널구조(CH)는 도프트 반도체막(DS)에 접촉된 접촉면을 가질 수 있다. 일 실시 예로서, 채널구조(CH)는 도프트 반도체막(DS)에 접촉된 바닥면을 가질 수 있고, 메모리막(ML)을 관통하도록 제1 방향(D1)으로 연장될 수 있다. 도프트 반도체막(DS)에 접촉된 채널구조(CH)의 접촉면은 도면에 도시된 바로 제한되지 않고, 다양하게 변경될 수 있다. 다른 실시 예로서, 도프트 반도체막(DS)은 메모리막(ML)의 측벽을 관통하여 채널구조(CH)의 측벽에 접촉될 수 있다.
게이트 적층체들(GST) 각각은 소스 셀렉트 라인(SSL) 및 소스 셀렉트 라인(SSL) 상에 제1 방향(D1)으로 교대로 적층된 층간 절연막들(IL) 및 도전패턴들(CP1 내지 CPn)을 포함할 수 있다. 소스 셀렉트 라인(SSL), 층간 절연막들(IL) 및 도전패턴들(CP1 내지 CPn)은 셀 영역(CA)에서 채널구조(CH)를 감쌀 수 있고, 콘택영역(CTA)에서 계단구조를 형성할 수 있다. 계단구조는 절연막(61)으로 덮일 수 있다. 절연막(61)은 계단구조로 인한 단차를 완화할 수 있다. 절연막(61)은 층간 절연막들(IL) 및 도전패턴들(CP1 내지 CPn)을 덮도록 연장되고, 채널구조(CH)의 상단을 감쌀 수 있다.
콘택 플러그들(CT1, CT2[1] 내지 CT2[n])은 소스 셀렉트 라인(SSL), 층간 절연막들(IL) 및 도전패턴들(CP1 내지 CPn)로 형성된 계단구조에 중첩될 수 있다. 콘택 플러그들(CT1, CT2[1] 내지 CT2[n])은 소스 셀렉트 라인(SSL)에 연결된 제1 콘택 플러그(CT1), 및 도전패턴들(CP1 내지 CPn)에 각각 연결된 제2 콘택 플러그들(CT2[1] 내지 CT2[n])을 포함할 수 있다.
소스 셀렉트 라인(SSL)은 하부도전패턴(LCP), 제1 상부도전패턴(UCPa), 제2 상부도전패턴(UCPb), 제1 블로킹 절연패턴(67A), 및 제2 블로킹 절연패턴(67B)을 포함할 수 있다.
하부도전패턴(LCP)은 셀 영역(CA)에서 채널구조(CH)를 감쌀 수 있다. 하부도전패턴(LCP)은 제1 콘택 플러그(CT1)를 향해 콘택영역(CTA)으로 연장될 수 있다. 제1 콘택 플러그(CT1)는 콘택영역(CTA)으로 연장된 하부도전패턴(LCP)에 중첩될 수 있다. 하부도전패턴(LCP)은 반도체 메모리 장치를 형성하는 동안 식각 정지막 역할을 할 수 있는 물질로 형성될 수 있고, 제1 상부도전패턴(UCPa), 제2 상부도전패턴(UCPb) 및 도전패턴들(CP1 내지 CPn) 각각보다 두꺼운 두께로 형성될 수 있다. 일 실시 예로서, 하부도전패턴(LCP)은 도프트 실리콘을 포함할 수 있다.
반도체 메모리 장치의 소거 동작 시, 소스 셀렉트 라인(SSL) 측에서 게이트 유도 드레인 누설(GIDL: gate induced drain leakage)을 발생시킬 수 있다. GIDL 전류를 확보하기 위해, 채널구조(CH) 하단에 정션 오버랩 영역을 형성할 수 있다. 정션 오버랩 영역은 반도체 메모리 장치의 제조공정 동안, 도프트 반도체막(DS) 내부의 불순물을 채널구조(CH)의 하단으로 확산시킴으로써 정의될 수 있다. 정션 오버랩 영역은 반도체 메모리 장치의 설계에 따라 다양한 범위로 정의될 수 있다. 안정적인 정션 오버랩 영역을 확보하기 위해 불순물의 확산 거리를 증가시킬 수 있다. 본 발명의 실시 예에 따르면, 상대적으로 두꺼운 두께의 하부도전패턴(LCP)을 통해 정션 오버랩 영역이 소스 셀렉트 라인(SSL)과 층간 절연막(ILD) 사이의 계면이 배치된 레벨을 벗어나지 않도록 제어하기 쉽다. 이에 따라, 소스 셀렉트 라인(SSL)에 연결된 소스 셀렉트 트랜지스터의 오프 특성을 확보할 수 있고, 안정적인 GIDL 전류를 확보할 수 있다.
제1 상부도전패턴(UCPa) 및 제2 상부도전패턴(UCPb)은 하부도전패턴(LCP)에 중첩될 수 있다. 제1 상부도전패턴(UCPa)은 도전패턴들(CP1 내지 CPn)과 하부도전패턴(LCP) 사이에 배치된 라인부(LAu) 및 라인부(LAu)로부터 제1 콘택 플러그(CT1)를 향해 연장된 패드부(PADu)를 포함할 수 있다. 제2 상부도전패턴(UCPb)은 콘택영역(CTA)에 배치될 수 있다. 제1 콘택 플러그(CT1)는 패드부(PADu)에 중첩될 수 있다. 패드부(PADu)는 라인부(LAu) 및 제2 상부도전패터(UCPb)보다 두껍게 형성될 수 있다.
제1 블로킹 절연패턴(67A)은 하부도전패턴(LCP)과 제1 상부도전패턴(UCPa) 사이에 배치되고, 제1 상부도전패턴(UCPa)의 표면을 따라 연장될 수 있다. 제1 상부도전패턴(UCPa)은 이에 인접한 층간 절연막(IL)을 향하는 상면, 채널구조(CH)를 향하는 측벽, 하부도전패턴(LCP)을 향하는 바닥면을 포함할 수 있다. 제1 블로킹 절연패턴(67A)은 상술한 제1 상부도전패턴(UCPa)의 상면, 측벽, 및 바닥면 각각의 상부로 연장될 수 있다.
제2 블로킹 절연패턴(67B)은 하부도전패턴(LCP)과 제2 상부도전패턴(UCPb) 사이에 배치되고, 제2 상부도전패턴(UCPb)의 표면을 따라 연장될 수 있다. 제2 상부도전패턴(UCPb)은 하부도전패턴(LCP)을 향하는 제1 표면 및 절연막(61)을 향하는 제2 표면을 포함할 수 있다. 제2 블로킹 절연패턴(67B)은 상술한 제2 상부도전패턴(UCPb)의 제1 표면 및 제2 표면 각각의 상부로 연장될 수 있다.
제1 콘택 플러그(CT1)는 제1 블로킹 절연패턴(67A) 및 제2 블로킹 절연패턴(67B)을 관통하고, 하부도전패턴(LCP), 제1 상부도전패턴(UCPa) 및 제2 상부도전패턴(UCPb)에 접촉될 수 있다. 이에 따라, 하부도전패턴(LCP), 제1 상부도전패턴(UCPa) 및 제2 상부도전패턴(UCPb)은 제1 콘택 플러그(CT1)에 의해 연결될 수 있고, 제1 콘택 플러그(CT1)로부터 동일한 신호를 인가받을 수 있다.
제1 콘택 플러그(CT1)는 제1 상부도전패턴(UCPa)에 중첩된 제1 부분(P1)과 제2 상부도전패턴(UCPb)을 관통하는 제2 부분(P2)을 포함할 수 있다. 제2 부분(P2)은 제1 부분(P1)으로부터 연장될 수 있고, 도전패턴들(CP1 내지 CPn)로부터 제1 부분(P1)보다 멀리 이격될 수 있다. 예를 들어, 도전패턴들(CP1 내지 CPn) 중 소스 셀렉트 라인(SSL)에 인접한 제1 도전패턴(CP1)과 제1 부분(P1) 사이의 거리(S1)는 제1 도전패턴(CP1)과 제2 부분(P2) 사이의 거리(S2)보다 좁을 수 있다.
제1 부분(P1)은 상대적으로 두꺼운 패드부(PADu)에 중첩될 수 있다. 제2 부분(P2)은 하부도전패턴(LCP) 내부로 연장될 수 있다. 제1 부분(P1)의 바닥면(BT1)은 제2 부분(P2)의 바닥면(BT2)보다 높은 레벨에 배치될 수 있다.
도전패턴들(CP1 내지 CPn) 중 최상층으로부터 적어도 한층의 도전패턴은 드레인 셀렉트 라인에 해당할 수 있다. 일 실시 예로서, 제n 도전패턴(CPn)은 제1 드레인 셀렉트 라인(DSL1)일 수 있고, 제n-1 도전패턴(CPn-1)은 제2 드레인 셀렉트 라인(DSL2)일 수 있다. 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(예를 들어, DSL2) 사이에 배치된 도전패턴들은 워드라인일 수 있다. 일 실시 예로서, 제1 내지 제n-2 도전패턴들(CP1 내지 CPn-2)은 워드라인들(WL)일 수 있다.
도전패턴들(CP1 내지 CPn)은 셀 영역(CA)에서 채널구조(CH)를 감쌀 수 있다. 도전패턴들(CP1 내지 CPn)은 제2 콘택 플러그들(CT2[1] 내지 CT2[n])을 향해 콘택영역(CTA)으로 연장될 수 있다. 제2 콘택 플러그들(CT2[1] 내지 CT2[n])은 콘택영역(CTA)으로 연장된 도전패턴들(CP1 내지 CPn)에 각각 중첩될 수 있다.
도전패턴들(CP1 내지 CPn) 각각은 라인부(LAc) 및 라인부(LAc)로부터 연장된 패드부(PADc)를 포함할 수 있다. 라인부(LAc)는 셀 영역(CA)으로부터 콘택영역(CAT)으로 연장될 수 있고, 채널구조(CH)를 감쌀 수 있다. 패드부(PADc)는 그에 대응하는 제2 콘택 플러그에 연결되도록 라인부(LAc)로부터 연장될 수 있고, 라인부(PADc)보다 두껍게 형성될 수 있다. 제2 콘택 플러그들(CT2[1] 내지 CT2[n]) 각각의 바닥면(BTc)은 제1 부분(P1) 및 제2 부분(P2)을 포함하는 제1 콘택 플러그(CT1)의 바닥면(BTs)에 비해 편평할 수 있다.
게이트 적층체들(GST) 각각은 층간 절연막들(IL)과 도전패턴들(CP1 내지 CPn) 사이에 배치된 제3 블로킹 절연패턴들(67C)을 더 포함할 수 있다. 제3 블로킹 절연패턴들(67C) 각각은 그에 대응하는 도전패턴의 표면을 따라 연장될 수 있다. 제2 콘택 플러그들(CT2[1] 내지 CT2[n])이 도전패턴들(CP1 내지 CPn)에 각각 연결될 수 있도록 제2 콘택 플러그들(CT2[1] 내지 CT2[n])은 제3 블로킹 절연패턴들(67C)을 각각 관통할 수 있다.
제1 상부도전패턴(UCPa)과 제2 상부도전패턴(UCPb)은 서로 동일한 도전물로 구성될 수 있다. 제1 상부도전패턴(UCPa)과 제2 상부도전패턴(UCPb)을 구성하는 도전물은 식각 정지막으로서의 역할을 고려하여 제한이 따르는 하부도전패턴(LCP)의 도전물과 상이할 수 있다. 제1 상부도전패턴(UCPa)과 제2 상부도전패턴(UCPb) 각각은 하부도전패턴(LCP)보다 저항이 낮은 도전물로 형성될 수 있다. 일 실시 예로서, 제1 상부도전패턴(UCPa) 및 제2 상부도전패턴(UCPb)은 금속을 포함할 수 있다. 예를 들어, 금속은 텅스텐을 포함할 수 있다. 제1 상부도전패턴(UCPa) 및 제2 상부도전패턴(UCPb)에 의해 소스 셀렉트 라인(SSL)의 RC 지연을 개선할 수 있다.
도전패턴들(CP1 내지 CPn) 각각은 제1 상부도전패턴(UCPa)과 제2 상부도전패턴(UCPb) 각각을 구성하는 도전물과 동일한 도전물을 포함할 수 있다.
제1 내지 제3 블로킹 절연패턴들(67A 내지 67C) 각각은 알루미늄 산화막을 포함할 수 있다.
제2 콘택 플러그들(CT2[1] 내지 CT2[n])은 제1 콘택 플러그(CT1)와 동일한 도전물로 형성될 수 있다.
도 4는 본 발명의 실시 예에 따른 소스 셀렉트 라인(SSL) 및 제1 콘택 플러그(CT1)를 나타내는 사시도이다.
도 4를 참조하면, 소스 셀렉트 라인(SSL)은 홈(groove; GV)을 포함할 수 있다. 홈(GV)은 제1 상부도전패턴(UCPa) 및 제2 상부도전패턴(UCPb) 사이에 배치될 수 있다. 제2 상부도전패턴(UCPb)은 홈(GV)을 통해 제1 상부도전패턴(UCPa)으로부터 이격될 수 있다.
제1 상부도전패턴(UCPa)의 패드부(PADu)는 제1 상부도전패턴(UCPa)의 라인부(LAu)와 제2 상부도전패턴(UCPb) 사이에 배치될 수 있다.
제1 블로킹 절연패턴(67A)은 홈(GV)을 향하는 제1 상부도전패턴(UCPa)의 측벽 상으로 연장될 수 있고, 제2 블로킹 절연패턴(67B)은 홈(GV)을 향하는 제2 상부도전패턴(UCPb)의 측벽 상으로 연장될 수 있다. 제1 블로킹 절연패턴(67A) 및 제2 블로킹 절연패턴(67B)은 서로 연결될 수 있다.
제1 콘택 플러그(CT1)는 홈(GV)을 통해 도 3b를 참조하여 설명한 바와 같이 소스 셀렉트 라인(SSL)의 내부로 연장될 수 있다. 제1 콘택 플러그(CT1)는 홈(GV)의 일측에 배치된 제1 상부도전패턴(UCPa)의 패드부(PADu) 내부로 연장될 수 있다. 제1 콘택 플러그(CT1)는 홈(GV)의 타측에 배치된 제2 상부도전패턴(UCPb)을 관통하고, 도 3b를 참조하여 설명한 바와 같이 하부도전패턴(LCP) 내부로 연장될 수 있다.
도 5는 도 3b에 도시된 X영역에 대한 확대도이다.
도 5를 참조하면, 제1 상부도전패턴(UCPa)은 금속(M1) 및 금속(M1)의 표면 상에 형성된 베리어막(BM1)을 포함할 수 있다. 제2 상부도전패턴(UCPb)은 금속(M2) 및 금속(M2)의 표면 상에 형성된 베리어막(BM2)을 포함할 수 있다.
제1 상부도전패턴(UCPa)의 금속(M1)과 제2 상부도전패턴(UCPb)의 금속(M2)은서로 동일하고, 제1 상부도전패턴(UCPa)의 베리어막(BM1)과 제2 상부도전패턴(UCPb)의 베리어막(BM2)은 서로 동일할 수 있다.
제1 콘택 플러그(CT1)는 금속(M3) 및 금속(M3)의 표면 상에 형성된 베리어막(BM3)을 포함할 수 있다.
상술한 금속들(M1, M2, M3)은 다양한 물질들로 구성될 수 있다. 일 실시 예로서, 금속들(M1, M2, M3)은 텅스텐을 포함할 수 있다.
상술한 베리어막들(BM1, BM2, BM3)은 금속의 확산을 방지할 수 있는 물질로 구성될 수 있다. 일 실시 예로서, 베리어막들(BM1, BM2, BM3)은 티타늄 질화막을 포함할 수 있다.
도 6은 소스 셀렉트 라인(SSL)의 단부(EG)를 나타내는 단면도이다.
도 6을 참조하면, 소스 셀렉트 라인(SSL)의 단부(EG)는 도 2를 참조하여 설명한 콘택영역(CTA)에 배치된 소스 셀렉트 라인(SSL)의 타단과 유사한 구조로 형성될 수 있다. 하부도전패턴(LCP), 하부 절연막(LIL) 및 도프트 반도체막(DS)은 소스 셀렉트 라인(SSL)의 단부(EG)에 중첩되도록 연장될 수 있다.
소스 셀렉트 라인(SSL)의 단부(EG)는 보조 패드부(PADu') 및 제3 상부도전패턴(UCPb')을 포함할 수 있다.
보조 패드부(PADu')는 제1 상부도전패턴(UCPa)의 라인부(LAu)로부터 연장된 제1 상부도전패턴(UCPa)의 일부일 수 있다. 보조 패드부(PADu')는 라인부(LAu) 및제3 상부도전패턴(UCPb')보다 두껍게 형성될 수 있다. 제1 블로킹 절연패턴(67A)은 보조 패드부(PADu')의 표면 상으로 연장될 수 있다.
제3 상부도전패턴(UCPb')은 보조 패드부(PADu')를 사이에 두고 라인부(LAu)로부터 이격될 수 있다. 제3 상부도전패턴(UCPb')은 도 5를 참조하여 설명한 제2 상부도전패턴(UCPb)과 동일한 물질로 구성될 수 있다. 제3 상부도전패턴(UCPb')의 표면은 제4 블로킹 절연패턴(67B')으로 덮일 수 있다. 제4 블로킹 절연패턴(67B')은 도 3b를 참조하여 설명한 제2 블로킹 절연패턴(67B)과 동일한 물질로 구성될 수 있다.
소스 셀렉트 라인(SSL)의 단부(EG)는 보조 콘택 플러그(CT1')에 연결될 수 있다. 보조 콘택 플러그(CT1')는 도 3b 및 도 4를 참조하여 설명한 제1 콘택 플러그(CT1)와 유사한 구조로 형성될 수 있다. 보조 콘택 플러그(CT1')는 도 5를 참조하여 설명한 제1 콘택 플러그(CT1)와 동일한 물질을 포함할 수 있다.
보조 콘택 플러그(CT1')는 제1 블로킹 절연패턴(67A) 및 제4 블로킹 절연패턴(67B')을 관통할 수 있다. 보조 콘택 플러그(CT1')는 보조 패드부(PADu') 내부로 연장된 일부와 하부도전패턴(LCP) 내부로 연장된 일부를 포함할 있다. 보조 콘택 플러그(CT1')는 하부도전패턴(LCP), 제1 상부도전패턴(UCPa) 및 제3 상부도전패턴(UCPb')에 접촉될 수 있다. 이에 따라, 하부도전패턴(LCP), 제1 상부도전패턴(UCPa) 및 제3 상부도전패턴(UCPb')은 보조 콘택 플러그(CT1')에 의해 연결될 수 있다.
보조 콘택 플러그(CT1')에 인접한 층간 절연막들(IL) 및 도전패턴들(CP1 내지 CPn)의 단부들은 제1 상부도전패턴(UCPa)의 라인부(LAu)에 중첩될 수 있다.
도 7a 내지 도 7h는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 7a를 참조하면, 도프트 반도체막(101) 상에 하부 절연막(103) 및 하부도전막(105)을 형성할 수 있다. 도프트 반도체막(101)은 n타입 불순물 및 p타입 불순물 중 적어도 하나를 포함할 수 있다. 일 실시 예로서, 도프트 반도체막(101)은 n타입 도프트 실리콘을 포함할 수 있다.
하부도전막(105)은 셀 영역(CA) 및 콘택영역(CTA)을 포함할 수 있다. 하부도전막(105)은 도 7e에 도시된 상부슬릿(163A)을 형성하기 위한 식각 공정 동안 식각 정지막 역할을 할 수 있는 도전물을 포함할 수 있다. 일 실시 예로서, 하부도전막(105)은 도프트 실리콘막을 포함할 수 있다.
이어서, 하부도전막(105) 상에 희생막들(111) 및 층간 절연막들(113)을 한 층씩 교대로 적층할 수 있다. 희생막들(111)은 층간 절연막들(113)과 다른 물질로 형성될 수 있다. 희생막들(111)은 선택적인 식각이 가능하도록 층간 절연막들(113)과 다른 물질로 형성될 수 있다. 일 실시 예로서, 층간 절연막들(113)은 실리콘 산화물 등의 산화막을 포함할 수 있고, 희생막들(111)은 실리콘 질화물 등의 질화막을 포함할 수 있다.
이 후, 희생막들(111) 및 층간 절연막들(113)의 적층체 상에 보호막(121)을 형성할 수 있다. 이어서, 하부도전막(105)의 셀 영역(CA)에 중첩된 보호막(121), 층간 절연막들(113), 희생막들(111), 및 하부도전막(105)을 식각할 수 있다. 이로써, 보호막(121), 층간 절연막들(113) 및 희생막들(111)과 하부도전막(105)을 관통하는 채널홀들(131)이 형성될 수 있다.
채널홀들(131)은 하부 절연막(103)을 관통하고 도프트 반도체막(101)을 노출시킬 수 있다.
도 7b를 참조하면, 채널홀들(131) 각각의 측벽 상에 메모리막(133)을 형성한 후, 메모리막(133) 상에 그에 대응하는 채널홀(131)을 채우는 채널구조(130)를 형성할 수 있다.
메모리막(133)은 그에 대응하는 채널홀(131)의 측벽 상에 적층된 블로킹 절연막, 데이터 저장막 및 터널 절연막을 포함할 수 있다.
채널구조(130)를 형성하는 단계는 메모리막(133) 상에 채널막(135)을 형성하는 단계, 채널홀(131)의 중심영역을 채우도록 채널막(135) 상에 코어 절연막(137)을 형성하는 단계, 코어 절연막(137)의 일부를 식각하여 채널홀(131)의 상단을 개구하는 단계, 및 개구된 채널홀(131)의 상단을 캡핑 반도체막(139)으로 채우는 단계를 포함할 수 있다. 캡핑 반도체막(139)은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 캡핑 반도체막(139)은 n타입 도프트 실리콘을 포함할 수 있다. 채널구조(130)를 형성하는 단계는 도프트 반도체막(101)으로부터의 불순물을 채널막(135) 내부로 확산시키기 위한 열 공정을 더 포함할 수 있다.
도 7a에 도시된 보호막(121)은 채널구조(130)를 형성한 후 제거될 수 있다. 보호막(121)은 채널구조(130)를 형성하는 동안, 최상층 층간 절연막(113)의 두께 손실을 방지할 수 있다.
이어서, 하부도전막(105)의 콘택영역(CTA)에 중첩된 희생막들(111) 및 층간 절연막들(113)을 식각하여 계단형 적층체(110)를 형성할 수 있다. 계단형 적층체(110)를 형성하기 위한 식각 공정은 희생막들(111)의 상면들(111TS) 및 하부도전막(105)의 상면(105TS)이 노출되도록 수행될 수 있다.
도 7c를 참조하면, 도 7b에 도시된 하부도전막(105)의 상면(105TS)과 희생막들(111)의 상면들(111TS)에 중첩된 패드패턴들(151A, 151B)을 형성할 수 있다. 패드패턴들(151A, 151B)은 하부도전막(105)의 상면(105TS)에 중첩된 제1 패드패턴(151A) 및 희생막들(111)의 상면들(111TS)에 각각 중첩된 제2 패드패턴들(151B)을 포함할 수 있다.
제1 패드패턴(151A) 및 제2 패드패턴들(151B)은 선택적인 식각이 가능하도록 층간 절연막들(113)과 다른 물질로 형성될 수 있다. 일 실시 예로서, 제1 패드패턴(151A) 및 제2 패드패턴들(151B)은 희생막들(111)과 동일한 물질을 포함할 수 있다.
제1 패드패턴(151A)은 희생막들(111) 중 하부도전막(105)에 인접한 최하층 희생막(111)에 이웃할 수 있다. 제1 패드패턴(151A)과 최하층 희생막(111) 사이에 제1 홈(153)이 형성될 수 있다.
제2 패드패턴들(151B)은 서로 다른 레벨들에 배치될 수 있다. 제2 패드패턴들(151B)과 이들에 마주하는 층간 절연막들(113) 사이에 제2 홈들(155)이 형성될 수 있다.
도 8a 내지 도 8c는 도 7c에 도시된 패드패턴들(151A, 151B)을 형성하는 단계에 대한 일 실시 예를 나타내는 단면도들이다.
도 8a를 참조하면, 도 7b에 도시된 계단형 적층체(110)의 표면 상에 패드막(151)을 형성할 수 있다. 이어서, 패드막(151) 상에 식각 베리어막(152)을 형성할 수 있다.
식각 베리어막(152)은 산화막을 포함할 수 있다. 식각 베리어막(152)은 패드막(151)의 측벽 상에서보다 패드막(151)의 상부면 상에서 상대적으로 두껍게 증착될 수 있다. 이를 위해, 식각 베리어막(152)은 HDP CVD(High Density Plasma Chemical Vapor Deposition) 방식으로 증착될 수 있다.
도 8b를 참조하면, 도 8a에 도시된 식각 베리어막(152)을 식각함으로써, 패드막(151)의 측벽을 노출하는 식각 베리어 패턴들(152P)을 형성할 수 있다.
패드막(151)의 측벽 상에 형성된 식각 베리어막(152)의 일부가 제거되더라도, 패드막(151)의 상부면 상에서 상대적으로 두껍게 형성된 식각 베리어막(152)의 다른 일부가 식각 베리어 패턴(152P)으로서 잔류될 수 있다. 산화막을 포함하는 식각 베리어막(152)은 불산(HF)에 의해 식각될 수 있다.
도 8c를 참조하면, 도 8a에 도시된 식각 베리어 패턴들(152P) 사이에서 노출된 패드막(151)의 일부영역들을 식각공정을 통해 제거할 수 있다. 이로써 패드막(151)은 패드패턴들(151A, 151B, 151C)로 분리될 수 있다. 이 후, 식각 베리어 패턴들(152P)은 제거될 수 있다.
질화막으로 형성된 패드막(151)은 인산을 이용한 등방성 식각 공정에 의해 식각될 수 있다. 패드막(151)을 식각하는 동안 식각 베리어 패턴들(152P)에 의해 보호되는 패드막(151)의 다른 일부영역들은 패드패턴들(151A, 151B, 151C)로서 잔류될 수 있다. 패드패턴들(151A, 151B, 151C)은 제1 패드패턴(151A), 제2 패드패턴들(151B), 및 제3 패드패턴(151C)을 포함할 수 있다.
제3 패드패턴(151C)은 최상층 층간 절연막(113) 상에 배치될 수 있다. 제3 패드패턴(151C)은 후속공정에서 제거될 수 있다. 이로써, 도 7c에 도시된 바와 같이, 계단형 적층체 상에 제1 패드패턴(151A) 및 제2 패드패턴들(151B)이 잔류될 수 있다.
도 7d를 참조하면, 제1 패드패턴(151A) 및 제2 패드패턴들(151B)은 계단형 적층체 상에 형성된 제1 절연막(161)으로 덮일 수 있다.
제1 절연막(161)은 제1 홈(153) 및 제2 홈들(155)을 채우도록 형성될 수 있고, 계단형 적층체의 단차을 완화할 수 있다. 제1 절연막(161)은 채널구조(130)를 덮도록 연장될 수 있다.
도 7e를 참조하면, 제1 절연막(161), 층간 절연막들(113) 및 도 7d에 도시된 희생막들(111)을 관통하는 상부 슬릿(163A)을 형성할 수 있다. 상부 슬릿(163A)은 도 2에 도시된 슬릿(SI)의 상단을 구성할 수 있으며, 도 2에 도시된 바와 같이 셀 영역(CA)으로부터 콘택영역(CTA)으로 연장될 수 있다.
상부 슬릿(163A)을 형성하기 위한 제1 절연막(161), 층간 절연막들(113), 및 희생막들(111)의 식각 공정 동안, 하부도전막(105)은 식각 정지막 역할을 할 수 있다.
이어서, 상부 슬릿(163A)을 통해 도 7d에 도시된 희생막들(111), 제1 패드패턴(151A) 및 제2 패드패턴들(151B)을 선택적으로 제거할 수 있다. 이로써, 제1 절연막(161) 및 층간 절연막들(113)을 노출하는 게이트 영역들(165A, 165B, 165C)이 정의될 수 있다.
게이트 영역들(165A, 165B, 165C)은 제1 게이트 영역(165A), 제2 게이트 영역(165B), 및 제3 게이트 영역들(165C)을 포함할 수 있다.
제1 게이트 영역(165A)은 하부도전막(105)의 셀 영역(CA)과 이에 인접한 층간 절연막(113) 사이로부터 제1 절연막(161)과 하부도전막(105)의 콘택영역(CTA) 사이로 연장될 수 있다.
제2 게이트 영역(165B)은 제1 게이트 영역(165A)과 동일 레벨에 배치될 수 있다. 제1 게이트 영역(165A)과 제2 게이트 영역(165B)은 도 7d에 도시된 제1 홈(153)을 채우는 제1 절연막(161)의 돌출부(161P)를 통해 서로 이격될 수 있다. 제2 게이트 영역(165B)은 하부도전막(105)의 콘택영역(CTA)과 제1 절연막(161) 사이에 정의될 수 있다.
제3 게이트 영역들(165C)은 채널구조(130)의 연장방향으로 이웃한 층간 절연막들(113) 사이로부터 제1 절연막(161)을 향해 연장될 수 있다.
도 7f를 참조하면, 도 7e에 도시된 제1 내지 제3 게이트 영역들(165A 내지 165C) 각각의 표면 상에 블로킹 절연막(167)을 형성할 수 있다. 이어서, 도 7e에 도시된 제1 내지 제3 게이트 영역들(165A 내지 165C) 내부를 도전패턴들(169A, 169B, 169C)로 채울 수 있다.
도전패턴들(169A, 169B, 169C) 각각은 그에 대응하는 블로킹 절연막(167) 상에 형성될 수 있다. 도전패턴들(169A, 169B, 169C)은 도 7e에 도시된 제1 게이트 영역(165A)을 채우는 제1 도전패턴(169A), 도 7e에 도시된 제2 게이트 영역(165B)을 채우는 제2 도전패턴(169B), 및 도 7e에 도시된 제3 게이트 영역들(165C)을 각각 채우는 제3 도전패턴들(169C)을 포함할 수 있다. 제1 도전패턴(169A) 및 제2 도전패턴(169B)은 제1 홈(153)을 사이에 두고 서로 이웃할 수 있다.
상술한 바와 같이, 상부 슬릿(163A)을 통해 도 7d에 도시된 제1 패드패턴(151A) 및 제2 패드패턴들(151B), 및 희생막들(111)을 도 7f에 도시된 제1 내지 제3 도전패턴들(169A 내지 169C)을 구성하는 도전물로 대체할 수 있다. 도전물은 도 5를 참조하여 설명한 금속 및 베리어막을 포함할 수 있다.
제1 내지 제3 도전패턴들(169A 내지 169C)을 형성한 후, 상부 슬릿(163A)에 연결되고, 하부도전막(105)을 관통하는 하부 슬릿(163B)을 형성할 수 있다. 하부 슬릿(163B)은 하부 절연막(103)을 관통하고 도프트 반도체막(101)을 노출할 수 있다. 하부 슬릿(163B)은 도 2에 도시된 슬릿(SI)의 하단을 구성할 수 있으며, 도 2에 도시된 바와 같이 셀 영역(CA)으로부터 콘택영역(CTA)으로 연장될 수 있다.
도 7g를 참조하면, 도 7f에 도시된 상부 슬릿(163A) 및 하부 슬릿(163B)을 채우는 제2 절연막(171)을 형성할 수 있다. 제2 절연막(171)은 제1 절연막(161)에 중첩되도록 연장될 수 있다.
이어서, 제2 절연막(171), 제1 절연막(161), 및 블로킹 절연막(167)을 관통하고, 제1 내지 제3 도전패턴들(169A 내지 169C)의 단부들을 노출하는 콘택홀들(173A, 173B)을 형성할 수 있다. 콘택홀들(173A, 173B)은 제1 콘택홀(173A) 및 제2 콘택홀들(173B)을 포함할 수 있다.
제1 콘택홀(173A)은 도 7f에 도시된 제1 홈(153)을 통해 하부도전막(105) 내부로 연장될 수 있다. 제1 콘택홀(173A)은 제1 부분(HP1) 및 제1 부분(HP1)보다 깊게 형성된 제2 부분(HP2)을 포함할 수 있다. 제1 부분(HP1)은 하부도전막(105)의 콘택영역(CTA)에 중첩된 제1 도전패턴(169A)의 단부 내부로 연장될 수 있다. 제2 부분(HP2)은 제2 도전패턴(169B)의 단부를 관통하고, 하부도전막(105) 내부로 연장될 수 있다.
제2 콘택홀들(173B)은 하부도전막(105)의 콘택영역(CTA)에 중첩된 제3 도전패턴들(169B)의 단부들 각각의 내부로 연장될 수 있다.
도 7h를 참조하면, 도 7g에 도시된 제1 콘택홀(173A)을 채우는 제1 콘택 플러그(175A) 및 도 7g에 도시된 제2 콘택홀들(173B)을 각각 채우는 제2 콘택 플러그들(175B)을 형성할 수 있다.
제1 콘택 플러그(175A)는 제1 도전패턴(169A)의 내부로 연장된 제1 부분과 하부도전막(105) 내부로 연장된 제2 부분을 포함할 수 있다. 제1 콘택 플러그(175A)에 의해 제1 도전패턴(169A), 하부도전막(105), 및 제2 도전패턴(169B)이 서로 연결될 수 있다.
제2 콘택 플러그들(175B)은 제3 도전패턴들(169B)에 각각 연결될 수 있다.
이어서, 제2 절연막(171) 및 제1 절연막(161)을 관통하고 채널구조(130)에 접촉된 비트라인콘택플러그(177)를 형성할 수 있다. 이 후, 비트라인콘택플러그(177)에 연결된 비트라인(미도시)을 형성하는 후속 공정을 수행할 수 있다.
본 발명에 따르면, 도 7c를 참조하여 설명한 바와 같이 하부도전막(105)에 제1 홈(153)을 중첩시킬 수 있고, 도 7g를 참조하여 설명한 바와 같이 제1 콘택홀(173A)을 제1 홈(153)에 중첩시킬 수 있다. 이로써, 제1 콘택홀(173A)을 통해 하부도전막(105), 제1 도전패턴(169A) 및 제2 도전패턴(169B)을 노출할 수 있고, 제1 콘택홀(173A)을 채우는 제1 콘택 플러그(175A)를 통해 하부도전막(105), 제1 도전패턴(169A) 및 제2 도전패턴(169B)을 연결할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템(1100)의 구성을 나타낸 블록도이다.
도 9를 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 도 2, 도 3a, 도 3b, 도 4, 도 5 및 도 6을 참조하여 설명한 구조를 포함할 수 있다. 예를 들어, 메모리 장치(1120)는 홈을 갖는 소스 셀렉트 라인 및 홈을 통해 소스 셀렉트 라인 내부로 연장된 콘택 플러그를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)의 구성을 나타낸 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 9를 참조하여 설명한 바와 같이, 메모리 장치(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
CA: 셀 영역 CTA: 콘택영역
CH, 130: 채널구조 GV, 153, 155: 홈
SSL: 소스 셀렉트 라인 WL: 워드라인
DSL1, DSL2: 드레인 셀렉트 라인 IL, 113: 층간 절연막
CT1, CT2[1] 내지 CT2[n], 175A, 175B: 콘택 플러그
LCP: 하부도전패턴 105: 하부도전막
UCPa, UCPb: 상부도전패턴
CP1 내지 CPn, 169A, 169B, 169C: 도전패턴
67A, 67B, 67C: 블로킹 절연패턴 167: 블로킹 절연막
LAu, Lac: 라인부 PADu, PADc: 패드부
110: 계단형 적층체 111: 희생막
151A, 151B: 패드패턴 165A, 165B, 165C: 게이트 영역
151: 패드막 152P: 식각 베리어 패턴

Claims (17)

  1. 제1 방향으로 연장된 채널구조;
    상기 채널구조를 감싸고, 홈(groove)을 포함하는 소스 셀렉트 라인;
    상기 채널구조를 감싸고, 상기 소스 셀렉트 라인 상에 상기 제1 방향으로 교대로 적층된 층간 절연막 및 워드라인; 및
    상기 홈을 통해 상기 소스 셀렉트 라인 내부로 연장된 제1 콘택 플러그를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 소스 셀렉트 라인은,
    상기 채널구조를 감싸는 셀 영역 및 상기 셀 영역으로부터 상기 홈 및 상기 제1 콘택 플러그에 중첩되도록 연장된 콘택영역을 포함하는 하부도전패턴;
    상기 하부도전패턴에 중첩된 제1 상부도전패턴;
    상기 홈을 사이에 두고 상기 제1 상부도전패턴으로부터 이격되고, 상기 콘택영역에 배치된 제2 상부도전패턴;
    상기 제1 상부도전패턴과 상기 하부도전패턴 사이에 배치되고, 상기 제1 상부도전패턴의 표면을 따라 연장된 제1 블로킹 절연패턴; 및
    상기 제2 상부도전패턴과 상기 하부도전패턴 사이에 배치되고, 상기 제2 상부도전패턴의 표면을 따라 연장된 제2 블로킹 절연패턴을 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 콘택 플러그는,
    상기 제1 블로킹 절연패턴 및 상기 제2 블로킹 절연패턴을 관통하고, 상기 하부도전패턴, 상기 제1 상부도전패턴 및 상기 제2 상부도전패턴에 접촉되는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제1 콘택 플러그는,
    상기 제1 상부도전패턴에 중첩된 제1 부분; 및
    상기 제2 상부도전패턴을 관통하고, 상기 하부도전패턴 내부로 연장된 제2 부분을 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제1 부분의 바닥면은 상기 제2 부분의 바닥면보다 높은 레벨에 배치된 반도체 메모리 장치.
  6. 제 2 항에 있어서,
    상기 하부도전패턴은 도프트 실리콘을 포함하고,
    상기 제1 상부도전패턴 및 상기 제2 상부도전패턴은 금속을 포함하는 반도체 메모리 장치.
  7. 제 2 항에 있어서,
    상기 제1 상부도전패턴은,
    상기 워드라인과 상기 하부도전패턴 사이의 라인부; 및
    상기 라인부로부터 상기 제1 콘택 플러그를 향해 연장되고, 상기 라인부 및 상기 제2 상부도전패턴 각각 보다 두껍게 형성된 패드부를 포함하는 반도체 메모리 장치.
  8. 제 2 항에 있어서,
    상기 하부도전패턴은, 상기 제1 상부도전패턴 및 상기 워드라인 각각보다 두껍게 형성된 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제1 콘택 플러그는,
    상기 워드라인에 인접한 제1 부분; 및
    상기 제1 부분으로부터 연장되고, 상기 워드라인으로부터 상기 제1 부분보다 멀리 이격된 제2 부분을 포함하고,
    상기 제1 부분의 바닥면은 상기 제2 부분의 바닥면보다 높은 레벨에 배치된 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 워드라인으로부터 상기 제1 방향으로 연장된 제2 콘택 플러그를 더 포함하고,
    상기 제2 콘택 플러그의 바닥면은 상기 제1 콘택 플러그의 바닥면에 비해 편평한 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 워드라인은,
    상기 채널구조를 감싸는 라인부; 및
    상기 제2 콘택 플러그에 연결되도록 상기 라인부로부터 연장되고 상기 라인부보다 두껍게 형성된 패드부를 포함하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 층간 절연막과 상기 워드라인 사이에 배치되고, 상기 워드라인의 표면을 따라 연장된 제3 블로킹 절연패턴을 더 포함하고,
    상기 제2 콘택 플러그는 상기 제3 블로킹 절연패턴을 관통하는 반도체 메모리 장치.
  13. 하부도전막을 형성하는 단계;
    상기 하부도전막 상에 계단형 적층체를 형성하되, 상기 계단형 적층체가 교대로 적층된 희생막들 및 층간 절연막들을 포함하고 상기 희생막들의 상면들이 노출되도록 상기 계단형 적층체를 형성하는 단계;
    상기 하부도전막에 중첩되고, 홈(groove)을 사이에 두고 상기 희생막들 중 최하층 희생막에 이웃한 제1 패드패턴을 형성하는 단계;
    상기 희생막들의 상기 상면들에 각각 중첩된 제2 패드패턴들을 형성하는 단계;
    상기 제1 및 제2 패드패턴들 및 상기 계단형 적층체를 덮는 절연막을 형성하는 단계;
    상기 희생막들, 상기 제1 패드패턴, 및 상기 제2 패드패턴들을 도전물로 대체하는 단계; 및
    상기 홈에 중첩된 상기 절연막을 관통하고, 상기 하부도전막 내부로 연장된 제1 콘택 플러그를 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 희생막들, 상기 제1 패드패턴, 및 상기 제2 패드패턴들을 상기 도전물로 대체하는 단계는,
    상기 절연막 및 상기 층간 절연막들을 노출하는 게이트 영역들이 정의되도록 상기 희생막들, 상기 제1 패드패턴, 및 상기 제2 패드패턴들을 제거하는 단계;
    상기 게이트 영역들 각각의 표면 상에 블로킹 절연막을 형성하는 단계; 및
    상기 블로킹 절연막 상에 상기 게이트 영역들 각각을 채우는 도전패턴들을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 제1 콘택 플러그는, 상기 블로킹 절연막을 관통하는 반도체 메모리 장치의 제조방법.
  16. 제 14 항에 있어서,
    상기 도전패턴들은 상기 홈을 사이에 두고 이웃한 제1 도전패턴 및 제2 도전패턴을 포함하고,
    상기 제1 콘택 플러그는 상기 제1 도전패턴 내부로 연장된 제1 부분과 상기 제2 도전패턴을 관통하여 상기 하부도전막 내부로 연장된 제2 부분을 포함하는 반도체 메모리 장치의 제조방법.
  17. 제 13 항에 있어서,
    상기 제1 패드패턴을 형성하는 단계 및 상기 제2 패드패턴들을 형성하는 단계는,
    상기 계단형 적층체의 표면을 따라 연장된 패드막을 형성하는 단계;
    상기 패드막 상에 식각 베리어 패턴들을 형성하는 단계; 및
    상기 식각 베리어 패턴들 사이에서 노출된 상기 패드막의 일부영역들을 제거하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
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