CN113161364A - 半导体存储器装置及其制造方法 - Google Patents

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Abstract

半导体存储器装置及其制造方法。一种半导体存储器装置包括：沟道结构，其在第一方向上延伸；源极选择线，其围绕沟道结构并包括沟槽；层间绝缘膜和字线，其围绕沟道结构，其中层间绝缘膜和字线在第一方向上交替地层叠在源极选择线上；以及第一接触插塞，其通过沟槽延伸到源极选择线中。

Description

半导体存储器装置及其制造方法
技术领域
本公开的各个实施方式涉及一种半导体存储器装置及其制造方法，并且更具体地，涉及一种三维半导体存储器装置及其制造方法。
背景技术
半导体存储器装置包括能够存储数据的多个存储器单元。为了实现三维半导体存储器装置，多个存储器单元可以以三维方式布置。
多个三维布置的存储器单元可以连接到层叠并彼此间隔开的导电图案。导电图案可以设置于不同的水平。导电图案可以通过接触插塞连接到外围电路。
发明内容
根据本公开的实施方式，一种半导体存储器装置可以包括：沟道结构，其在第一方向上延伸；源极选择线，其围绕沟道结构并包括沟槽；层间绝缘膜和字线，其围绕沟道结构，其中层间绝缘膜和字线在第一方向上交替地层叠在源极选择线上；以及第一接触插塞，其通过沟槽延伸到源极选择线中。
根据本公开的实施方式，一种制造半导体存储器装置的方法可以包括：形成下导电膜；在下导电膜上形成包括交替地层叠的牺牲膜和层间绝缘膜的阶梯层叠物，使得牺牲膜的上表面被暴露；形成与下导电膜交叠的第一焊盘图案，其中第一焊盘图案与牺牲膜当中的最下的牺牲膜相邻，并且其中沟槽介于第一焊盘图案和最下的牺牲膜之间；形成分别与牺牲膜的上表面交叠的第二焊盘图案；形成覆盖第一焊盘图案和第二焊盘图案以及阶梯层叠物的绝缘膜；用导电材料替换牺牲膜、第一焊盘图案和第二焊盘图案；以及形成穿过绝缘膜的与沟槽交叠的部分并延伸到下导电膜中的第一接触插塞。
附图说明
图1是根据本公开的实施方式的半导体存储器装置的示意性电路图。
图2是例示根据本公开的实施方式的栅极层叠物的平面图。
图3A是沿着图2所示的线A-A′截取的截面图，并且图3B是沿着图2所示的线B-B′截取的截面图。
图4是例示根据本公开的实施方式的源极选择线和第一接触插塞的立体图。
图5是图3B所示的区域X的放大图。
图6是例示源极选择线的端部的截面图。
图7A至图7H是例示根据本公开的实施方式的制造半导体存储器装置的方法的截面图。
图8A至图8C是例示形成图7C所示的焊盘图案的实施方式的截面图。
图9是例示根据本公开的实施方式的存储器系统的配置的框图。
图10是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
本文中公开的特定结构性描述或功能性描述仅是出于描述根据本公开的构思的实施方式的目的而例示的。实施方式可以以各种形式实现，并且不应被解释为限于本文阐述的特定实施方式。
将理解的是，尽管在本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本公开的教导的情况下，在一些实施方式中的第一元件可以在其它实施方式中被称为第二元件。
此外，将理解的是，当元件被称为“连接”或“联接”至另一元件时，该元件可以直接连接或联接至另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接联接”至另一元件时，不存在中间元件。
本公开的各种实施方式涉及能够将导电图案和接触插塞彼此稳定地连接的半导体存储器装置及该半导体存储器装置的制造方法。
图1是根据本公开的实施方式的半导体存储器装置的示意性电路图。
参照图1，半导体存储器装置可以包括连接到公共源极线CSL的多个单元串CS。单元串CS可以布置成多行和多列。为了便于识别，图1示出了一行中的单元串CS。该行中的每个单元串CS可以连接到多条位线BL当中的不同位线BL。
每个单元串CS可以包括全部可以串联连接的多个存储器单元MC、源极选择晶体管SST以及漏极选择晶体管DST1和DST2。源极选择晶体管SST可以控制与源极选择晶体管SST相对应的单元串CS与公共源极线CSL之间的电连接。漏极选择晶体管DST1和DST2可以控制与漏极选择晶体管DST1和DST2相对应的单元串CS和与漏极选择晶体管DST1和DST2相对应的位线BL之间的电连接。每个单元串CS可以包括一个漏极选择晶体管或串联连接的两个或更多个漏极选择晶体管。例如，图1例示了每个单元串CS包括串联连接的第一漏极选择晶体管DST1和第二漏极选择晶体管DST2的情况。
单元串CS可以连接到沿着行方向延伸的导电图案DSL1、DSL2、WL和SSL。导电图案DSL1、DSL2、WL和SSL可以包括第一漏极选择线DSL1、第二漏极选择线DSL2、字线WL和源极选择线SSL。源极选择线SSL可以连接至源极选择晶体管SST的栅极，字线WL可以分别连接至存储器单元MC的栅极，第一漏极选择线DSL1可以连接至第一漏极选择晶体管DST1的栅极，而第二漏极选择线DSL2可以连接到第二漏极选择晶体管DST2的栅极。
上述导电图案DSL1、DSL2、WL和SSL可以构成栅极层叠物。
图2是示出根据本公开的实施方式的栅极层叠物GST的平面图。
参照图2，每个栅极层叠物GST可以包括围绕沟道结构CH的单元区域CA以及从单元区域CA延伸的接触区域CTA。栅极层叠物GST可以通过狭缝SI彼此分离。
沟道结构CH可以穿过栅极层叠物GST。沟道结构CH可以用作与沟道结构CH相对应的单元串的沟道区域。沟道结构CH可以被存储器膜ML围绕。存储器膜ML可以包括用作存储器单元的数据储存区域的数据储存膜。
如图3A和图3B所示，每个栅极层叠物GST可以包括源极选择线SSL和导电图案CP1至CPn(n是自然数)。源极选择线SSL和导电图案CP1至CPn可以在接触区域CTA中形成阶梯结构。接触插塞CT1和CT2[1]至CT2[n]可以通过阶梯结构接触源极选择线SSL和导电图案CP1至CPn。
图3A是沿着图2所示的线A-A′截取的截面图，而图3B是沿着图2所示的线B-B′截取的截面图。
参照图3A和图3B，栅极层叠物GST可以与掺杂半导体膜DS交叠。狭缝SI可以填充有绝缘材料。尽管未在图中示出，但是填充狭缝SI的绝缘材料可以被从掺杂半导体膜DS沿第一方向D1延伸的垂直插塞穿过。
掺杂半导体膜DS可以包括n型杂质和p型杂质中的至少一种。在实施方式中，掺杂半导体膜DS可以配置参照图1描述的公共源极线CSL。配置公共源极线CSL的掺杂半导体膜DS可以包括n型杂质。
每个栅极层叠物GST可以与形成在掺杂半导体膜DS上的下绝缘膜LIL交叠。栅极层叠物GST和下绝缘膜LIL中的每个可以被沟道结构CH穿过。
沟道结构CH可以被存储器膜ML围绕。存储器膜ML可以包括隧道绝缘膜、沿着隧道绝缘膜的外壁延伸的数据储存膜、以及沿着数据储存膜的外壁延伸的阻挡绝缘膜。数据储存膜可以由能够存储数据的材料膜形成。例如，数据储存膜可以由能够存储使用福勒-诺德海姆隧穿改变的数据的材料膜形成。为此，数据储存膜可以由能够进行电荷捕获的氮化物膜形成。然而，本公开不限于此。数据储存膜可以包括硅、相变材料、纳米点等。阻挡绝缘膜可以包括能够阻挡电荷的氧化物膜。隧道绝缘膜可以由能够进行电荷隧穿的氧化硅膜形成。
沟道结构CH可以包括沟道膜CL、芯绝缘膜CO和封盖半导体膜CAP。芯绝缘膜CO和封盖半导体膜CAP可以设置在沟道结构CH的中央区域中。封盖半导体膜CAP可以设置在芯绝缘膜CO上。沟道膜CL可以沿着芯绝缘膜CO的侧壁和底表面延伸并且可以延伸以围绕封盖半导体膜CAP。然而，本公开不限于此。在实施方式中，可以省略芯绝缘膜CO，并且可以用沟道膜CL填充沟道结构CH的中央区域。封盖半导体膜CAP可以包括掺杂硅。在实施方式中，封盖半导体膜CAP可以包括n型杂质。
沟道结构CH可以具有与掺杂半导体膜DS接触的接触表面。在实施方式中，沟道结构CH可以具有与掺杂半导体膜DS接触的底表面，并且可以在第一方向D1上延伸以穿过存储器膜ML。沟道结构CH的与掺杂半导体膜DS接触的接触表面不限于附图中的图示并且可以改变。在实施方式中，掺杂半导体膜DS可以穿过存储器膜ML的侧壁并且可以接触沟道结构CH的侧壁。
每个栅极层叠物GST可以包括源极选择线SSL，并且每个栅极层叠物GST可以包括在第一方向D1上交替地层叠在源极选择线SSL上的层间绝缘膜IL和导电图案CP1至CPn。源极选择线SSL、层间绝缘膜IL以及导电图案CP1至CPn在单元区域CA中可以围绕沟道结构CH，并且在接触区域CTA中可以形成阶梯结构。可以用绝缘膜61覆盖阶梯结构。绝缘膜61可以减轻由于阶梯结构引起的阶梯差。绝缘膜61可以延伸以覆盖层间绝缘膜IL和导电图案CP1至CPn，并且绝缘膜61可以围绕沟道结构CH的上端。
接触插塞CT1和CT2[1]至CT2[n]可以与由源极选择线SSL、层间绝缘膜IL以及导电图案CP1至CPn形成的阶梯结构交叠。接触插塞CT1和CT2[1]至CT2[n]可以包括连接至源极选择线SSL的第一接触插塞CT1和分别连接至导电图案CP1至CPn的第二接触插塞CT2[1]至CT2[n]。
源极选择线SSL可以包括下导电图案LCP、第一上导电图案UCPa、第二上导电图案UCPb、第一阻挡绝缘图案67A和第二阻挡绝缘图案67B。
下导电图案LCP在单元区域CA中可以围绕沟道结构CH。下导电图案LCP可以延伸至接触区域CTA。第一接触插塞CT1可以与接触区域CTA的下导电图案LCP交叠。下导电图案LCP可以由在形成半导体存储器装置的同时可以用作蚀刻停止膜的材料形成。下导电图案LCP可以形成为比第一上导电图案UCPa、第二上导电图案UCPb以及导电图案CP1至CPn中的每个厚的厚度。在实施方式中，下导电图案LCP可以包括掺杂硅。
在半导体存储器装置的擦除操作期间，可以在源极选择线SSL处产生栅极诱导漏极泄漏(GIDL)。为了确保GIDL电流，可以在沟道结构CH的下端形成结交叠区。可以通过在半导体存储器装置的制造工艺期间将杂质从掺杂半导体膜DS扩散到沟道结构CH的下端中来限定结交叠区域。可以根据半导体存储器装置的设计在各种范围内限定结交叠区域。为了确保稳定的结交叠区域，可以增加杂质的扩散距离。根据本公开的实施方式，通过相对较厚厚度的下导电图案LCP，易于控制结交叠区域使得结交叠区域不偏离源极选择线SSL和层间绝缘膜IL之间的界面所设置于的水平。因此，可以确保连接到源极选择线SSL的源极选择晶体管的截止特性，并且可以确保稳定的GIDL电流。
第一上导电图案UCPa和第二上导电图案UCPb可以与下导电图案LCP交叠。第一上导电图案UCPa可以包括设置在导电图案CP1至CPn与下导电图案LCP之间的线部分LAu，并且第一上导电图案UCPa可以包括从线部分LAu朝着第一接触插塞CT1延伸的焊盘部分PADu。第二上导电图案UCPb可以设置在接触区域CTA中。第一接触插塞CT1可以与焊盘部分PADu交叠。焊盘部分PADu可以形成为比线部分LAu和第二上导电图案UCPb更厚。
第一阻挡绝缘图案67A可以设置在下导电图案LCP和第一上导电图案UCPa之间，并且第一阻挡绝缘图案67A可以沿着第一上导电图案UCPa的表面延伸。第一上导电图案UCPa可以包括面对与第一上导电图案UCPa相邻的层间绝缘膜IL的上表面、面对沟道结构CH的侧壁、以及面对下导电图案LCP的底表面。第一阻挡绝缘图案67A可以在第一上导电图案UCPa的上表面、侧壁和底表面中的每个上延伸。
第二阻挡绝缘图案67B可以设置在下导电图案LCP和第二上导电图案UCPb之间，并且第二阻挡绝缘图案67B可以沿着第二上导电图案UCPb的表面延伸。第二上导电图案UCPb可以包括面对下导电图案LCP的第一表面和面对绝缘膜61的第二表面。第二阻挡绝缘图案67B可以在第二上导电图案UCPb的第一表面和第二表面中的每个上延伸。
第一接触插塞CT1可以穿过第一阻挡绝缘图案67A和第二阻挡绝缘图案67B，并且第一接触插塞CT1可以接触下导电图案LCP、第一上导电图案UCPa和第二上导电图案UCPb。因此，下导电图案LCP、第一上导电图案UCPa和第二上导电图案UCPb可以通过第一接触插塞CT1彼此连接，并且可以从第一接触插塞CT1接收相同的信号。
第一接触插塞CT1可以包括与第一上导电图案UCPa交叠的第一部分P1和穿过第二上导电图案UCPb的第二部分P2。第二部分P2可以从第一部分P1延伸，并且可以比第一部分P1与导电图案CP1至CPn间隔开更远。例如，第一部分P1与第一导电图案CP1之间的距离S1可以短于第一导电图案CP1与第二部分P2之间的距离S2。
第一部分P1可以与相对厚的焊盘部分PADu交叠。第一部分P1可以延伸到第一上导电图案UCPa中，使得可以在第一上导电图案UCPa和第一部分P1之间限定边界表面。第二部分P2可以延伸到下导电图案LCP中。第一部分P1的底表面BT1可以比第二部分P2的底表面BT2设置于更高的水平。换句话说，第二部分P2可以具有从限定在第一上导电图案UCPa和第一部分P1之间的边界表面朝向下导电图案LCP延伸的突出部分。
导电图案CP1至CPn当中从最上层开始的至少一层的导电图案可以对应于漏极选择线。在实施方式中，第n导电图案CPn可以是第一漏极选择线DSL1，而第(n-1)导电图案CPn-1可以是第二漏极选择线DSL2。设置在源极选择线SSL和漏极选择线(例如，DSL2)之间的导电图案可以是字线。在实施方式中，第一导电图案CP1至第n-2导电图案CPn-2可以是字线WL。
导电图案CP1至CPn在单元区域CA中可以围绕沟道结构CH。导电图案CP1至CPn可以朝向第二接触插塞CT2[1]至CT2[n]延伸至接触区域CTA。第二接触插塞CT2[1]至CT2[n]可以分别与延伸到接触区域CTA的导电图案CP1至CPn交叠。
导电图案CP1至CPn中的每个可以包括线部分LAc和从线部分LAc延伸的焊盘部分PADc。线部分LAc可以从单元区域CA延伸到接触区域CTA并且可以围绕沟道结构CH。焊盘部分PADc可以从线部分LAc延伸，以连接到与焊盘部分PADc相对应的第二接触插塞，并且可以形成为比线部分LAc更厚。可以沿着第一部分P1的底表面BT1、第二部分P2的从第一部分P1的底表面BT1朝向第二部分P2的底表面BT2延伸的侧壁、和第二部分P2的底表面BT2来限定第一接触插塞CT1的底表面BTs。换句话说，第一接触插塞CT1的底表面BTs可以是不平坦的。第二接触插塞CT2[1]至CT2[n]中的每个的底表面BTc可以比包括第一部分P1和第二部分P2的第一接触插塞CT1的底表面BTs更平滑。
每个栅极层叠物GST可以还包括设置在层间绝缘膜IL和导电图案CP1至CPn之间的第三阻挡绝缘图案67C。第三阻挡绝缘图案67C可以分别沿着导电图案CP1至CPn的表面延伸。第二接触插塞CT2[1]至CT2[n]可以分别穿过第三阻挡绝缘图案67C，使得第二接触插塞CT2[1]至CT2[n]可以分别连接至导电图案CP1至CPn。
第一上导电图案UCPa和第二上导电图案UCPb可以由相同的导电材料形成。配置第一上导电图案UCPa和第二上导电图案UCPb的导电材料可以与下导电图案LCP的导电材料不同，下导电图案LCP的导电材料由于其作为蚀刻停止膜的作用而具有属性限制。第一上导电图案UCPa和第二上导电图案UCPb中的每个可以由电阻比下导电图案LCP的电阻低的导电材料形成。在实施方式中，第一上导电图案UCPa和第二上导电图案UCPb可以包括金属。在实施方式中，金属可以包括钨。通过第一上导电图案UCPa和第二上导电图案UCPb，可以改善源极选择线SSL的RC延迟。
导电图案CP1至CPn中的每个可以包括与配置第一上导电图案UCPa和第二上导电图案UCPb中的每个的导电材料相同的导电材料。
第一阻挡绝缘图案67A至第三阻挡绝缘图案67C中的每个可以包括氧化铝膜。
第二接触插塞CT2[1]至CT2[n]可以由与第一接触插塞CT1相同的导电材料形成。
图4是例示根据本公开的实施方式的源极选择线SSL和第一接触插塞CT1的立体图。
参照图4，源极选择线SSL可以包括沟槽GV。沟槽GV可以设置在第一上导电图案UCPa和第二上导电图案UCPb之间。第二上导电图案UCPb可以通过沟槽GV与第一上导电图案UCPa间隔开。
第一上导电图案UCPa的焊盘部分PADu可以设置在第一上导电图案UCPa的线部分LAu和第二上导电图案UCPb之间。
第一阻挡绝缘图案67A可以在第一上导电图案UCPa的面对沟槽GV的侧壁上延伸，并且第二阻挡绝缘图案67B可以在第二上导电图案UCPb的面对沟槽GV的侧壁上延伸。
第一接触插塞CT1可以通过沟槽GV延伸到源极选择线SSL中。第一接触插塞CT1可以延伸到设置在沟槽GV的一侧上的第一上导电图案UCPa的焊盘部分PADu中。第一接触插塞CT1可以穿过设置在沟槽GV的另一侧上的第二上导电图案UCPb，并且可以延伸到下导电图案LCP中，如参照图3B所述的。
图5是图3B所示的区域X的放大图。
参照图5，第一上导电图案UCPa可以包括金属M1和屏障膜BM1，屏障膜BM1形成在金属M1的表面上。第二上导电图案UCPb可以包括金属M2和屏障膜BM2，屏障膜BM2形成在金属M2的表面上。
第一上导电图案UCPa的金属M1和第二上导电图案UCPb的金属M2可以相同，并且第一上导电图案UCPa的屏障膜BM1和第二上导电图案UCPb的屏障膜BM2可以相同。
第一接触插塞CT1可以包括金属M3和屏障膜BM3，屏障膜BM3形成在金属M3的表面上。
上述金属M1、M2和M3可以由各种材料构成。在实施方式中，金属M1、M2和M3可以包括钨。
上述屏障膜BM1、BM2和BM3可以由能够防止金属扩散的材料构成。在实施方式中，屏障膜BM1、BM2和BM3可以包括氮化钛膜。
图6是例示源极选择线SSL的端部EG的截面图。
参照图6，源极选择线SSL的端部EG可以以与设置在参照图2描述的接触区域CTA中的源极选择线SSL的另一端相似的结构形成。下导电图案LCP、下绝缘膜LIL和掺杂半导体膜DS可以延伸以与源极选择线SSL的端部EG交叠。
源极选择线SSL的端部EG可以包括辅助焊盘部分PADu′和第三上导电图案UCPb′。
辅助焊盘部分PADu′可以是第一上导电图案UCPa的从第一上导电图案UCPa的线部分LAu延伸的部分。辅助焊盘部分PADu′可以形成为比线部分LAu和第三上导电图案UCPb′更厚。第一阻挡绝缘图案67A可以在辅助焊盘部分PADu′的表面和线部分LAu的表面上延伸。
第三上导电图案UCPb′可以与线部分LAu间隔开。辅助焊盘部分PADu′可以介于第三上导电图案UCPb′和线部分LAu之间。第三上导电图案UCPb′可以由与参照图5描述的第二上导电图案UCPb相同的材料配置。可以用第四阻挡绝缘图案67B′覆盖第三上导电图案UCPb′的表面。第四阻挡绝缘图案67B′可以由与参照图3B描述的第二阻挡绝缘图案67B相同的材料配置。
源极选择线SSL的端部EG可以连接到辅助接触插塞CT1′。辅助接触插塞CT1′可以类似于参照图3B和图4描述的第一接触插塞CT1。辅助接触插塞CT1′可以包括与参照图5描述的第一接触插塞CT1相同的材料。
辅助接触插塞CT1′可以穿过第一阻挡绝缘图案67A和第四阻挡绝缘图案67B′。辅助接触插塞CT1′可以包括延伸到辅助焊盘部分PADu′中的部分和延伸到下导电图案LCP中的部分。辅助接触插塞CT1′可以与下导电图案LCP、第一上导电图案UCPa和第三上导电图案UCPb′接触。因此，下导电图案LCP、第一上导电图案UCPa和第三上导电图案UCPb′可以通过辅助接触插塞CT1′彼此连接。
层间绝缘膜IL和导电图案CP1至CPn的与辅助接触插塞CT1′相邻的端部可以与第一上导电图案UCPa的线部分LAu交叠。
图7A至图7H是例示根据本公开的实施方式的制造半导体存储器装置的方法的截面图。
参照图7A，下绝缘膜103和下导电膜105可以形成在掺杂半导体膜101上。掺杂半导体膜101可以包括n型杂质和p型杂质中的至少一种。在实施方式中，掺杂半导体膜101可以包括n型掺杂硅。
下导电膜105可以包括单元区域CA和接触区域CTA。下导电膜105可以包括在用于形成图7E所示的上狭缝163A的蚀刻工艺期间可以用作蚀刻停止膜的导电材料。在实施方式中，下导电膜105可以包括掺杂硅膜。
随后，牺牲膜111和层间绝缘膜113可以在下导电膜105上逐一交替地层叠。牺牲膜111可以由与层间绝缘膜113的材料不同的材料形成。牺牲膜111可以由与层间绝缘膜113的材料不同的材料形成，以允许选择性蚀刻。在实施方式中，层间绝缘膜113可以包括诸如氧化硅之类的氧化物膜，并且牺牲膜111可以包括诸如氮化硅之类的氮化物膜。
此后，可以在牺牲膜111和层间绝缘膜113的层叠物上形成保护膜121。随后，可以蚀刻与下导电膜105的单元区域CA交叠的保护膜121、层间绝缘膜113、牺牲膜111和下导电膜105。因此，可以形成穿过保护膜121、层间绝缘膜113、牺牲膜111和下导电膜105的沟道孔131。
沟道孔131可以穿过下绝缘膜103并且可以暴露出掺杂半导体膜101。
参照图7B，在每个沟道孔131的侧壁上形成存储器膜133之后，沟道结构130可以填充沟道孔131并且可以形成在存储器膜133上。
存储器膜133可以包括各自层叠在沟道孔131的侧壁上的阻挡绝缘膜、数据储存膜和隧道绝缘膜。
沟道结构130的形成可以包括在存储器膜133上形成沟道膜135，在沟道膜135上形成芯绝缘膜137以填充沟道孔131的中央区域，蚀刻芯绝缘膜137的一部分以使沟道孔131的上端开口，以及用封盖半导体膜139填充沟道孔131的开口的上端。封盖半导体膜139可以包括掺杂半导体膜。在实施方式中，封盖半导体膜139可以包括n型掺杂硅。形成沟道结构130可以进一步包括将杂质从掺杂半导体膜101扩散到沟道膜135中的热工艺。
可以在形成沟道结构130之后去除图7A中所示的保护膜121。保护膜121可以防止最上的层间绝缘膜113在形成沟道结构130期间的厚度损失。
随后，可以通过蚀刻在接触区域CTA中与下导电膜105交叠的牺牲膜111和层间绝缘膜113来形成阶梯层叠物110。可以执行用于形成阶梯层叠物110的蚀刻工艺以暴露出牺牲膜111的上表面111TS和下导电膜105的上表面105TS。
参照图7C，可以形成第一焊盘图案151A和第二焊盘图案151B。第一焊盘图案151A可以与图7B所示的下导电膜105的上表面105TS交叠，并且第二焊盘图案151B可以分别与图7B所示的牺牲膜111的上表面111TS交叠。
第一焊盘图案151A和第二焊盘图案151B可以由与层间绝缘膜113的材料不同的材料形成，以允许选择性蚀刻。在实施方式中，第一焊盘图案151A和第二焊盘图案151B可以包括与牺牲膜111相同的材料。
第一焊盘图案151A可以与牺牲膜111当中的最接近下导电膜105的最下的牺牲膜111相邻。可以在第一焊盘图案151A和最下的牺牲膜111之间形成第一沟槽153。
第二焊盘图案151B可以设置于不同的水平。第二沟槽155可以形成在第二焊盘图案151B和面对第二焊盘图案151B的层间绝缘膜113之间。
参照图7D，可以用形成在阶梯层叠物上的第一绝缘膜161来覆盖第一焊盘图案151A和第二焊盘图案151B。
第一绝缘膜161可以形成为填充第一沟槽153和第二沟槽155，并且可以减轻阶梯层叠物的阶梯差。第一绝缘膜161可以延伸以覆盖沟道结构130，从而覆盖单元区域CA和接触区域CTA二者。
参照图7E，可以形成穿过图7D所示的第一绝缘膜161、层间绝缘膜113和牺牲膜111的上狭缝163A。上狭缝163A可以形成如图2所示的狭缝SI的上端，并且可以从单元区域CA延伸到接触区域CTA，如图2所示。
在第一绝缘膜161、层间绝缘膜113和牺牲膜111的蚀刻工艺以形成上狭缝163A期间，下导电膜105可以用作蚀刻停止膜。
随后，可以通过上狭缝163A选择性地去除图7D所示的牺牲膜111、第一焊盘图案151A和第二焊盘图案151B。因此，可以限定暴露出第一绝缘膜161和层间绝缘膜113的栅极区域165A、165B和165C。
栅极区域165A、165B和165C可以包括第一栅极区域165A、第二栅极区域165B和第三栅极区域165C。
第一栅极区域165A可以从单元区域CA的下导电膜105和与下导电膜105相邻的层间绝缘膜113之间的区域延伸到第一绝缘膜161与接触区域CTA的下导电膜105之间的区域。
第二栅极区域165B可以设置于与第一栅极区域165A相同的水平。第一栅极区域165A和第二栅极区域165B可以通过第一绝缘膜161的填充图7D中的第一沟槽153的突出部分161P彼此间隔开。第二栅极区域165B可以限定在接触区域CTA的下导电膜105和第一绝缘膜161之间。
第三栅极区域165C可以限定在层间绝缘膜113之间并且可以朝向第一绝缘膜161延伸。
参照图7F，可以在图7E的第一栅极区域165A至第三栅极区域165C的每个的表面上形成阻挡绝缘膜167。随后，可以分别用第一导电图案至第三导电图案169A、169B和169C填充图7E的第一栅极区域165A至第三栅极区域165C。
第一导电图案至第三导电图案169A、169B和169C中的每个可以形成在阻挡绝缘膜上。第一导电图案169A和第二导电图案169B可以彼此相邻，第一沟槽153位于第一导电图案169A和第二导电图案169B之间。
如上所述，可以通过上狭缝163A用配置图7F的第一导电图案169A至第三导电图案169C的导电材料替换图7D的第一焊盘图案151A、第二焊盘图案151B和牺牲膜111。导电材料可以包括金属和屏障膜，如参照图5所述。
在形成第一导电图案至第三导电图案169A至169C之后，可以形成与上狭缝163A连通并且穿过下导电膜105的下狭缝163B。下狭缝163B可以穿过下绝缘膜103并且可以暴露出掺杂半导体膜101。下狭缝163B可以构造如图2所示的狭缝SI的下端，并且可以从单元区域CA延伸到接触区域CTA，如图2所示。
参照图7G，可以形成图7F所示的填充上狭缝163A和下狭缝163B的第二绝缘膜171。第二绝缘膜171可以延伸以与第一绝缘膜161交叠。
随后，可以形成穿过第二绝缘膜171、第一绝缘膜161和阻挡绝缘膜167并暴露出第一导电图案169A至第三导电图案169C的端部的接触孔173A和173B。接触孔173A和173B可以包括第一接触孔173A和第二接触孔173B。
第一接触孔173A可以通过图7F所示的第一沟槽153延伸到下导电膜105中。第一接触孔173A可以包括第一部分HP1和形成为比第一部分HP1更深的第二部分HP2。第一部分HP1可以延伸到第一导电图案169A的与下导电膜105的接触区域CTA交叠的端部。第二部分HP2可以穿过第二导电图案169B的端部并且可以延伸到下导电膜105。
第二接触孔173B可以延伸到第三导电图案169C的与下导电膜105的接触区域CTA交叠的每个端部中。
参照图7H，可以形成填充图7G的第一接触孔173A的第一接触插塞175A和分别填充图7G的第二接触孔173B的第二接触插塞175B。
第一接触插塞175A可以包括延伸到第一导电图案169A中的第一部分和延伸到下导电膜105中的第二部分。第一导电图案169A、下导电膜105和第二导电图案169B可以通过第一接触插塞175A彼此连接。
第二接触插塞175B可以分别连接到第三导电图案169C。
随后，穿过第二绝缘膜171和第一绝缘膜161的位线接触插塞177可以形成为与沟道结构130接触。其后，可以执行形成连接到位线接触插塞177的位线(未示出)的后续工艺。
根据本公开，如参照图7C所述，第一沟槽153可以与下导电膜105交叠，并且第一接触孔173A可以与第一沟槽153交叠，如参照图7G所述。因此，下导电膜105、第一导电图案169A和第二导电图案169B可以通过第一接触孔173A暴露，并且下导电膜105、第一导电图案169A和第二导电图案169B可以通过填充第一接触孔173A的第一接触插塞175A彼此连接。
图8A至图8C是例示形成图7C所示的焊盘图案151A和151B的实施方式的截面图。
参照图8A，可以在图7B所示的阶梯层叠物110的表面上形成焊盘膜151。随后，可以在焊盘膜151上形成蚀刻屏障膜152。
蚀刻屏障膜152可以包括氧化物膜。可以在焊盘膜151的上表面上比在焊盘膜151的侧壁上更厚地沉积蚀刻屏障膜152。为此，可以通过高密度等离子体化学气相沉积(HDPCVD)方法来沉积蚀刻屏障膜152。
参照图8B，可以通过蚀刻图8A的蚀刻屏障膜152来形成蚀刻屏障图案152P，从而暴露出焊盘膜151的一些部分。
尽管去除了蚀刻屏障膜152的形成于焊盘膜151的侧壁上的部分，但是蚀刻屏障膜152的相对厚地形成在焊盘膜151的上表面上的另一部分可以保留为蚀刻屏障图案152P。可以通过氢氟酸(HF)来蚀刻包括氧化物膜的蚀刻屏障膜152。
参照图8C，焊盘膜151的在图8B的蚀刻屏障图案152P之间暴露的一些区域可以通过蚀刻工艺被去除。因此，焊盘膜151可以被分离成焊盘图案151A、151B和151C。此后，可以去除蚀刻屏障图案152P。
可以通过使用磷酸通过各向同性蚀刻工艺来蚀刻由氮化物膜形成的焊盘膜151。在蚀刻焊盘膜151时，焊盘膜151的由蚀刻屏障图案152P保护的其它区域可以保留为焊盘图案151A、151B和151C。焊盘图案151A、151B和151C可以包括第一焊盘图案151A、第二焊盘图案151B和第三焊盘图案151C。
第三焊盘图案151C可以设置在最上的层间绝缘膜113上。可以在随后的工艺中去除第三焊盘图案151C。因此，如图7C所示，第一焊盘图案151A和第二焊盘图案151B可以保留在阶梯层叠物上。
图9是例示根据本公开的实施方式的存储器系统1100的配置的框图。
参照图9，存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以包括参照图2、图3A、图3B、图4、图5和图6描述的结构。在实施方式中，存储器装置1120可以包括具有沟槽的源极选择线和通过沟槽延伸到源极选择线中的接触插塞。存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。
存储器控制器1110可以被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113和纠错块1114以及存储器接口1115。SRAM 1111可以用作CPU 1112的操作存储器，CPU 1112执行用于交换存储器控制器1110的数据的各种控制操作，并且主机接口1113包括连接到存储器系统1100的主机的数据交换协议。另外，纠错块1114可以检测并校正从存储器装置1120读取的数据中所包括的错误，并且存储器接口1115可以执行与存储器装置1120的接口连接。另外，存储器控制器1110还可以包括用于存储用于与主机进行接口连接的代码数据的只读存储器(ROM)等。
如上所述的存储器系统1100可以是其中存储器装置1120和存储器控制器1110彼此组合的存储卡或固态驱动器(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-快速(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)、以及集成驱动电子设备(IDE)之类的各种接口协议中的至少一种与外部(例如，主机)进行通信。
图10是例示根据本公开的实施方式的计算系统1200的配置的框图。
参照图10，计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。另外，当计算系统1200是移动装置时，可以进一步包括用于向计算系统1200提供操作电压的电池，并且可以进一步包括应用芯片组、图像处理器、移动DRAM等。
存储器系统1210可以由存储器装置1212和存储器控制器1211配置，如参照图9所描述的。
本公开的实施方式可以通过形成于源极选择线中的沟槽将接触插塞稳定地连接至源极选择线。
相关申请的交叉引用
本申请要求于2020年1月7日在韩国知识产权局提交的韩国专利申请No.10-2020-0002175的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
沟道结构，所述沟道结构在第一方向上延伸；
源极选择线，所述源极选择线围绕所述沟道结构并包括沟槽；
层间绝缘膜和字线，所述层间绝缘膜和所述字线围绕所述沟道结构，其中，所述层间绝缘膜和所述字线在所述第一方向上交替地层叠在所述源极选择线上；以及
第一接触插塞，所述第一接触插塞通过所述沟槽延伸到所述源极选择线中。
2.根据权利要求1所述的半导体存储器装置，其中，所述源极选择线包括：
下导电图案，所述下导电图案延伸通过单元区域和接触区域，其中，所述下导电图案在所述单元区域中围绕所述沟道结构并且在所述接触区域中与所述沟槽和所述第一接触插塞交叠；
第一上导电图案，所述第一上导电图案与所述下导电图案交叠；
在所述接触区域中的第二上导电图案，所述第二上导电图案与所述第一上导电图案间隔开，并且所述沟槽介于所述第一上导电图案和所述第二上导电图案之间；
第一阻挡绝缘图案，所述第一阻挡绝缘图案设置在所述第一上导电图案和所述下导电图案之间并沿着所述第一上导电图案的表面延伸；以及
第二阻挡绝缘图案，所述第二阻挡绝缘图案设置在所述第二上导电图案和所述下导电图案之间并且沿着所述第二上导电图案的表面延伸。
3.根据权利要求2所述的半导体存储器装置，其中，所述第一接触插塞穿过所述第一阻挡绝缘图案和所述第二阻挡绝缘图案，并且接触所述下导电图案、所述第一上导电图案和所述第二上导电图案。
4.根据权利要求2所述的半导体存储器装置，其中，所述第一接触插塞包括：
第一部分，所述第一部分与所述第一上导电图案交叠；以及
第二部分，所述第二部分穿过所述第二上导电图案并延伸到所述下导电图案中。
5.根据权利要求4所述的半导体存储器装置，其中，所述第一部分的底表面设置于比所述第二部分的底表面更高的水平。
6.根据权利要求4所述的半导体存储器装置，其中，所述第一部分延伸到所述第一上导电图案中，
其中，在所述第一上导电图案和所述第一部分之间限定有边界表面，并且
其中，所述第二部分具有从所述边界表面朝向所述下导电图案延伸的突出部分。
7.根据权利要求2所述的半导体存储器装置，其中，所述下导电图案包括掺杂硅，并且
所述第一上导电图案和所述第二上导电图案包括金属。
8.根据权利要求2所述的半导体存储器装置，其中，所述第一上导电图案包括：
线部分，所述线部分在所述字线和所述下导电图案之间；以及
焊盘部分，所述焊盘部分从所述线部分朝向所述第一接触插塞延伸，
其中，所述焊盘部分形成为比所述线部分和所述第二上导电图案中的每个更厚。
9.根据权利要求2所述的半导体存储器装置，其中，所述下导电图案形成为比所述第一上导电图案和所述字线中的每个更厚。
10.根据权利要求1所述的半导体存储器装置，其中，所述第一接触插塞的底表面是不平坦的。
11.根据权利要求1所述的半导体存储器装置，其中，所述第一接触插塞包括：
第一部分，所述第一部分邻近所述字线；以及
第二部分，所述第二部分形成为比所述第一部分与所述字线分离开更远。
12.根据权利要求11所述的半导体存储器装置，其中，所述第二部分比所述第一部分朝向所述源极选择线延伸得更远。
13.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第二接触插塞，所述第二接触插塞从所述字线在所述第一方向上延伸，
其中，每个所述第二接触插塞的底表面比所述第一接触插塞的底表面平滑。
14.根据权利要求13所述的半导体存储器装置，其中，每条所述字线包括：
线部分，所述线部分围绕所述沟道结构；以及
焊盘部分，所述焊盘部分从所述线部分延伸以连接到多个所述第二接触插塞中的一个，
其中，所述焊盘部分形成为比所述线部分更厚。
15.根据权利要求14所述的半导体存储器装置，该半导体存储器装置还包括：
第三阻挡绝缘图案，所述第三阻挡绝缘图案设置在每个所述层间绝缘膜与每条所述字线之间并沿每条所述字线的表面延伸，
其中，每个所述第二接触插塞穿过所述第三阻挡绝缘图案。
16.一种制造半导体存储器装置的方法，该方法包括以下步骤：
形成下导电膜；
在所述下导电膜上形成包括交替地层叠的牺牲膜和层间绝缘膜的阶梯层叠物，使得所述牺牲膜的上表面被暴露；
形成与所述下导电膜交叠的第一焊盘图案，其中，所述第一焊盘图案与多个所述牺牲膜当中的最下的牺牲膜相邻，并且其中，沟槽介于所述第一焊盘图案和所述最下的牺牲膜之间；
形成分别与多个所述牺牲膜的上表面交叠的多个第二焊盘图案；
形成覆盖所述第一焊盘图案和所述多个第二焊盘图案以及所述阶梯层叠物的绝缘膜；
用导电材料替换所述牺牲膜、所述第一焊盘图案和所述多个第二焊盘图案；以及
形成穿过所述绝缘膜的与所述沟槽交叠的部分并延伸到所述下导电膜中的第一接触插塞。
17.根据权利要求16所述的方法，其中，用所述导电材料替换所述牺牲膜、所述第一焊盘图案和所述多个第二焊盘图案的步骤包括以下步骤：
通过去除所述牺牲膜、所述第一焊盘图案和所述多个第二焊盘图案以暴露出所述绝缘膜和所述层间绝缘膜来形成栅极区域；
在每个所述栅极区域的表面上形成阻挡绝缘膜；以及
在所述阻挡绝缘膜上形成填充每个所述栅极区域的导电图案。
18.根据权利要求17所述的方法，其中，所述第一接触插塞穿过所述阻挡绝缘膜。
19.根据权利要求17所述的方法，其中，所述导电图案包括彼此相邻的第一导电图案和第二导电图案，并且所述沟槽介于所述第一导电图案和所述第二导电图案之间，
其中，所述第一接触插塞包括延伸到所述第一导电图案中的第一部分和比所述第一部分延伸得更远的第二部分，并且
其中，所述第二部分通过穿过所述第二导电图案而延伸到所述下导电膜中。
20.根据权利要求16所述的方法，其中，形成所述第一焊盘图案和形成所述多个第二焊盘图案的步骤包括以下步骤：
形成沿着所述阶梯层叠物的表面延伸的焊盘膜；
在所述焊盘膜上形成蚀刻屏障图案；以及
去除所述焊盘膜的暴露于所述蚀刻屏障图案之间的部分区域。
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