CN110277402A - 半导体装置及半导体装置的制造方法 - Google Patents

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Abstract

提供了半导体装置及半导体装置的制造方法。该半导体装置包括：阱结构；第一沟道柱和第二沟道柱，所述第一沟道柱和所述第二沟道柱从所述阱结构的内部在向上的方向上延伸；半导体图案，其联接在所述第一沟道柱和所述第二沟道柱之间，并且具有设置在所述半导体图案的中心区域中的间隙；以及源结，其形成在所述半导体图案中。

Description

半导体装置及半导体装置的制造方法
技术领域
各个实施方式的示例总地涉及半导体装置及制造半导体装置的方法，并且更具体地，涉及一种包括层叠结构的半导体装置及制造该半导体装置的方法。
背景技术
半导体装置可以包括能够存储数据的多个存储器单元。这些存储器单元可以串联联接在选择晶体管之间以形成多个存储器串。为了半导体装置的高集成密度，形成存储器串的存储器单元和选择晶体管的栅极可以层叠在彼此之上。三维半导体装置可以通过使用包括层叠在彼此之上的栅极的栅极层叠结构而实现。针对这种包括栅极层叠结构的三维半导体装置的实现，正在开发用于改进半导体装置的操作可靠性的各种技术。
发明内容
根据一实施方式，一种半导体装置可以包括：阱结构；第一沟道柱和第二沟道柱，第一沟道柱和第二沟道柱从阱结构的内部沿向上方向延伸；半导体图案，其联接在第一沟道柱和第二沟道柱之间并且具有设置在半导体图案的中心区域中的间隙；以及源结，其形成在半导体图案中。
根据一实施方式，一种半导体装置可以包括：阱结构，其沿第一方向和第二方向延伸；栅极层叠结构，其设置在阱结构上方并且包括下选择栅极组和字线，字线层叠在下选择栅极组的上方以沿着第三方向彼此间隔开；水平空间，其设置在栅极层叠结构和阱结构之间；狭缝，其穿过栅极层叠结构以联接至水平空间；以及选择沟道图案，其设置在水平空间中以接触阱结构。选择沟道图案可以在狭缝的表面上延伸，以面对下选择栅极组的侧壁。
根据一实施方式，一种制造半导体装置的方法可以包括以下步骤：在阱结构上方形成牺牲组；在牺牲组上方形成层叠结构；形成穿过层叠结构并且延伸至牺牲组中的狭缝；通过经由狭缝去除牺牲组来形成水平空间；在水平空间的表面上形成半导体图案，以限定水平空间中的间隙；以及在半导体图案中形成源结。
根据一实施方式，一种制造半导体装置的方法可以包括：在阱结构上形成牺牲组；在牺牲组上形成层叠结构，层叠结构包括交替地层叠在彼此之上的第一材料层和第二材料层；形成穿过层叠结构并且延伸至牺牲组中的狭缝；通过经由狭缝去除牺牲组来对水平空间进行开口；形成选择沟道图案，选择沟道图案围绕填充水平空间的间隙填充绝缘图案并且在狭缝的侧壁上延伸，以比间隙填充绝缘图案在狭缝中突出地更远；以及在比间隙填充绝缘图案更远地突出的选择沟道图案中形成源结。
附图说明
图1是例示根据实施方式的半导体装置的示图。
图2是例示图1所示的沟道柱和选择沟道层的示图。
图3是示意性地例示图1所示的半导体装置的制造方法的流程图。
图4A和图4B是例示图3所示的步骤ST1和ST3的截面图。
图5是例示图3所示的步骤ST5的截面图。
图6是例示图3所示的步骤ST7的截面图。
图7是例示图3所示的步骤ST9的截面图。
图8A至图8C是例示图3所示的步骤ST11的截面图。
图9是例示图3所示的步骤ST13的截面图。
图10A和图10B是例示图3所示的步骤ST15的截面图。
图11A至图11E是例示图3所示的步骤ST17和ST19的截面图。
图12A至图12C是例示图3所示的步骤ST21的示例的截面图。
图13A和图13B是例示图3所示的步骤ST21的另一示例的截面图。
图14A至图14C是例示图3所示的步骤ST23的截面图。
图15A和图15B是例示图3所示的步骤ST25的截面图。
图16是例示根据实施方式的半导体装置的截面图。
图17A至图17I是例示图16所示的半导体装置的制造方法的截面图。
图18A和图18B是例示在根据实施方式的半导体装置中的电流流动路径的截面图。
图19是示意性地比较根据实施方式的制造半导体装置的方法的流程图。
图20是例示根据实施方式的存储器系统的配置的框图。
图21是例示根据实施方式的计算系统的配置的框图。
具体实施方式
本公开的技术精神可以通过各种方式进行改变，并且可以被实现为具有各种方面的实施方式。下文中，将通过一些实施方式来描述本公开，以使得本领域技术人员可以容易地实践本公开的实施方式。
应当理解，尽管本文可使用术语“第一”和/或“第二”来描述各个元件，但是这些元件并不受这些术语的限制。这些术语仅用于区分一个元件和另一元件。例如，下文所讨论的第一元件可以被称为第二元件，而不脱离本公开的教导。相似的，第二元件也可以被称为第一元件。
应当理解，当一元件被称为“联接”或者“连接”至另一元件时，该元件可以直接联接或连接至另一元件，或者在两者之间可以存在中间元件。相比而言，应当理解，当一元件被称为“直接联接”或“直接连接”至另一元件时，不存在中间元件。解释元件之间的关系的其它表述，诸如“在……之间”、“直接在……之间”、“相邻于”或“直接相邻于”应按照相同的方式进行理解。
本文所使用的术语仅出于描述特定实施方式的目的，而并不旨在进行限定。在本公开中，单数形式旨在也包括复数形式，除非上下文另有清楚的指示。还应当理解，术语“包括”、“包含”、“具有”等在用于本说明书中时，表明存在所述的特征、数量、步骤、操作、元件、组件和/或其组合，而并不排除一个或多个其它特征、数量、步骤、操作、元件、组件和/或其组合的存在或添加。
各个实施方式可涉及一种能够改进包括层叠结构的三维半导体装置的驱动可靠性的半导体装置及其制造方法。
图1是例示根据一实施方式的半导体装置的示图。
参考图1，根据一实施方式的半导体装置可以包括沿彼此相交的第一方向I、第二方向II和第三方向III中的至少一个方向延伸的图案。例如，根据一实施方式的半导体装置可以包括：阱结构WE；选择沟道图案CHS，其设置在阱结构WE上方；单元插塞PL，其穿过选择沟道图案CHS并且沿第三方向III延伸；栅极层叠结构GST，其围绕单元插塞PL；狭缝SI，其设置在相邻的栅极层叠结构GST之间；公共源极线CSL，其接触选择沟道图案CHS并且在狭缝SI中沿第三方向III延伸；以及位线BL，其电连接至单元插塞PL。
尽管未在图1中示出，但是半导体装置还可以包括电路部分，所述电路部分包括驱动电路，驱动电路用于将电信号传输至栅极层叠结构GST、公共源极线CSL、阱结构WE和位线BL，并且用于控制半导体装置的操作。电路部分(未示出)可以被设置为在阱结构WE下方与阱结构WE交叠。
阱结构WE可以通过下接触103和布线线路RL中的至少一个电连接至电路部分(未示出)。下接触103可以穿过第一下绝缘层101。布线线路RL可以穿过设置在第一下绝缘层101上方的第二下绝缘层105以联接至下接触103。下接触103和布线线路RL可以包括导电材料。布线线路RL可以包括低电阻金属，诸如钨。布线线路RL可以包括金属层107和用于防止金属扩散的屏障金属层109。布线线路RL可以是用于传输擦除电压的阱收集线路(wellpickup wiring)。
阱结构WE可以电连接至用于传输擦除电压的布线线路RL。阱结构WE可以沿第一方向I和第二方向II延伸。阱结构WE可以设置在第二下绝缘层105的上方，布线线路RL被嵌入在第二下绝缘层105中。阱结构WE可以包括第一导电类型杂质。例如，阱结构WE可以包括p型杂质。阱结构WE可以包括第一半导体层111和形成在第一半导体层111上的第二半导体层113。第一半导体层111和第二半导体层113可以分别在第一方向I和第二方向II上延伸。第一半导体层111可以是包括第一浓度的第一导电类型杂质的掺杂硅层。第二半导体层113可以是包括比第一浓度更低的第二浓度的第一导电类型杂质的掺杂硅层。形成第二半导体层113可以包括形成未掺杂硅层，并且进行用于使杂质从第一半导体层111扩散至未掺杂硅层的热处理。第一半导体层111可以用作阱收集区域。
栅极层叠结构GST中的每个可以包括栅极绝缘层GI、导电图案CP1至CPn以及层间绝缘层ILD。导电图案CP1至CPn以及层间绝缘层ILD交替地层叠在栅极绝缘层GI上。导电图案CP1至CPn可以沿着第三方向III彼此隔开地层叠。层间绝缘层ILD中的每个可以设置在相邻的导电图案CP1至CPn中的每对相邻导电图案之间。栅极绝缘层GI可以比层间绝缘层ILD中的每个具有更小的厚度。导电图案CP1至CPn可以被划分为下选择栅极组LSG、单元栅极组CG和上选择栅极组USG。
下选择栅极组LSG可以包括与阱结构WE相邻的单层导电图案或者两层或更多层导电图案。例如，下选择栅极组LSG可以包括导电图案CP1至CPn当中最接近阱结构WE的第一导电图案CP1以及布置在第一导电图案CP1上方的第二导电图案CP2。下选择栅极组LSG可以用作联接至源极选择晶体管的栅极的源极选择线。
与下选择栅极组LSG相比，上选择栅极组USG可以与阱结构WE相距更远。上选择栅极组USG可以包括与位线BL相邻的单层导电图案或者两层或更多层导电图案。例如，上选择栅极组USG可以包括导电图案CP1至CPn当中与阱结构WE相距最远的第n导电图案CPn以及布置在第n导电图案CPn下方的第(n-1)导电图案CPn-1。上选择栅极组USG可以用作联接至漏极选择晶体管的栅极的漏极选择线。
单元栅极组CG可以布置在下选择栅极组LSG的上方以及上选择栅极组USG的下方。换句话说，单元栅极组CG可以包括布置在下选择栅极组LSG和上选择栅极组USG之间的导电图案。例如，单元栅极组CG可以包括第三导电图案CP3至第(n-2)导电图案CPn-2。形成单元栅极组CG的导电图案可以用作联接至存储器单元晶体管的栅极的字线。
如上所述，栅极层叠结构GST的导电图案CP1至CPn可以用作联接至源极选择晶体管、存储器单元晶体管和漏极选择晶体管的栅极的栅电极。层间绝缘层ILD可以使栅电极彼此绝缘，或者使栅电极与位线BL绝缘。导电图案CP1至CPn可以包括多晶硅、金属和金属硅化物中的至少一种。层间绝缘层ILD可以包括氧化物。
栅极层叠结构GST可以与阱结构WE间隔开，其中水平空间HSP被插置在栅极层叠结构GST和阱结构WE之间。设置在栅极层叠结构GST和阱结构WE之间的水平空间HSP可以联接至狭缝SI。狭缝SI可以联接至水平空间HSP，并且可以在相邻的栅极层叠结构GST之间沿第三方向III延伸。
绝缘间隔件SP可以形成在狭缝SI的侧壁上。绝缘间隔件SP可以包括形成在栅极层叠结构GST的侧壁上的间隔件绝缘层173以及在间隔件绝缘层173上的保护层175。间隔件绝缘层173可以具有足够的厚度以使导电图案CP1至CPn与公共源极线CSL绝缘。间隔件绝缘层173可以包括氧化物层。保护层175可以包括与将随后描述的隧道绝缘层155不同的材料。例如，保护层175可以包括与隧道绝缘层155具有不同蚀刻速率的材料。例如，保护层175可以包括氮化物层。
单元插塞PL可以在狭缝SI的两侧穿过栅极层叠结构GST，并且延伸至阱结构WE中。单元插塞PL中的每个可以包括沟道柱CHP、第一多层存储器图案ML1、第二多层存储器图案ML2以及覆盖图案163。
沟道柱CHP可以穿过对应的栅极层叠结构GST，以延伸至阱结构WE中。沟道柱CHP可以包括半导体层。例如，沟道柱CHP可以包括多晶硅层。沟道柱CHP可以包括接触选择沟道图案CHS的侧壁。沟道柱CHP的侧壁和选择沟道图案CHS可以在水平空间HSP中彼此直接接触。沟道柱CHP可以完全填充穿过栅极层叠结构GST的孔H的中心区域，或者可以包括围绕填充孔H的中心区域的芯绝缘层161的薄层。芯绝缘层161可以比沟道柱CHP具有更小的高度。
覆盖图案163可以设置在芯绝缘层161上，并且填充沟道柱CHP的顶部中心部分。覆盖图案163可以直接接触沟道柱CHP。覆盖图案163可以包括掺杂有第二导电类型杂质的半导体层。第二导电类型杂质可以不同于掺杂至阱结构WE的第一导电类型杂质。例如，第二导电类型杂质可以为n型杂质。例如，覆盖图案163可以是掺杂有n型杂质的掺杂多晶硅层。覆盖图案163可以用作漏结。
第一多层存储器图案ML1可以沿着沟道柱CHP和栅极层叠结构GST之间的界面延伸。第二多层存储器图案ML2可以沿着沟道柱CHP和阱结构WE之间的界面延伸。第一多层存储器图案ML1和第二多层存储器图案ML2可以通过选择沟道图案CHS而彼此分开。第一多层存储器图案ML1和第二多层存储器图案ML2中的每个可以包括围绕沟道柱CHP的隧道绝缘层155、围绕隧道绝缘层155的数据存储层153以及围绕数据存储层153的阻挡绝缘层151。数据存储层153可以存储通过使用由沟道柱CHP和包括在单元栅极组CG中的字线(例如，CP3至CPn-2)之间的电压差引起的福勒-诺德海姆隧穿效应而改变的数据。数据存储层153可以包括各种材料，例如，能够捕获电荷的氮化物层。另外，数据存储层153可以包括硅、相变材料、纳米点等。阻挡绝缘层151可以包括能够阻挡电荷的氧化物层。第一多层存储器图案ML1的设置在上选择栅极组USG和沟道柱CHP之间的部分和第一多层存储器图案ML1的设置在下选择栅极组LSG和沟道柱CHP之间的另一部分可以用作栅极绝缘层。第二多层存储器图案ML2可以用作使阱结构WE和沟道柱CHP彼此绝缘的绝缘层。
选择沟道图案CHS可以设置在阱结构WE和栅极层叠结构GST之间的水平空间HSP中，并且可以沿第三方向III朝向狭缝SI延伸。由于选择沟道图案CHS在狭缝SI的表面上延伸，所以选择沟道图案CHS可以面对下选择栅极组LSG的朝向狭缝SI的侧壁。
选择沟道图案CHS设置在狭缝SI中的高度可以与形成下选择栅极组LSG的导电图案(例如，CP1和CP2)的高度相同。另选地，选择沟道图案CHS设置在狭缝SI中的高度可以大于下选择栅极组LSG在第三方向III上的高度。另外，选择沟道图案CHS设置在狭缝SI中的高度可以小于狭缝SI、沟道柱CHP和绝缘间隔件SP的高度。选择沟道图案CHS可以在狭缝SI中形成在绝缘间隔件SP上。
绝缘间隔件SP的一部分可以在第三方向III上比选择沟道图案CHS更远地突出，以使公共源极线CSL和栅极层叠结构GST彼此绝缘。绝缘间隔件SP的设置在选择沟道图案CHS和下选择栅极组LSG之间的另一部分可以用作栅极绝缘层。
选择沟道图案CHS可以直接地接触阱结构WE，并且可以沿着阱结构WE的上表面延伸。选择沟道图案CHS可以在沟道柱CHP的在水平空间HSP中穿过的侧壁上延伸，以直接接触沟道柱CHP。选择沟道图案CHS可以被划分为设置在水平空间HSP中的接触沟道部CTP和从接触沟道部CTP朝向狭缝SI延伸的源结SJ。单个半导体图案(例如，选择沟道图案CHS)可以包括接触沟道部CTP和源结SJ。接触沟道部CTP和源结SJ可以通过第二导电类型杂质的扩散边界来进行划分。选择沟道图案CHS可以包括半导体层。例如，选择沟道图案CHS可以包括硅层。
接触沟道部CTP可以用作沟道，并且可以用于使沟道柱CHP、阱结构WE和源结SJ互相电连接。接触沟道部CTP可以设置在水平空间HSP中，并且可以直接接触阱结构WE和沟道柱CHP。接触沟道部CTP可以包括沿着栅极层叠结构GST的下表面延伸的第一水平部HP1、面对第一水平部HP1并且沿着阱结构WE的上表面延伸的第二水平部HP2以及使第一水平部HP1和第二水平部HP2彼此联接的竖直部VP。竖直部VP围绕沟道柱CHP的侧壁。另外，接触沟道部CTP的竖直部VP可以包括朝向栅极层叠结构GST突出的第一突出部PA1和朝向阱结构WE突出的第二突出部PA2。第一突出部PA1可以比第一水平部HP1更远地朝向栅极层叠结构GST突出，并且第二突出部PA2可以比第二水平部HP2更远地朝向与第一突出部PA1的突出方向相反的方向突出。
还可以在接触沟道部CTP的第一水平部HP1和栅极层叠结构GST之间设置辅助沟道层131。辅助沟道层131可以被沟道柱CHP和第一突出部PA1穿过，并且可以与接触沟道部CTP的第一突出部PA1和第一水平部HP1直接接触。辅助沟道层131可以包括未掺杂半导体层或包括第一导电类型杂质的半导体层。例如，辅助沟道层131可以包括未掺杂硅层或p型硅层。
阱结构WE可以朝向第二水平部HP2突出，并且可以直接接触第二水平部HP2和第二突出部PA2的侧壁。
第一多层存储器图案ML1可以设置在第一突出部PA1上，并且第二多层存储器图案ML2可以设置在第二突出部PA2下方。
根据一实施方式的半导体装置还可以包括设置在第一水平部HP1和第二水平部HP2之间的间隙填充绝缘图案FI。间隙填充绝缘图案FI可以由第一水平部HP1、第二水平部HP2和竖直部VP围绕，并且可以完全填充水平空间HSP。
源结SJ可以是选择沟道图案CHS的设置在狭缝SI中的部分，并且可以是从接触沟道部CTP延伸的部分。源结SJ可以包括与阱结构WE所包括的第一导电类型杂质不同的第二导电类型杂质。例如，源结SJ可以包括n型杂质。源结SJ可以形成为与下选择栅极组LSG一样高，并且可以与下选择栅极组LSG朝向狭缝SI的侧壁交叠。
狭缝SI的下部可以不被源结SJ完全填充，并且狭缝SJ的下部的一部分可以通过源结SJ而开口。通过源结SJ而开口的狭缝可以由公共源极线CSL填充。公共源极线CSL可以联接至源结SJ。公共源极线CSL可以包括导电层。例如，公共源极线CSL可以包括各种材料，诸如硅化物层、金属层、掺杂硅层等。绝缘间隔件SP可以从源结SJ和栅极层叠结构GST之间延伸到公共源极线CSL和栅极层叠结构GST之间。公共源极线CSL可以比源结SJ在第三方向III上沿着狭缝SI延伸地更远。在一实施方式中，源结SJ可以比公共源极线更低地在与第三方向III相反的向下方向上延伸。
位线BL可以联接至布置为在一个方向上彼此相邻的多个单元插塞PL。另选地，位线BL可以联接至布置为在一个方向上彼此相邻的多个单元插塞PL中的偶数单元插塞PL或奇数单元插塞PL。
位线BL可以经由联接至单元插塞PL的位线接触插塞BLCT而电联接至沟道柱CHP和覆盖图案163。位线接触插塞BLCT可以穿过设置在栅极层叠结构GST和位线BL之间的上绝缘层ULD。尽管未在图1中示出，但是位线BL可以直接接触单元插塞PL的覆盖图案163和沟道柱CHP。
根据上述实施方式，源极选择晶体管可以被限定在下选择栅极组LSG和沟道柱CHP之间的交叉处，存储器单元可以被限定在单元栅极组CG和沟道柱CHP之间的交叉处，并且漏极选择晶体管可以被限定在上选择栅极组USG和沟道柱CHP之间的交叉处。因此，漏极选择晶体管、存储器单元和源极选择晶体管可以通过沟道柱CHP而在位线BL和公共源极线CSL之间串联联接，以形成存储器串。
图2是例示图1中所示的沟道柱CHP和选择沟道层的示图。
参考图2，根据一实施方式的半导体装置可以包括多个沟道柱CHP。沟道柱CHP可以穿过选择沟道图案CHS。沟道柱CHP可以被划分为沿着第一方向I交替设置的第一组GR1和第二组GR2。
选择沟道图案CHS可以包括设置在第一组GR1的沟道柱和第二组GR2的沟道柱之间的、在图1的狭缝SI中彼此间隔开的端部。选择沟道图案CHS的端部可以包括第二导电类型杂质以用作源结SJ。源结SJ可以包括与覆盖图案163的导电类型杂质相同的导电类型杂质。可以将选择沟道图案CHS的其中没有扩散第二导电类型杂质的剩余区域定义为接触沟道部CTP。
接触沟道部CTP可以包括第一表面S1和第二表面S2。第一表面S1可以沿着第一方向I和第二方向II延伸，并且可以朝向图1的栅极层叠结构GST。第二表面S2可以沿着第一方向I和第二方向II延伸，并且可以朝向图1的阱结构WE。第一表面S1可以对应于第一水平部HP1的顶表面。第二表面S2可以对应于第二水平部HP2的底表面。竖直部VP可以设置在第一水平部HP1和第二水平部HP2之间，并且可以围绕沟道柱CHP的侧壁。竖直部VP中的每个可以包括从第一表面S1突出的第一突出部PA1和从第二表面S2突出的第二突出部PA2。源结SJ可以形成为低于沟道柱CHP并且高于第一突出部PA1。
根据图1和图2中的上述实施方式的半导体装置可以通过将联接至阱结构WE的选择沟道图案CHS延伸至穿过层叠结构的狭缝SI中而在选择沟道图案CHS中容易地形成与选择栅极组交叠的源结SJ。另外，根据图1和图2中的上述实施方式的半导体装置可以通过确保选择沟道图案CHS中的源结SJ和选择栅极组之间的交叠区域来改进半导体装置的驱动可靠性。
图3是示意性地例示图1所示的半导体装置的制造方法的流程图。图3示出了在形成包括驱动电路的下部结构和形成位线BL之间的过程。
参考图3，步骤ST1用于在包括驱动电路(未示出)的下部结构上形成下接触103和布线线路RL。随后，可以执行用于形成阱结构WE的步骤ST3。
图4A和图4B是例示图3所示的步骤ST1和ST3的截面图。
参考图4A，步骤ST1可以包括形成穿过第一下绝缘层101的下接触103。下接触103可以包括导电材料，并且可以联接至图4A中未示出的驱动电路。
步骤ST1还可以包括在包括下接触103的第一下绝缘层101上形成第二下绝缘层105，并且通过蚀刻第二下绝缘层105而形成露出下接触103的沟槽T。沟槽T可以在各种方向上延伸。
参考图4B，步骤ST1还可以包括形成填充沟槽T的布线线路RL。布线线路RL可以包括导电材料。例如，布线线路RL可以包括金属层107。诸如钨之类的低电阻金属可以用作金属层107。布线线路RL还可以包括形成在金属层107上的屏障金属层109。屏障金属层109可以形成为用于防止金属的扩散。屏障金属层109可以包括钛(Ti)层、钛氮化物(TiN)层等。
参考图4B，在步骤STI之后，可以执行用于形成阱结构WE的步骤ST3。步骤ST3可以通过在包括布线线路RL的第二下绝缘层105上沉积至少一个半导体层而形成。用于阱结构WE的半导体层可以包括第一导电类型杂质。例如，阱结构WE可以包括具有p型杂质的第一半导体层111和设置在第一半导体层111上的第二半导体层113。第一半导体层111和第二半导体层113可以是包括p型杂质的掺杂硅层。第二半导体层113可以包括未掺杂硅层，或者可以是包括具有比第一半导体层111更低浓度的p型杂质的掺杂硅层。即便第二半导体层113包括未掺杂硅层，第一半导体层111中的第一导电类型杂质可以扩散至第二半导体层113中。
图5是例示图3所示的步骤ST5的截面图。
参考图3和图5，在步骤ST3之后，可以执行用于在阱结构WE上形成牺牲组SA的步骤ST5。牺牲组SA可以包括顺序地层叠在彼此之上的第一牺牲层121、第二牺牲层123和第三牺牲层125。
可以省略第一牺牲层121和第三牺牲层125中的至少一个。第一牺牲层121可以包括用作用于保护阱结构WE的保护层的氧化物层。第二牺牲层123可以包括与要在后续过程期间形成的第一材料层141和第二材料层143具有不同蚀刻速率的材料。例如，第二牺牲层123可以包括多晶硅层。第三牺牲层125可以包括用作用于保护要在后续过程中形成的第一材料层层141和第二材料层143或者辅助沟道层131的保护层的氧化物层。
图6是例示图3所示的步骤ST7的截面图。
参考图3和图6，在步骤ST5之后，可以执行用于在牺牲组SA上形成辅助沟道层131的步骤ST7。在某些情况下，可以省略步骤ST7。
辅助沟道层131可以包括用作沟道的半导体层。例如，辅助沟道层131可以包括未掺杂硅层或包括第一导电类型杂质的掺杂硅层。
图7是例示图3所示的步骤ST9的截面图。
参考图3和图7，在步骤ST5或ST7之后，可以执行用于形成层叠结构STA的步骤ST9，在层叠结构中第一材料层141和第二材料层143一个接一个交替地层叠。层叠结构STA可以形成在牺牲组SA或者辅助沟道层131上方。
第二材料层143可以包括与第一材料层141不同的材料。例如，第一材料层141可以包括用于层间绝缘层的绝缘材料，第二材料层143可以包括用于导电图案的导电材料。在另一示例中，第一材料层141可以包括用于层间绝缘层的绝缘材料，第二材料层143可以包括用作牺牲层并且与第一材料层141具有不同蚀刻速率的牺牲绝缘材料。具体而言，每个第一材料层141可以包括硅氧化物层，而每个第二材料层143可以包括硅氮化物层。当第一材料层141和第二材料层143二者都包括绝缘材料时，可以降低用于形成孔H或狭缝SI的后续蚀刻过程的难度水平。在第三示例中，第一材料层141可以包括用作牺牲层并且具有与第二材料层143不同的蚀刻速率的牺牲导电材料，第二材料层143可以包括导电材料从而被配置为导电图案。在该示例中，第一材料层141可以包括未掺杂多晶硅层，第二材料层143可以包括掺杂多晶硅层或金属层。
第一材料层141可以被划分为最邻近于阱结构WE的最下层B和设置在最下层B上方的上层T。最下层B可以具有比上层T更小的厚度。
参考图3，在步骤ST9之后，可以执行用于形成穿过层叠结构的单元插塞的步骤ST11。
图8A至图8C为例示图3所示的步骤ST11的截面图。
参考图8A，步骤ST11可以包括形成穿过层叠结构STA以延伸至阱结构WE中的孔H。孔H可以穿过层叠结构STA下方的辅助沟道层131和牺牲组SA，并且可以延伸至阱结构WE中。
参考图8B，步骤ST11还可以包括在孔H的每个的表面上形成多层存储器层ML。多层存储器层ML可以通过使阻挡绝缘层151、数据存储层153和隧道绝缘层155顺序地层叠在彼此之上而形成。可以对多层存储器层ML进行平坦化以露出层叠结构STA的顶表面。
步骤ST11可以包括在多层存储器层ML上形成沟道柱CHP。形成沟道柱CHP可以包括在多层存储器层ML上形成半导体层并且对该半导体层的表面进行平坦化以露出层叠结构STA的顶表面。沟道柱CHP可以形成在孔H中。沟道柱CHP中的每个可以完全填充孔H中的每个，或者对孔H中的每个的中心部分进行开口。
当通过沟道柱CHP中的每个对孔H的中心部分中的每个进行开口时，孔H中的每个的中心部分可以由芯绝缘层161填充。
参考图8C，步骤ST11还可以包括在芯绝缘层161上形成覆盖图案163。为此，可以使对芯绝缘层161的上端凹陷来对孔H中的每个的上端开口。因此，芯绝缘层161的高度可以形成为低于孔H中的每个的高度以及沟道柱CHP的高度。随后，填充在孔H中的每个的上端中的覆盖图案可以形成在高度降低的芯绝缘层161上。覆盖图案163可以包括半导体材料，并且包括第二导电类型杂质。
图9是例示图3所示的步骤ST13的截面图。
参考图3和图9，在步骤ST11之后，可以执行用于形成狭缝SI的步骤ST13。狭缝SI可以穿过层叠结构STA和辅助沟道层131，并且延伸至牺牲组SA中。狭缝SI可以形成在第一组G1的单元插塞和第二组G2的单元插塞之间。层叠结构STA可以通过狭缝SI而被划分为围绕第一组G1的单元插塞的第一子层叠结构和围绕第二组G2的单元插塞的第二子层叠结构。
参考图3，在步骤ST13之后，可以执行用于通过第三材料层171替换第一材料层141或第二材料层143的步骤ST15。当通过第三材料层171替换第一材料层141时，第三材料层171可以是绝缘材料。当通过第三材料层171替换第二材料层143时，第三材料层171可以是导电材料。
图10A和图10B是例示图3所示的步骤ST15的截面图。下文中，为了便于解释，将仅描述其中第一材料层141为绝缘层且第二材料层143为与第一材料层141具有不同蚀刻速率的牺牲绝缘材料的示例。然而，实施方式并不限于此。
参考图10A，步骤ST15可以包括通过选择性地去除第二材料层143而形成开口OP。
参考图10B，步骤ST15可以包括利用作为导电材料的第三材料层171来填充开口OP。第三材料层171可以对应于图1中所示的导电图案CP1至CPn。尽管未在图10B中示出，但是在形成作为导电材料的第三材料层171之前，还可以沿着第三材料层171中的每个的表面形成屏障层或阻挡绝缘层151中的至少一个。
通过上述步骤ST15，可以形成被狭缝SI穿透并且包括交替地层叠在彼此之上的绝缘层和导电图案的栅极层叠结构GST。
当第一材料层为绝缘层而第二材料层为导电层时，可以省略步骤ST15。
参考图3，在步骤ST13或ST15之后，可以顺序地执行用于形成间隔件绝缘层173和多层保护层MPL的步骤ST17以及用于对水平空间进行开口的步骤S19。
图11A至图11E是例示图3所示的步骤ST17和ST19的截面图。
参考图11A，步骤ST17可以包括沿着狭缝SI的表面以及栅极层叠结构GST的表面形成间隔件绝缘层173，并且在间隔件绝缘层173上形成多层保护层MPL。
间隔件绝缘层173可以具有足够的厚度，以使作为导电材料的第三材料层171与要在后续过程中形成的公共源极线CSL电隔离。间隔件绝缘层173可以包括氧化物。
多层保护层MPL可以包括顺序地层叠在彼此之上的第一保护层175、第二保护层177和第三保护层179。第一保护层175可以包括具有与阻挡绝缘层151不同的蚀刻速率的绝缘材料，第二保护层177可以包括具有与数据存储层153不同的蚀刻速率的绝缘材料，并且第三保护层179可以包括具有与隧道绝缘层155不同的蚀刻速率的绝缘材料。第一保护层175和第三保护层179可以包括与数据存储层153相同的材料。针对更具体的示例，第一保护层175和第三保护层179可以包括氮化物层。第二保护层177可以包括氧化物层。
参考图11B，步骤ST19还可以包括通过分别去除间隔件绝缘层173的部分和多层保护层MPL的部分而形成通过部TH，从而通过狭缝SI的底表面而露出牺牲组SA。可以使用回蚀工艺来形成通过部TH。间隔件绝缘层173和多层保护层MPL可以保留在狭缝SI的侧壁上。
参考图11C，步骤ST19可以包括通过狭缝SI和通过部TH而去除牺牲组SA的第二牺牲层123。随着第二牺牲层123被去除，露出多层存储器层ML的第一水平空间HS1可以被开口。在去除第二牺牲层123时，可以通过具有比第二牺牲层123显著更低的蚀刻速率的第一牺牲层121和第三牺牲层125来保护阱结构WE和辅助沟道层131。另外，可以通过多层保护层MPL来保护栅极层叠结构GST。
参考图11D，步骤ST19可以包括通过狭缝SI和第一水平空间HS1而去除牺牲组SA的第一牺牲层121和第三牺牲层125。由于去除了第一牺牲层121和第三牺牲层125，露出辅助沟道层131和阱结构WE以及多层存储器层ML的第二水平空间HS2可以被开口。因为第一牺牲层121和第三牺牲层125包括具有与辅助沟道层131和阱结构WE不同的蚀刻速率的材料层，根据一实施方式，可以通过最小化对于辅助沟道层131和阱结构WE的损坏来选择性地蚀刻第一牺牲层121和第三牺牲层125。
当第一牺牲层121和第三牺牲层125被蚀刻时，可以去除间隔件绝缘层173和第二保护层177的与第一水平空间HS1相邻的部分。相反，在对第二水平空间HS2进行开口时，具有与第一牺牲层121和第三牺牲层125不同的蚀刻速率的第一保护层175和第三保护层179可以几乎不受到蚀刻。
步骤ST19可以包括通过狭缝SI和第二水平空间HS2去除阻挡绝缘层151。因此，可以通过第二水平空间HS2露出数据存储层153。在阻挡绝缘层151被去除时，具有与阻挡绝缘层151不同的蚀刻速率的第三保护层179可以保留而不被去除，以保护栅极层叠结构GST和间隔件绝缘层173。
通过上述过程，第二水平空间HS2可以延伸在辅助沟道层131和第一保护层175之间，以及第一保护层175和第三保护层179之间。另外，第一保护层175和第三保护层179可以保留处于以下状态：其中，第一保护层175和第三保护层179比第二保护层177朝向阱结构WE突出地更远。
参考图11E，步骤ST19可以通过狭缝SI和第二水平空间HS2而去除数据存储层153和隧道绝缘层155。因此，作为目标的水平空间HSP可以被开口。穿过栅极层叠结构GST并且延伸至阱结构WE中的沟道柱CHP的侧壁可以通过水平空间HSP而露出。
在去除数据存储层153从而形成水平空间HSP时，可以去除第三保护层179以露出第二保护层177。由于第二保护层177具有与数据存储层153不同的蚀刻速率，所以在去除数据存储层153时，第二保护层177可以保留而不被去除，以保护栅极层叠结构GST和间隔件绝缘层173。随后，在去除通过去除数据存储层153而露出的隧道绝缘层155时，可以去除第二保护层177以露出第一保护层175。由于第一保护层175具有与隧道绝缘层155不同的蚀刻速率，所以在去除隧道绝缘层155时，第一保护层175可以保留而不被去除，从而保护栅极层叠结构GST和间隔件绝缘层173。
在水平空间HSP被开口时，多层存储器层ML的在辅助沟道层131和沟道柱CHP之间的部分以及多层存储器层ML的在阱结构WE和沟道柱CHP之间的部分被去除。因此，可以在辅助沟道层131和沟道柱CHP之间形成第一环型凹槽RA1，并且可以在阱结构WE和沟道柱CHP之间形成第二环型凹槽RA2。
多层存储器层ML可以通过水平空间HSP而被划分为设置在栅极层叠结构GST和沟道柱CHP之间的第一多层存储器图案ML1和设置在沟道柱CHP和阱结构WE之间的第二多层存储器图案ML2。
参考图3，在步骤ST19之后，可以执行用于形成围绕间隙填充绝缘层FI的选择沟道图案CHS的步骤ST21。
图12A至图12C是例示图3所示的步骤ST21的示例的截面图。
参考图12A，步骤ST21可以包括沿着水平空间HSP的表面和狭缝SI的表面形成半导体层181。半导体层181可以直接接触通过水平空间HSP而露出的阱结构WE和沟道柱CHP的侧壁。半导体层181可以直接接触通过水平空间HSP而露出的辅助沟道层131。
半导体层181可以用作沟道。半导体层181可以包括各种材料，例如，半导体层181可以是多晶硅层。半导体层181可以通过使用其中沟道柱CHP、阱结构WE和辅助沟道层131中的至少一个用作种晶层(seed layer)的选择性生长方法(例如，选择性外延生长(SEG))而形成。与之相反，半导体层181也可以通过使用沉积方法(例如，化学气相沉积(CVD))形成。尽管在图12A中例示了使用沉积方法来形成半导体层181的示例，但是这些实施方式并不限于此。当使用沉积方法时，半导体层181可以联接至沟道柱CHP以延伸至狭缝SI中。
参考图12B，步骤ST21可以包括通过去除半导体层181的一部分而对选择沟道图案CHS进行图案化。选择沟道图案CHS可以保留为低于狭缝SI并且与栅极层叠结构GST当中的相邻于阱结构WE的下选择栅极组LSG处于相同高度。可以使用回蚀工艺来去除半导体层181。
选择沟道图案CHS可以保留以填充图11E的第一环型凹槽RA1和第二环型凹槽RA2，并且直接接触阱结构WE、辅助沟道层131和沟道柱CHP。
参考图12C，步骤ST21还可以包括利用绝缘材料183填充通过选择沟道图案CHS而开口的水平空间HSP和狭缝SI。可以在后续过程中对绝缘材料183进行蚀刻以使绝缘材料183图案化为间隙填充绝缘图案FI。
图13A和图13B是例示图3所示的步骤ST21的另一示例的截面图。
参考图13A，如图12A所述，步骤ST21可以包括沿着水平空间HSP的表面和狭缝SI的表面形成半导体层181。随后，在将半导体层181图案化为选择沟道图案CHS之前，可以利用绝缘材料283填充通过半导体层181而开口的水平空间HSP和狭缝SI。
参考图13B，步骤ST21还可以包括通过诸如回蚀工艺之类的蚀刻工艺对绝缘材料283进行首次蚀刻。经首次蚀刻的绝缘材料283可以保留为低于狭缝SI并且与栅极层叠结构GST当中的相邻于阱结构WE的下选择栅极组LSG处于相同高度。
步骤ST21可以包括通过将经首次蚀刻的绝缘材料283作为蚀刻屏障来蚀刻半导体层181，从而对选择沟道图案CHS进行图案化。可以在后续过程期间对经首次蚀刻的绝缘材料283进行二次蚀刻，以使绝缘材料283图案化为间隙填充绝缘图案FI。
如上所述，在步骤ST21中，可以使用各种方法来形成围绕绝缘材料的选择沟道图案CHS。
参考图3，在步骤ST21之后，可以执行用于形成源结SJ的步骤ST23。
图14A至图14C是例示图3所示的步骤ST23的截面图。
参考图14A，步骤ST23可以包括通过执行用于降低如图12C所示的绝缘材料183的高度或者如图13B所示的绝缘材料283的高度的蚀刻过程来对间隙填充绝缘图案FI进行图案化。
可以通过使绝缘材料183或283凹陷从而露出选择沟道图案CHS突出至狭缝SI中的端部来形成间隙填充绝缘图案FI。间隙填充绝缘图案FI可以保留为填充水平空间HSP，选择沟道图案CHS可以围绕间隙填充绝缘图案FI并且比间隙填充绝缘图案FI更远地突出至狭缝SI中，以在狭缝SI的侧壁上延伸。
参考图14B，步骤ST23可以包括通过注入第二导电类型杂质来形成掺杂区域DA。第二导电类型杂质可以是与覆盖图案163中所包括的杂质相同的导电类型，并且可以是与阱结构WE中所包括的杂质不同的导电类型。可以执行等离子体掺杂工艺或倾斜离子注入工艺来形成掺杂区域DA。
可以通过从选择沟道图案CHS的比间隙填充绝缘图案FI更远地突出的端部的表面将第二导电类型杂质注入至预定厚度来形成掺杂区域DA。
本文针对参数所使用的术语“预定”(例如，预定厚度)意指参数的值在工艺或算法中使用该参数之前被确定。对于某些实施方式而言，在工艺或算法开始之前确定用于参数的值。在其它实施方式中，参数的值是在工艺或算法的过程中但在参数被用于工艺或算法中之前被确定的。
参考图14C，步骤ST23还可以包括将注入至掺杂区域DA中的第二导电类型杂质从掺杂区域DA扩散至选择沟道图案CHS中，并且执行用于激活第二导电类型杂质的热处理工艺。通过热处理工艺，可以在比间隙填充绝缘图案FI更远地突出的选择沟道图案CHS中形成源结SJ。源结SJ可以设置在与栅极层叠结构GST的下选择栅极组LSG的高度相同的高度处，以用作源极选择晶体管的沟道。
参考图3，在步骤ST23之后，可以执行步骤ST25以形成公共源极线。
图15A和图15B是例示图3所示的步骤ST25的截面图。
参考图15A，步骤ST25可以包括形成导电材料191从而完全填充通过包括源结SJ的选择沟道图案CHS而开口的狭缝SI。导电材料191可以包括硅化物层和金属层中的至少一者。导电材料191可以形成为单层或多层。
参考图15B，步骤ST25可以包括对导电材料191进行平坦化从而露出栅极层叠结构GST的顶表面。该平坦化可以通过诸如化学机械研磨(CMP)等的方法执行。可以通过平坦化将导电材料191图案化为公共源极线CSL。
公共源极线CSL可以设置在间隙填充绝缘图案FI的上方，并且直接接触源结SJ。公共源极线CSL可以比源结SJ更高地朝向狭缝SI内突出。
可以通过平坦化来去除间隔件绝缘层173的覆盖栅极层叠结构GST的顶表面的部分和第一保护层175的覆盖栅极层叠结构GST的顶表面的部分。因此，间隔件绝缘层173和第一保护层175可以被图案化为狭缝SI中的绝缘间隔件SP。
公共源极线CSL可以完全填充狭缝SI中没有被绝缘间隔件SP和源结SJ填充的剩余空间。
尽管未在图15B中示出，在形成公共源极线CSL之后，可以执行用于形成位线的后续过程。
图16是例示根据一实施方式的半导体装置的截面图。下图中的第一方向I和第三方向III对应于图1描述的第一方向I和第三方向III。
参考图16，根据一实施方式的半导体装置可以包括阱结构WE、选择沟道图案CHS、单元插塞PL、栅极层叠结构GST、狭缝SI、公共源极线CSL和位线BL。
如图1所述，阱结构WE可以通过下接触203和布线线路RL中的至少一个电连接至设置在阱结构WE下方的电路部分(未示出)。如图16所示的下接触203和布线线路RL可以包括与图1所述的下接触和布线线路相同的结构和相同的材料。
阱结构WE可以包括与如图1所述相同的结构和相同的材料。
栅极层叠结构GST中的每个可以包括栅极绝缘层GI、交替地层叠在栅极绝缘层GI上的导电图案CP1至CPn以及层间绝缘层ILD。导电图案CP1至CPn、层间绝缘层ILD以及栅极绝缘层GI可以包括与如图1所述相同的结构和相同的材料。
栅极层叠结构GST可以与阱结构WE间隔开，其中，水平空间HSP被插置在栅极层叠结构GST和阱结构WE之间。设置在栅极层叠结构GST和阱结构WE之间的水平空间HSP可以不联接至狭缝SI。例如，水平空间HSP和狭缝SI可以通过选择沟道图案CHS而彼此隔开。狭缝SI可以不仅在相邻栅极层叠结构GST当中沿第三方向III(其为向上的方向)延伸，而且还可以沿图1所述的第二方向II延伸。
狭缝SI可以由公共源极线CSL填充。公共源极线CSL可以包括导电层。例如，公共源极线CSL可以包括诸如硅化物层、金属层和掺杂硅层等的各种材料。绝缘间隔件SP可以形成在狭缝SI的侧壁上。绝缘间隔件SP可以设置在公共源极线CSL和栅极层叠结构GST之间。绝缘间隔件SP可以具有足够的厚度以使导电图案CP1至CPn与公共源极线CSL绝缘。绝缘间隔件SP可以包括氧化物层。
单元插塞PL可以穿过设置在狭缝SI的两侧的栅极层叠结构GST，并且延伸至阱结构WE中。单元插塞PL中的每个可以包括沟道柱CHP、第一多层存储器图案ML1、第二多层存储器图案ML2以及覆盖图案263。单元插塞PL中的每个还可以包括芯绝缘层261。
沟道柱CHP、第一多层存储器图案ML1、第二多层存储器图案ML2、覆盖图案263以及芯绝缘层261可以分别具有与如图1所述相同的结构以及可以由如图1所述相同的材料形成。
还可以在包括层间绝缘层ILD和栅极绝缘层GI的绝缘层与导电图案CP1至CPn之间的界面处以及第一多层存储器图案ML1和导电图案CP1至CPn之间的界面处分别形成第二阻挡绝缘层282。第二阻挡绝缘层282可以在绝缘间隔件SP和绝缘层GI和ILD之间以及在选择沟道图案CHS和绝缘间隔件SP之间延伸。第二阻挡绝缘层282可以包括比第一多层存储器图案ML1和第二多层存储器图案ML2中的每个中所包括的各个第一阻挡绝缘层251具有更高介电常数的绝缘材料。例如，第二阻挡绝缘层282可以包括铝氧化物。
选择沟道图案CHS可以设置在阱结构WE和栅极层叠结构GST之间的水平空间HSP中。可以在选择沟道图案CHS中限定间隙284。间隙284可以是包括空的空间的气隙。可以在根据一实施方式的半导体装置的制造过程期间形成间隙284。选择沟道图案CHS可以包括接触阱结构WE的部分和接触公共源极线CSL的部分。间隙284可以设置在选择沟道图案CHS接触阱结构WE的部分和选择沟道图案CHS接触公共源极线CSL的部分之间。
选择沟道图案CHS可以在沟道柱CHP的在水平空间HSP中穿过的侧壁上延伸，以直接接触沟道柱CHP。公共源极线CSL可以接触选择沟道图案CHS的一部分。源结SJ可以分布在选择沟道图案CHS中。公共源极线CSL可以接触形成在选择沟道图案CHS中的源结SJ。源结SJ可以是选择沟道图案CHS的分布有杂质的内部区域。第一导电类型杂质可以分布在阱结构WE中，而与第一导电类型杂质不同的第二导电类型杂质可以分布在源结SJ中。选择沟道图案CHS可以包括半导体层。例如，选择沟道图案CHS可以包括硅层。
选择沟道图案CHS可以用于将阱结构WE和源结SJ电连接至沟道柱CHP。还可以在选择沟道图案CHS和栅极层叠结构GST之间设置辅助沟道层231。辅助沟道层231可以包括与如图1所述相同的结构和相同的材料。
位线BL可以经由位线接触插塞BLCT而电联接至沟道柱CHP和覆盖图案263。位线BL和位线接触插塞BLCT分别可以包括与如图1所述相同的结构。
图17A至图17I是例示图16所示的半导体装置的制造方法的截面图。图17A至图17I可以例示在形成如图16所示的下接触203和布线线路RL之后执行的过程。
参考图17A，可以利用图4B所述的过程来形成阱结构WE。随后，可以在阱结构WE上方形成牺牲组SA。牺牲组SA可以包括顺序地层叠在阱结构WE上的第一牺牲层221、第二牺牲层223和第三牺牲层225。第一牺牲层221，第二牺牲层223和第三牺牲层225可以包括如图5所述的材料。
随后，可以在牺牲层组SA上方形成辅助沟道层231。辅助沟道层231可以包括与如图6所述相同的材料。
随后，可以在牺牲组SA或者辅助沟道层231的上方形成层叠结构STA。层叠结构STA可以包括逐一交替层叠的第一材料层241和第二材料层243。第一材料层241和第二材料层243可以包括如图7所述的各种材料。
随后，可以通过使用图8A至8C所述的过程来形成穿过层叠结构STA并且延伸至阱结构WE中的单元插塞PL。单元插塞PL可以被划分为第一组G1和第二组G2。
单元插塞PL中的每个可以形成在穿过层叠结构STA并且延伸至阱结构WE中的孔H中。单元插塞PL中的每个可以包括多层存储器层ML、沟道柱CHP、芯绝缘层261和覆盖图案263。多层存储器层ML可以包括第一阻挡绝缘层251、数据存储层253和隧道绝缘层255。
随后，可以形成穿过层叠结构STA和辅助沟道层231以延伸至牺牲组SA中的狭缝SI。狭缝SI可以形成在第一组G1的单元插塞和第二组G2的单元插塞之间。层叠结构STA可以通过狭缝SI而被划分为围绕第一组G1的单元插塞的第一子层叠结构和围绕第二组G2的单元插塞的第二子层叠结构。
随后，可以沿着狭缝SI的表面以及层叠结构STA的表面而共形地形成多层保护层MPL。多层保护层MPL可以包括顺序地层叠在彼此之上的第一保护层275、第二保护层277和第三保护层279。第一保护层275可以包括具有与第一阻挡绝缘层251不同的蚀刻速率的绝缘材料，第二保护层277可以包括具有与数据存储层253不同的蚀刻速率的绝缘材料，第三保护层279可以包括具有与隧道绝缘层255不同的蚀刻速率的绝缘材料。第一保护层275和第三保护层279可以包括与数据存储层253相同的材料。针对更具体的示例，第一保护层275和第三保护层279可以包括氮化物层。第二保护层277可以包括氧化物层。
参考图17B，可以通过利用图11B至图11E所示的过程来形成水平空间HSP以及第一多层存储器图案ML1和第二多层存储器图案ML2。
水平空间HSP可以是从中去除了图17A所示的牺牲组SA的区域以及在辅助沟道层231和阱结构WE之间开口的区域，并且可以联接至狭缝SI。
在通过去除通过水平空间HSP而开口的第一阻挡绝缘层251、数据存储层253和隧道绝缘层255而露出沟道柱CHP的侧壁的过程期间，第一多层存储器图案ML1和第二多层存储器图案ML2可以彼此分开。
如图17A所述的多层保护层MPL、第一牺牲层221和第三牺牲层225可以在执行用于形成第一多层存储器图案ML1和第二多层存储器图案ML2以及水平空间HSP的蚀刻过程时用作保护层。因此，可以最小化对于辅助沟道层231和阱结构WE的损坏，并且第一保护层275可以保留以保护层叠结构STA。
参考图17C，可以包括形成沿着水平空间HSP的表面和狭缝SI的表面的半导体层281的步骤。半导体层281可以直接地接触通过水平空间HSP而露出的阱结构WE和沟道柱CHP的侧壁。半导体层281可以直接接触通过水平空间HSP而露出的辅助沟道层231。
半导体层281可以用作沟道，并且可以是未掺杂有杂质的未掺杂层。半导体层281可以包括各种材料，例如，半导体层281可以是多晶硅层。半导体层281可以通过使用沉积方法(例如，化学气相沉积(CVD))而形成。可以沉积半导体层281，从而在狭缝SI的下方的水平空间HSP中限定诸如气隙之类的间隙284。
当狭缝SI的宽度被最小化时，狭缝SI的下端可在半导体层281完全填充狭缝SI下方的水平空间HSP之前被半导体层281阻塞。因此，可以在设置在狭缝SI下方的水平空间HSP中限定间隙284。当狭缝SI的宽度被最小化时，可以减小存储器块的尺寸。
间隙284可以形成在不同组的单元插塞PL之间。例如，间隙284可以形成在第一组G1的单元插塞和第二组G2的单元插塞之间。另外，间隙284可以形成在第一组G1中所包括的单元插塞PL之间或第二组G2中所包括的单元插塞PL之间。
参考图17D，可以对半导体层281的一部分进行蚀刻以形成选择沟道图案CHS。可以将半导体层281的蚀刻过程控制为使得在间隙284通过选择沟道图案CHS而与狭缝SI相隔离的状态下保留间隙284。在用于形成选择沟道图案CHS的蚀刻过程期间，第一保护层275可以保护层叠结构STA。可以通过利用湿法蚀刻工艺和回蚀工艺来执行用于蚀刻半导体层281的过程。
随后，可以通过对辅助沟道层231的通过狭缝SI而露出的部分和选择沟道图案CHS的通过狭缝SI而露出的部分进行氧化而形成第四保护层285。
可以根据构成层叠结构STA的第一材料层241和第二材料层243的类型而以各种方法执行后续过程。
例如，当第一材料层241包括牺牲导电材料并且第二材料层243包括用于导电图案的导电材料时，可以经由狭缝SI用诸如氧化物层之类的绝缘材料替换第一材料层241。
另选地，当第一材料层241包括绝缘材料，并且第二材料层243包括用于导电图案的导体材料时，可以跳过参考图17E和图17F所述的后续过程而相继地执行图17G所述的后续过程。
另外，当第一材料层241包括绝缘材料并且第二材料层243包括牺牲绝缘材料时，可以执行如图17E和图17F所示用于用导电图案替换第二材料层243的过程。
参考图17E，可以通过经由狭缝SI选择性地去除图17D所示的第二材料层243而形成开口OP。
参考图17F，可以在图17E所示的开口OP中形成导电图案CP1至CPn。在形成导电图案CP1至CPn之前，还可以沿着开口OP中的每个的表面以及狭缝SI的表面共形地第二阻挡绝缘层282。
如上所述，可以通过使用如上所述的各种方法来形成包括交替地层叠在彼此之上的绝缘层和导电层的栅极层叠结构GST。
参考图17G，在形成栅极层叠结构GST之后，可以将杂质以第一浓度注入至相邻于狭缝SI的选择沟道图案CHS和辅助沟道层231中。由此，可以形成第一掺杂区域DA1。注入的杂质可以是与注入至阱结构WE中的第一导电类型杂质不同的第二导电类型杂质。第二导电类型杂质可以为n型杂质。
参考图17H，绝缘间隔件SP可以形成在狭缝SI的侧壁上。绝缘间隔件SP可以包括氧化物。
随后，可以将第二导电类型杂质以第二浓度注入至没有被绝缘间隔件SP阻挡的选择沟道图案CHS中。第二浓度的水平高于第一浓度的水平。因此，第二掺杂区域DA2可以形成在第一掺杂区域DA1中。
在注入图17G和图17H所述的第二导电类型杂质时，第二阻挡绝缘层282和第四保护层285可以用作缓冲层，从而避免对于选择沟道图案CHS的损坏。
第一掺杂区域DA1和第二掺杂区域DA2可以用作源结SJ。
参考图17I，可以对保留在狭缝SI的底表面上的第二阻挡绝缘层282和第四保护层285进行蚀刻，从而露出源结SJ的第二掺杂区域DA2。
随后，可以形成公共源极线CSL，从而完全填充狭缝SI。公共源极线CSL可以包括硅化物层和金属层中的至少一者。公共源极线CSL可以形成为单层或多层。公共源极线CSL的形成可以包括利用导电材料填充狭缝SI，以及对导电材料进行平坦化从而露出栅极层叠结构GST的顶表面。
尽管未示出，但在形成公共源极线CSL之后可以执行用于形成位线的后续过程。
图18A和图18B是例示根据实施方式的半导体装置中的电流流动路径的截面图。图18A例示了半导体装置的对应于图15B的区域A的部分，而图18B例示了半导体装置的对应于图17I的区域B的部分。在下文中，将参考图18A和18B来描述根据实施方式的半导体装置的特征。
参考图18A和图18B，根据实施方式的半导体装置可以包括阱结构WE、沟道柱CHP、栅极层叠结构GST、半导体图案181P或281P、源结SJ、公共源极线CSL以及绝缘间隔件SP。根据实施方式的半导体装置还可以包括辅助沟道层131或231。
当用于驱动半导体装置的电路部分(未示出)设置在阱结构WE下方时，电路部分可以形成在单晶硅衬底上(未示出)。阱结构WE可以设置在包括电路部分的单晶硅衬底上，并且可以包括掺杂半导体层。阱结构WE可以包括如图1和图16所述的包括第一导电类型杂质的掺杂半导体层。例如，阱结构WE可以包括含有p型杂质的掺杂硅层。
沟道柱CHP可以被划分为穿过设置在狭缝SI的一侧的栅极层叠结构GST的第一沟道柱1，和穿过设置在狭缝SI的另一侧的栅极层叠结构GST的第二沟道柱2。根据该定义，狭缝SI可以设置在第一沟道柱1和第二沟道柱2之间。第一沟道柱1和第二沟道柱2可以从阱结构WE的内部沿着第三方向III(其为向上的方向)延伸。
半导体图案181P或281P可以是如图1和图16所述的选择沟道图案CHS，并且可以包括源结SJ。可以通过对半导体层进行图案化而形成半导体图案181P或281P。例如，半导体图案181P或281P可以包括多晶硅层。
半导体图案181P或281P可以共形地形成在水平空间HSP的表面上，使得可以在形成于阱结构WE和栅极层叠结构GST之间的水平空间HSP中限定间隙184或间隙284。半导体图案181P或281P可以联接在第一沟道柱1和第二沟道柱2之间。半导体图案181P或281P中的间隙184或284可以形成在半导体图案181P或281P的设置在第一沟道柱1和第二沟道柱2之间的中心区域中。间隙184或284可以由绝缘材料填充，或者可以保留为气隙。在一实施方式中，间隙184或284可以由气体或空气填充。间隙184或284可以根据形成半导体层的方法、用于形成半导体层的条件和狭缝SI的宽度等而形成为各种形式。
例如，参考图18A，间隙184可以在栅极层叠结构GST之间延伸至狭缝SI中。间隙184的面对狭缝SI的部分可以由公共源极线CSL填充。间隙184的设置在公共源极线CSL下方的剩余部分可以由间隙填充绝缘图案FI填充。
又例如，参考图18B，间隙284可以保留为这样的形式：其中，间隙284与公共源极线CSL间隔开，并且与狭缝SI阻隔开。在该示例中，半导体图案281P可以沿着公共源极线CSL的底表面延伸。间隙284的内部可以保留为空的空间。
参考图18A和图18B，半导体图案181P和281P可以包括竖直部VP、第一部P1和第二部P2。第一部P1可以是图1和图2所述的第二水平部HP2的部分，而第二部P2可以包括图1和图2所述的第一水平部HP1和源结SJ。竖直部VP可以围绕第一沟道柱1和第二沟道柱2。第一部P1可以接触阱结构WE并且沿着与其中第一沟道柱1和第二沟道柱2所延伸的第三方向III交叉的水平方向延伸。水平方向可以与图1所示的第一方向I和第二方向II共线。第二部P2可以设置在第一部P1的上方，其中间隙184或284插置在第二部P2和第一部P1之间。第一部P1和第二部P2可以从竖直部VP延伸。源结SJ可以形成在半导体图案181P和281P的第二部P2中。
源结SJ可以设置在阱结构WE的上方，其中间隙184或284插置在源结SJ和阱结构WE之间。源结SJ可以是如图1和图16所述的其中分布有与第一导电类型杂质不同的第二导电类型杂质的掺杂区域。例如，源结SJ可以是包括n型杂质的掺杂区域。
公共源极线CSL可以设置在栅极层叠结构GST之间的狭缝SI中。公共源极线CSL可以接触源结SJ。
参考图18A，半导体图案181P的第二部P2和源结SJ可以在相应的栅极层叠结构GST和公共源极线CSL之间延伸。半导体图案181P的第二部P2和源结SJ可以延伸为具有分别比公共源极线CSL、第一沟道柱1以及第二沟道柱2更小的高度。
参考图18B，半导体图案281P的第二部P2可以沿着公共源极线CSL的底表面延伸，使得间隙284不朝向公共源极线CSL开口。分布在第二部P2中的源结SJ可以包括如图16所述的第一掺杂区域DA1和第二掺杂区域DA2。公共源极线CSL可以接触包括相对高浓度的第二导电类型杂质的第二掺杂区域DA2。
参考图18A和图18B，栅极层叠结构GST可以分别围绕第一沟道柱1和第二沟道柱2的比半导体图案181P或281P的竖直部VP朝向向上的方向(第三方向)突出地更远的部分。栅极层叠结构GST中的每个可以包括交替地层叠在彼此之上的绝缘层GI和ILD以及导电图案CP1至CP4。
辅助沟道层131或231还可以设置在栅极层叠结构GST和半导体图案181P或281P的第二部P2之间。源结SJ可以形成在辅助沟道层131或231中。
栅极层叠结构GST和公共源极线CSL可以通过绝缘间隔件SP而彼此绝缘。第二多层存储器图案ML2可以设置在阱结构WE和沟道柱CHP之间，并且第一多层存储器图案ML1可以设置在栅极层叠结构GST和沟道柱CHP之间。半导体图案181P或281P的竖直部VP中的每个可以接触对应的第一多层存储器图案ML1中的每个和对应的第二多层存储器图案ML2中的每个之间的对应的沟道柱CHP中的每个。
根据实施方式，半导体图案181P或281P的第一部P1可以电连接至包括第一导电类型杂质的阱结构WE，并且半导体图案181P或281P的第二部P2可以包括其中分布有作为第二导电类型杂质的n型杂质的源结SJ。另外，根据实施方式，半导体图案181P或281P的接触阱结构WE的第一部P1和半导体图案181P或281P的用作源结SJ的第二部P2可以通过间隙184或284而在物理上彼此隔离。因此，在编程操作或读取操作期间，可以将电流控制为前往公共源极线CSL，而在擦除操作期间，可以通过阱结构WE来供应空穴。
例如，在半导体装置的读取操作期间可以形成第一路径Ir。第一路径Ir可以形成在联接在图1和图16所示的公共源极线CSL和位线BL之间的沟道柱CHP中。图1和图16示出的位线BL可以在读取操作期间被预充电至预定电平。另外，在读取操作期间，导通电压可以被施加至用作漏极选择线的导电图案(例如，图1和图16所示的CPn和CPn-1)以及用作源极选择线的导电图案(例如，CP1和CP2)。当施加至除了用作漏极选择线和源极选择线的导电图案之外的剩余导电图案的电压电平高于与剩余导电图案联接的存储器单元晶体管的阈值电压时，可以在沟道柱CHP中形成沟道，并且图1和图16所示的位线的预充电电平可以通过电连接至公共源极线CSL的地(未示出)而被放电。
在半导体装置的擦除操作期间可以形成第二路径Ie。第二路径Ie可以形成在联接在图1和图16所示的阱结构WE和位线BL之间的沟道柱CHP中。在擦除操作期间，擦除电压可以被施加至阱结构WE。空穴可以通过施加至阱结构WE的擦除电压而注入至沟道柱CHP中。
根据实施方式，通过设置在源结SJ和阱结构WE之间的间隙184或284，源结SJ和阱结构WE之间的漏电流可以减小。
图19是示意性地比较根据实施方式的制造半导体装置的方法的流程图。
参考图19，可以执行用于在阱结构上形成牺牲组的步骤STC1，以便制造图1和图16所示的半导体装置。可以通过利用图5所述的过程来执行步骤STC1。
为了制造图1和图16所示的半导体装置，在步骤STC1之后，可以顺序地执行用于形成层叠结构的步骤STC3、用于形成单元插塞的步骤STC5和用于形成狭缝的步骤STC7。还可以在步骤STC3之前执行用于形成辅助沟道层的过程。可以通过使用图6所述的过程来执行用于形成辅助沟道层的过程。
可以通过使用图7所述的过程来执行步骤STC3。可以通过使用图8A至图8C所述的过程来执行步骤STC5。可以通过使用图9所述的过程来执行步骤STC7。
为了制造图1所示的半导体装置，可以在步骤STC7之后执行步骤1ST11至1ST17。根据构成层叠结构的材料层，还可以在步骤1ST11之前执行步骤1ST9，或者可以跳过步骤1ST9。
例如，当层叠结构具有其中牺牲层和层间绝缘层交替地层叠在彼此之上的结构时，可以执行用导电层替换牺牲层的步骤1ST9。可以通过使用图10A和图10B所述的过程来执行步骤1ST9。
在步骤1ST11中，可以沿着狭缝的表面共形地形成间隔件绝缘层和多层保护层。可以通过使用图11A所述的过程来执行步骤1ST11。
在步骤1ST13中，可以通过经由狭缝去除牺牲组来形成水平空间。可以通过使用图11B至图11E所述的过程来执行步骤1ST13。
在步骤1ST15中，在沿着狭缝和水平空间的表面共形地形成半导体层从而在水平空间中限定间隙之后，可以通过对半导体层进行图案化来形成半导体图案。可以通过使用图12A至图12C所述的过程或者图13A和图13B所述的过程来执行步骤1ST15。如图18A所示，半导体图案181P可以在狭缝SI的表面上延伸，并且间隙184可以朝向狭缝SI开口。
在步骤1ST17中，源结可以形成在半导体图案中。可以通过使用图14A至图14C所述的过程来执行步骤1ST17。如图18A所示，水平空间HSP中的通过半导体图案181P限定的间隙184可以由间隙填充绝缘图案FI填充。
为了制造图16所示的半导体装置，可以在步骤STC7之后执行步骤2ST9至2ST15。
在步骤2ST9中，可以通过经由狭缝去除牺牲组来形成水平空间。可以通过使用图17A至图17B所述的过程来执行步骤2ST9。
在步骤2ST11中，在沿着水平空间的表面形成半导体层从而在水平空间中限定间隙之后，可以通过对半导体层进行图案化来形成半导体图案。可以通过使用图17C和图17D所述的过程来执行步骤2ST11。如图18B所示，可以通过半导体图案281P而将间隙284与狭缝SI彼此隔离。
根据构成层叠结构的材料层，可以跳过步骤2ST13或者在步骤2ST11之后执行步骤2ST13。例如，当层叠结构具有其中牺牲层和层间绝缘层交替地层叠在彼此之上的结构时，可以执行用导电图案替换牺牲层的步骤2ST13。可以通过使用图17E和图17F所述的过程来执行步骤2ST13。
步骤2ST15可以包括在半导体图案中形成源结以及在狭缝的侧壁上形成绝缘间隔件。可以通过使用图17G和图17H所述的过程来执行步骤2ST15。如图18B所示，第一掺杂区域DA1可以形成在半导体图案281P中，绝缘间隔件SP可以形成在狭缝的侧壁上，并且第二掺杂区域DA2可以形成在没有被绝缘间隔件SP阻挡的第一区域DA1中。
在步骤1ST17或2ST15之后，可以执行用于形成公共源极线的步骤STC21，以制造图1和图16所示的半导体装置。可以通过图15A和图15B所述的过程或者图17I所述的过程来执行步骤STC21。
尽管实施方式是基于其中栅极层叠结构或层叠结构完全被孔穿过以在一个方向上延伸的结构以及其制造方法来进行描述的，但是实施方式并不限于此。例如，根据实施方式的半导体装置的栅极层叠结构或层叠结构可以包括在一个方向上顺序地层叠的两个或更多个层叠组。针对更具体的示例，栅极层叠结构或层叠结构可以包括下层叠组和上层叠组。下层叠组可以由下孔穿过，而上层叠组可以由上孔穿过。下孔可以在形成上层叠组之前形成，并且上孔可以在形成上层叠组之后联接至下孔。
根据实施方式，源结和阱结构可以在物理上彼此隔离。因此，在实施方式中，由于经由源结的电流路径和经由阱结构的电流路径彼此区分开，所以可以改进半导体装置操作的可靠性。
图20是例示根据一实施方式的存储器系统1100的配置的框图。
参考图20，根据实施方式的存储器系统1100可以包括存储器装置1120和存储器控制器1110。
存储器装置1120可以包括图1和图2所述的结构，或者图16所述的结构。例如，存储器装置1120可以包括：栅极层叠结构，其设置在阱结构上；狭缝，其穿过栅极层叠结构；以及半导体图案，其设置在阱结构和栅极层叠结构之间的空间中，并且包括第一部和第二部，所述第一部和第二部通过插置在其间的间隙而彼此隔离。存储器装置1120可以是由多个闪存存储器芯片形成的多芯片封装。
存储器控制器1110可以被配置为控制存储器装置1120，并且包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)1114和存储器接口1115。SRAM1111可以用作CPU 1112的操作存储器，CPU 1112可以执行用于存储器控制器1110的数据交换的总体控制操作，并且主机接口1113可以包括用于联接至存储器系统1100的主机的数据交换协议。另外，ECC 1114可以检测和校正从存储器装置1120读取的数据中包含的错误，并且存储器接口1115可以执行与存储器装置1120的接口连接。另外，存储器控制器1110还可以包括只读存储器(ROM)，其用于存储用于与主机进行接口连接的代码数据。
上述存储器系统1100可以是装配有存储器装置1120和控制器1110的存储卡或固态硬盘(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过各种接口协议中的一种而与外部装置(例如，主机)通信，这各种接口协议包括：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强型小磁盘接口(ESDI)和集成驱动电子设备(IDE)。
图21是例示根据一实施方式的计算系统1200的配置的框图。
参考图21，根据一实施方式的计算系统1200可以包括电连接至系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。另外，当计算系统1200是移动装置时，还可以包括用于向计算系统1200供应操作电压的电池，并且还可以包括应用芯片组、相机图像处理器(CIS)和移动DRAM等。
如参考图20所述的存储器系统1210可以配置有存储器装置1212和存储器控制器1211。
上述示例性实施方式仅用于理解本公开的技术精神的目的，并且本公开的范围不应限于上述示例性实施方式。对于本公开所属技术领域的技术人员而言显而易见的是，除了上述示例性实施方式之外，可以基于本公开的技术精神进行其它修改。
除非另有限定，否则本文所使用的包括技术术语和科学术语在内的所有术语均具有与本公开所属技术领域的普通技术人员所通常理解的含义相同的含义。除非在本公开中另有限定，否则不应理想化或过于形式地对术语进行解释。
相关申请的交叉引用
本申请要求于2018年3月13日提交的韩国专利申请No.10-2018-0029360的优先权，该申请的全部内容通过引用并入本文。

Claims (46)

1.一种半导体装置，该半导体装置包括：
阱结构；
第一沟道柱和第二沟道柱，所述第一沟道柱和所述第二沟道柱从所述阱结构的内部在向上的方向上延伸；
半导体图案，所述半导体图案联接在所述第一沟道柱和所述第二沟道柱之间并且具有设置在所述半导体图案的中心区域中的间隙；
源结，所述源结形成在所述半导体图案中。
2.根据权利要求1所述的半导体装置，其中，所述源结被设置在所述阱结构的上方，所述间隙插置在所述源结和所述阱结构之间。
3.根据权利要求1所述的半导体装置，其中，所述半导体图案包括：
竖直部，所述竖直部分别围绕所述第一沟道柱和所述第二沟道柱；
第一部，所述第一部接触所述阱结构并且沿水平方向延伸以与所述第一沟道柱和所述第二沟道柱相交叉；
第二部，所述第二部从所述竖直部延伸并且被设置在所述第一部的上方，所述间隙插置在所述第一部和所述第二部之间，
其中，所述源结形成在所述第二部中。
4.根据权利要求1所述的半导体装置，其中，所述阱结构包括掺杂有第一导电类型杂质的掺杂半导体层，并且
其中，所述源结包括与所述第一导电类型杂质不同的第二导电类型杂质。
5.根据权利要求1所述的半导体装置，其中，所述阱结构包括掺杂硅层，所述掺杂硅层包括p型杂质，并且
其中，所述源结包括n型杂质。
6.根据权利要求1所述的半导体装置，该半导体装置还包括：
栅极层叠结构，所述栅极层叠结构分别围绕所述第一沟道柱的一部分和所述第二沟道柱的一部分，并且包括交替地层叠在彼此之上的绝缘层和导电图案；以及
公共源极线，所述公共源极线被设置在所述栅极层叠结构之间并且接触所述源结，
其中，所述半导体图案和所述源结中的每一个在所述栅极层叠结构和所述公共源极线之间延伸，并且具有比所述公共源极线、所述第一沟道柱和所述第二沟道柱更小的高度。
7.根据权利要求6所述的半导体装置，其中，所述公共源极线填充所述间隙的在所述栅极层叠结构之间延伸的部分，并且
其中，所述间隙的设置在所述公共源极线下方的剩余部分由绝缘层填充。
8.根据权利要求1所述的半导体装置，该半导体装置还包括：
栅极层叠结构，所述栅极层叠结构分别围绕所述第一沟道柱的一部分和所述第二沟道柱的一部分，并且包括交替地层叠在彼此之上的绝缘层和导电图案，所述第一沟道柱的所述一部分和所述第二沟道柱的所述一部分比所述半导体图案在所述向上的方向上突出地更远；以及
公共源极线，所述公共源极线被设置在所述栅极层叠结构之间并且接触所述源结，
其中，所述半导体图案沿着所述公共源极线的底表面延伸，使得所述间隙与所述公共源极线间隔开。
9.根据权利要求8所述的半导体装置，其中，所述间隙由气体或空气填充。
10.根据权利要求8所述的半导体装置，其中，所述源结包括掺杂有杂质的第一掺杂区域和第二掺杂区域，
其中，所述第二掺杂区域分布在接触所述公共源极线的半导体图案中，并且包括具有比所述第一掺杂区域中所包括的杂质更高浓度的杂质，并且
其中，所述第一掺杂区域分布在所述第二掺杂区域和所述栅极层叠结构之间的半导体图案中。
11.一种半导体装置，该半导体装置包括：
阱结构，所述阱结构在第一方向和第二方向上延伸；
栅极层叠结构，栅极层叠结构被设置在所述阱结构上方并且包括下选择栅极组和字线，所述字线层叠在所述下选择栅极组上方以沿着第三方向彼此间隔开；
水平空间，所述水平空间被设置在所述栅极层叠结构和所述阱结构之间；
狭缝，所述狭缝穿过所述栅极层叠结构以联接至所述水平空间；以及
选择沟道图案，所述选择沟道图案被设置在所述水平空间中以接触所述阱结构，并且在所述狭缝的表面上延伸以面对所述下选择栅极组的侧壁。
12.根据权利要求11所述的半导体装置，其中，所述选择沟道图案包括：
接触沟道部，所述接触沟道部被设置在所述水平空间中；以及
源结，所述源结从所述接触沟道部朝向所述狭缝延伸。
13.根据权利要求12所述的半导体装置，该半导体装置还包括公共源极线，所述公共源极线填充所述狭缝，并且比所述源结沿着所述狭缝在向上的方向上突出地更远。
14.根据权利要求13所述的半导体装置，该半导体装置还包括绝缘间隔件，所述绝缘间隔件从所述源结和所述栅极层叠结构之间延伸至所述公共源极线和所述栅极层叠结构之间。
15.根据权利要求12所述的半导体装置，其中，所述阱结构包括第一导电类型杂质，并且
其中，所述源结包括与所述第一导电类型杂质不同的第二导电类型杂质。
16.根据权利要求11所述的半导体装置，其中，所述选择沟道图案包括：
第一表面，所述第一表面面对所述栅极层叠结构并且沿着所述第一方向和所述第二方向延伸；
第二表面，所述第二表面面对所述阱结构并且沿着所述第一方向和所述第二方向延伸；以及
突出部，所述突出部从所述第一表面朝向所述栅极层叠结构突出或者从所述第二表面朝向所述阱结构突出。
17.根据权利要求11所述的半导体装置，该半导体装置还包括沟道柱，所述沟道柱穿过所述栅极层叠结构，延伸至所述阱结构中，并且各自具有接触所述水平空间中的所述选择沟道图案的侧壁。
18.根据权利要求17所述的半导体装置，其中，所述选择沟道图案在所述狭缝中的高度小于所述沟道柱中的每个的高度。
19.根据权利要求17所述的半导体装置，
其中，所述选择沟道图案包括：
第一水平部，所述第一水平部沿着所述栅极层叠结构的下表面延伸；
第二水平部，所述第二水平部面对所述第一水平部并且沿着所述阱结构的顶表面延伸；
竖直部，所述竖直部联接所述第一水平部和所述第二水平部并且围绕所述沟道柱的侧壁；以及
源结，所述源结在所述狭缝内在所述第三方向上从所述第一水平部延伸至所述下选择栅极组的高度。
20.根据权利要求19所述的半导体装置，其中，所述竖直部中的每个包括：
第一突出部，所述第一突出部比所述第一水平部朝向所述栅极层叠结构突出地更远；以及
第二突出部，所述比所述第二水平部朝向与所述第一突出部相对的方向突出地更远。
21.根据权利要求20所述的半导体装置，该半导体装置还包括辅助沟道层，所述辅助沟道层被设置在所述第一水平部和所述栅极层叠结构之间并且接触所述第一突出部和所述第一水平部。
22.根据权利要求20所述的半导体装置，其中，所述阱结构朝向所述第二水平部突出并且直接接触所述第二水平部和所述第二突出部的侧壁。
23.根据权利要求20所述的半导体装置，该半导体装置还包括：
第一多层存储器图案，所述第一多层存储器图案被设置在所述第一突出部上方并且沿着所述沟道柱中的每个与所述栅极层叠结构之间的界面延伸；以及
第二多层存储器图案，所述第二多层存储器图案被设置在所述第二突出部下方并且沿着所述沟道柱中的每个与所述阱结构之间的界面延伸。
24.根据权利要求19所述的半导体装置，该半导体装置还包括间隙填充绝缘图案，所述间隙填充绝缘图案被所述第一水平部、所述第二水平部和所述竖直部围绕并且填充所述水平空间。
25.根据权利要求11所述的半导体装置，其中，所述栅极层叠结构包括：
层间绝缘层，所述层间绝缘层被设置在所述字线之间；以及
栅极绝缘层，所述栅极绝缘层被设置在所述选择沟道图案和所述下选择栅极组之间并且具有比所述层间绝缘层更小的厚度。
26.一种制造半导体装置的方法，该方法包括以下步骤：
在阱结构上方形成牺牲组；
在所述牺牲组上方形成层叠结构；
形成穿过所述层叠结构并且延伸至所述牺牲组中的狭缝；
通过经由所述狭缝去除所述牺牲组来形成水平空间；
在所述水平空间的表面上形成半导体图案，以在所述水平空间中限定间隙；以及在所述半导体图案中形成源结。
27.根据权利要求26所述的方法，其中，形成半导体图案的步骤包括沿着所述水平空间和所述狭缝的表面形成半导体层，使得所述半导体图案在所述狭缝的侧壁上延伸并且所述间隙朝向所述狭缝开口。
28.根据权利要求27所述的方法，其中，形成源结的步骤包括以下步骤：
形成绝缘层，所述绝缘层填充所述水平空间中由所述半导体图案限定的间隙；以及
通过所述狭缝将杂质注入到设置在所述狭缝的表面上的半导体图案中。
29.根据权利要求27所述的方法，其中，所述层叠结构包括交替地层叠在彼此之上的层间绝缘层和牺牲层，
所述方法还包括以下步骤：在去除所述牺牲组之前，
用导电图案替换所述牺牲层；以及
在所述狭缝的包括所述导电图案的侧壁的侧壁上形成间隔件绝缘层和多层保护层。
30.根据权利要求26所述的方法，其中，形成半导体图案的步骤包括：形成半导体层，使得所述间隙和所述狭缝彼此隔离。
31.根据权利要求30所述的方法，其中，形成源结的步骤包括以下步骤：
在通过所述狭缝而露出的半导体图案中形成第一掺杂区域，所述第一掺杂区域包括第一浓度的杂质；
在所述狭缝的侧壁上形成绝缘间隔件；以及
在没有被所述绝缘间隔件阻挡的第一掺杂区域中形成第二掺杂区域，所述第二掺杂区域包括比所述第一浓度更高的第二浓度的杂质。
32.根据权利要求30所述的方法，其中，所述层叠结构包括交替地层叠在彼此之上的层间绝缘层和牺牲层，
所述方法还包括：在形成所述半导体图案之后用导电图案替换所述牺牲层。
33.一种制造半导体装置的方法，该方法包括：
在阱结构上形成牺牲组；
在所述牺牲组上形成层叠结构，所述层叠结构包括交替地层叠在彼此之上的第一材料层和第二材料层；
形成穿过所述层叠结构并且延伸至所述牺牲组中的狭缝；
通过经由所述狭缝去除所述牺牲组来对水平空间进行开口；
形成选择沟道图案，所述选择沟道图案围绕填充所述水平空间的间隙填充绝缘图案，并且在所述狭缝的侧壁上延伸以比所述间隙填充绝缘图案更远地突出至所述狭缝中；以及
在比所述间隙填充绝缘图案更远地突出的所述选择沟道图案中形成源结。
34.根据权利要求33所述的方法，该方法还包括：在所述间隙填充绝缘图案上形成公共源极线，所述公共源极线直接接触所述源结，比所述源结更远地突出至所述狭缝中，并且填充所述狭缝。
35.根据权利要求33所述的方法，该方法还包括以下步骤：
形成穿过所述层叠结构并且延伸至所述阱结构中的孔；
在所述孔中的每个的表面上形成多层存储器层；以及
在所述多层存储器层上形成沟道柱。
36.根据权利要求35所述的方法，该方法还包括：在形成所述层叠结构之前在所述牺牲组上形成辅助沟道层，
其中，所述孔穿透所述辅助沟道层。
37.根据权利要求36所述的方法，其中，对水平空间进行开口的步骤包括：去除所述多层存储器层的在所述阱结构和所述沟道柱之间以及在所述辅助沟道层和所述沟道柱之间的部分以形成所述辅助沟道层和所述沟道柱之间的第一环型凹槽以及所述阱结构和所述沟道柱之间的第二环型凹槽。
38.根据权利要求37所述的方法，其中，所述选择沟道图案填充所述第一环型凹槽和所述第二环型凹槽，并且直接接触所述阱结构、所述辅助沟道层和所述沟道柱。
39.根据权利要求33所述的方法，其中，在所述层叠结构的所述第一材料层当中设置在最下水平处的最下层具有比所述第一材料层的其它层更小的厚度。
40.根据权利要求33所述的方法，该方法还包括：形成穿过所述层叠结构并且延伸至所述阱结构中的沟道柱，
其中，所述沟道柱通过所述水平空间而被露出。
41.根据权利要求40所述的方法，其中，形成围绕间隙填充绝缘图案的选择沟道图案的步骤包括以下步骤：
沿着所述水平空间的表面以及所述狭缝的表面形成直接接触所述阱结构和所述沟道柱的半导体层；
通过去除所述半导体层的一部分使得所述半导体层保留为低于所述狭缝，对所述选择沟道图案进行图案化；
用绝缘材料填充通过所述选择沟道图案而开口的所述水平空间和所述狭缝；以及
通过去除所述绝缘材料的一部分以露出所述选择沟道图案突出至所述狭缝中的端部，对所述间隙填充绝缘图案进行图案化。
42.根据权利要求40所述的方法，其中，形成围绕间隙填充绝缘图案的选择沟道图案的步骤包括：
沿着所述水平空间的表面以及所述狭缝的表面形成直接接触所述阱结构和所述沟道柱的半导体层；
用绝缘材料完全填充通过所述半导体层而开口的所述狭缝；
对所述绝缘材料进行首次蚀刻，使得所述绝缘材料低于所述狭缝；
通过将经首次蚀刻的绝缘材料用作蚀刻屏障来对所述半导体层进行蚀刻，对所述选择沟道图案进行图案化；以及
通过对经首次蚀刻的绝缘材料进行二次蚀刻以露出所述选择沟道图案突出至所述狭缝中的端部，对所述间隙填充绝缘图案进行图案化。
43.根据权利要求33所述的方法，其中，所述阱结构包括第一导电类型杂质。
44.根据权利要求43所述的方法，其中，形成源结的步骤包括：
通过将与所述第一导电类型杂质不同的第二导电类型杂质从所述选择沟道图案的比所述间隙填充绝缘图案更远地突出的表面注入至预定厚度来形成掺杂区域；以及执行热处理工艺，使得所述第二导电类型杂质从所述掺杂区域扩散至所述选择沟道图案中并且所述第二导电类型杂质被激活。
45.根据权利要求33所述的方法，该方法还包括以下步骤：在对所述水平空间进行开口之前，
通过经由所述狭缝用第三材料层替换所述第一材料层或所述第二材料层来形成栅极层叠结构；
沿着所述栅极层叠结构的表面形成间隔件绝缘层和多层保护层；以及
去除所述间隔件绝缘层的一部分和所述多层保护层的一部分以通过所述狭缝的底表面而露出所述牺牲组。
46.根据权利要求45所述的方法，其中，所述第一材料层是绝缘层，
其中，所述第二材料层是具有与所述绝缘层不同的蚀刻速率的牺牲材料，并且，
其中，替换所述第二材料层的所述第三材料层是导电材料。
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