KR20180119738A - 3차원 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 기판의 제1 영역 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체; 상기 적층 구조체를 관통하며, 제1 반도체 패턴을 포함하는 수직 구조체; 상기 제1 반도체 패턴과 적어도 하나의 상기 전극들 사이의 데이터 저장막; 상기 기판의 제2 영역 상의 트랜지스터; 및 상기 트랜지스터에 접속하는 제1 콘택을 포함한다. 상기 제1 콘택은 제1 부분 및 상기 제1 부분 상의 제2 부분을 포함하고, 상기 제1 및 제2 부분들 각각의 직경은, 상기 기판과 수직하게 멀어질수록 증가하고, 상기 제1 부분의 상부의 직경은 상기 제2 부분의 하부의 직경보다 크다.

Description

3차원 반도체 메모리 장치{Three dimensional semiconductor memory device}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 집적도가 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는 집적도 및 신뢰성이 향상된 3차원 반도체 메모리 장치를 제공하는 것이다.
본 발명의 개념에 따른, 3차원 반도체 메모리 장치는, 기판의 제1 영역 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체; 상기 적층 구조체를 관통하며, 제1 반도체 패턴을 포함하는 수직 구조체; 상기 제1 반도체 패턴과 적어도 하나의 상기 전극들 사이의 데이터 저장막; 상기 기판의 제2 영역 상의 트랜지스터; 및 상기 트랜지스터에 접속하는 제1 콘택을 포함할 수 있다. 상기 제1 콘택은 제1 부분 및 상기 제1 부분 상의 제2 부분을 포함하고, 상기 제1 및 제2 부분들 각각의 직경은, 상기 기판과 수직하게 멀어질수록 증가하고, 상기 제1 부분의 상부의 직경은 상기 제2 부분의 하부의 직경보다 클 수 있다.
본 발명의 다른 개념에 따른, 3차원 반도체 메모리 장치는, 기판의 제1 영역 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체; 상기 적층 구조체를 관통하는 채널 구조체; 상기 기판의 제2 영역 상의 트랜지스터; 상기 적층 구조체 및 상기 트랜지스터 상의 층간 절연막; 상기 층간 절연막을 관통하여, 상기 트랜지스터에 접속하는 제1 콘택; 및 상기 층간 절연막을 관통하여, 상기 적층 구조체의 적어도 하나의 상기 전극들에 접속하는 제2 콘택을 포함할 수 있다. 상기 제1 콘택의 측벽은 계단식 프로파일을 갖고, 상기 제2 콘택의 측벽은 연속적인 프로파일을 가질 수 있다.
본 발명의 또 다른 개념에 따른, 3차원 반도체 메모리 장치는, 셀 영역 및 주변 회로 영역을 포함하는 기판; 상기 셀 영역 상의 적층 구조체; 상기 주변 회로 영역 상의 트랜지스터; 상기 트랜지스터와 전기적으로 연결되는 제1 콘택; 및 상기 적층 구조체와 전기적으로 연결되는 제2 콘택을 포함할 수 있다. 상기 적층 구조체는: 수직적으로 적층된 복수개의 메모리 셀들을 갖는 메모리 셀 어레이; 및 상기 메모리 셀들과 전기적으로 연결된 워드 라인들을 포함할 수 있다. 상기 제1 콘택의 측벽 프로파일은 상기 제2 콘택의 측벽 프로파일과 다를 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는, 주변 회로 영역 상의 주변 콘택이 소스/드레인 영역과 연결되지 못하는 공정적 문제를 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략 블록도이다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 4는 도 3의 I-I'선을 따라 자른 단면도이다.
도 5는 도 4의 M 영역을 확대한 단면도이다.
도 6은 도 4의 N 영역을 확대한 단면도이다.
도 7 내지 도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선을 따라 자른 단면도들이다.
도 16 및 도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 것으로, 도 3의 I-I'선을 따라 자른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 3차원 반도체 메모리 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 칼럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 연결 영역(CTR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 실시예들에서, 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수개의 워드 라인들 및 비트 라인들을 포함한다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드라인들을 선택하는 로우 디코더가 배치되며, 연결 영역(CTR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이의 비트라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략 블록도이다.
도 2를 참조하면, 셀 어레이(CAR)는 복수개의 셀 어레이 블록들(BLK1, BLK2, … , BLKn)을 포함할 수 있다. 셀 어레이 블록들(BLK1, BLK2, … , BLKn) 각각은 제1 및 제2 방향(D2)들(D1, D2)을 따라 신장된 평면 상에, 제3 방향(D3)을 따라 적층된 전극들을 포함하는 적층 구조체를 포함할 수 있다. 적층 구조체는 복수개의 수직 구조체들(반도체 기둥들)과 결합하여 3차원적으로 배열된 메모리 셀들을 구성할 수 있다. 또한, 셀 어레이 블록들(BLK1, BLK2, … , BLKn) 각각은 메모리 셀들과 전기적으로 연결되는 비트 라인들을 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 4는 도 3의 I-I'선을 따라 자른 단면도이다. 도 5는 도 4의 M 영역을 확대한 단면도이다. 도 6은 도 4의 N 영역을 확대한 단면도이다.
도 3 내지 도 6을 참조하면, 셀 어레이 영역(CAR), 연결 영역(CTR) 및 주변 회로 영역(PCR)을 포함하는 기판(100)이 제공될 수 있다. 연결 영역(CTR)은 셀 어레이 영역(CAR)과 주변 회로 영역(PCR) 사이에 위치할 수 있다. 일 예로, 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 기판(100)은 제1 도전형을 가질 수 있다. 일 예로, 기판(100)은 p형을 가질 수 있다.
기판(100)의 주변 회로 영역(PCR) 상에 주변 로직 회로들이 배치될 수 있다. 일 예로, 주변 회로 영역(PCR) 상에 적어도 하나의 주변 트랜지스터가 제공될 수 있다. 상기 주변 트랜지스터는 활성 영역(ACT) 및 주변 게이트 전극(GE)을 포함할 수 있다. 주변 회로 영역(PCR)의 상부에 제공된 소자 분리막(DI)에 의하여 활성 영역(ACT)이 정의될 수 있다. 활성 영역(ACT)을 가로지르는 주변 게이트 전극(GE)이 제공될 수 있다. 주변 게이트 전극(GE)은 기판(100) 상에 차례로 적층된 제1 게이트 막(G1), 제2 게이트 막(G2) 및 제3 게이트 막(G3)을 포함할 수 있다. 주변 게이트 전극(GE)과 기판(100) 사이에 게이트 유전막(GD)이 개재될 수 있다.
게이트 유전막(GD)은 실리콘 산화물 및/또는 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 게이트 막(G1)은 폴리실리콘을 포함할 수 있고, 제2 게이트 막(G2)은 금속 실리사이드(ex, 텅스텐 실리사이드, 몰리브덴 실리사이드 등)를 포함할 수 있고, 제3 게이트 막(G3)은 금속(ex, 텅스텐, 몰리브덴 등)을 포함할 수 있다.
주변 게이트 전극(GE)의 양 측벽들을 덮는 게이트 스페이서들(GS)이 제공될 수 있다. 일 예로, 게이트 스페이서들(GS)은 실리콘 질화막, 실리콘 산화질화막 및 실리콘 산화막 중 적어도 하나를 포함할 수 있다. 활성 영역(ACT)은, 주변 게이트 전극(GE)의 양 측에 인접하는 소스/드레인 영역들(SD)을 포함할 수 있다.
주변 회로 영역(PCR) 상에 순차적으로 적층된 제1 식각 정지막(ES1), 버퍼막(ISL) 및 제2 식각 정지막(ES2)이 제공될 수 있다. 제1 식각 정지막(ES1), 버퍼막(ISL) 및 제2 식각 정지막(ES2)은 주변 게이트 전극(GE), 게이트 스페이서들(GS) 및 소스/드레인 영역들(SD)을 컨포멀하게 덮을 수 있다. 주변 게이트 전극(GE) 상의 제2 식각 정지막(ES2)의 상면의 레벨은, 소스/드레인 영역들(SD) 상의 제2 식각 정지막(ES2)의 상면의 레벨보다 더 높을 수 있다. 제1 및 제2 식각 정지막들(ES1, ES2)은 서로 동일한 물질을 포함하거나 서로 다른 물질을 포함할 수 있다. 일 예로, 제1 및 제2 식각 정지막들(ES1, ES2)은 각각 독립적으로 실리콘 질화막, 실리콘 산화질화막 및 폴리실리콘막 중 적어도 하나를 포함할 수 있다. 버퍼막(ISL)은 제1 및 제2 식각 정지막들(ES1, ES2)과 식각 선택성이 있는 물질을 포함할 수 있으며, 예를 들어 실리콘 산화막을 포함할 수 있다.
주변 회로 영역(PCR) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 제2 식각 정지막(ES2)을 덮을 수 있다. 제1 층간 절연막(110)은 주변 회로 영역(PCR) 상에만 한정될 수 있다. 다시 말하면, 제1 층간 절연막(110)은 셀 어레이 영역(CAR) 및 연결 영역(CTR) 상에는 제공되지 않을 수 있다.
기판(100) 상에 셀 어레이 블록(BLK)이 배치될 수 있다. 셀 어레이 블록(BLK)은, 수직적으로 번갈아 적층된 절연막들(IL) 및 전극들(EL)을 갖는 적층 구조체들(ST)을 포함할 수 있다. 적층 구조체들(ST)은 셀 어레이 영역(CAR)에서 연결 영역(CTR)으로 제2 방향(D2)을 따라 연장될 수 있다. 적층 구조체들(ST)은 제2 방향(D2)과 교차하는 제1 방향(D1)을 따라 배열될 수 있다.
셀 어레이 영역(CAR)에 공통 소스 영역들(CSR)이 제공될 수 있다. 공통 소스 영역들(CSR)은 수평적으로 인접하는 적층 구조체들(ST) 사이의 기판(100) 내에 배치될 수 있다. 공통 소스 영역들(CSR)은 적층 구조체들(ST)과 나란하게 제2 방향(D2)으로 연장될 수 있다. 공통 소스 영역들(CSR)은 제1 방향(D1)을 따라 배열될 수 있다. 공통 소스 영역들(CSR)은 불순물로 도핑되어 제2 도전형을 가질 수 있다. 일 예로, 공통 소스 영역들(CSR)은 비소(As) 또는 인(P)과 같은 불순물로 도핑되어 n형을 가질 수 있다.
공통 소스 플러그(CSP)가 공통 소스 영역(CSR)에 접속될 수 있다. 공통 소스 플러그(CSP)는 제2 방향(D2)으로 적층 구조체들(ST)과 나란히 연장될 수 있다. 공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에 절연 스페이서들(SP)이 개재될 수 있다.
적층 구조체들(ST) 각각의 전극들(EL)은 기판(100)의 상면에 수직한 제3 방향(D3)을 따라 적층될 수 있다. 전극들(EL)은, 그들 사이에 배치된 절연막들(IL)에 의해 서로 수직적으로 이격될 수 있다. 전극들(EL)은 연결 영역(CTR)에서 계단식 구조를 가질 수 있다. 즉, 연결 영역(CTR) 상의 적층 구조체(ST)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소할 수 있다.
적층 구조체(ST)의 최하부의 전극(EL)은 하부 선택 라인일 수 있다. 적층 구조체(ST)의 최상부의 전극(EL)은 상부 선택 라인일 수 있다. 하부 선택 라인과 상부 선택 라인을 제외한 나머지 전극들(EL)은 워드 라인들일 수 있다. 예를 들어, 전극들(EL)은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 및 전이금속(ex, 티타늄, 탄탈늄 등) 중 적어도 하나를 포함할 수 있다. 절연막들(IL)은 실리콘 산화막을 포함할 수 있다.
연결 영역(CTR) 상의 전극들(EL)은, 기판(100)의 상면으로부터 제3 방향(D3)으로 멀어질수록 그들의 평면적 면적이 감소될 수 있다. 적층 구조체(ST)의 최하부의 전극(EL, 하부 선택 라인)의 면적은 가장 클 수 있다. 적층 구조체(ST)의 최상부의 전극(EL, 상부 선택 라인)의 면적은 가장 작을 수 있다.
셀 어레이 영역(CAR)에서, 적층 구조체(ST)를 관통하는 복수개의 채널 홀들(CH)이 형성될 수 있다. 채널 홀들(CH) 내에 수직 구조체들(VS)이 제공될 수 있다. 평면적 관점에서, 수직 구조체들(VS)은 제2 방향(D2)을 따라 배열될 수 있다. 일 예로, 수직 구조체들(VS)은 제2 방향(D2)을 따라 지그재그 형태로 배열될 수 있다. 다른 예로, 도시되진 않았지만, 수직 구조체들(VS)은 제2 방향(D2)을 따라 일렬로 배열될 수도 있다. 수직 구조체들(VS)은 원통형(cylindrical shape)을 가질 수 있다. 수직 구조체들(VS) 각각의 직경은, 기판(100)과 멀어질수록(즉, 제3 방향(D3)으로) 점진적으로 증가할 수 있다.
각각의 수직 구조체들(VS)은 수직 절연층(VP), 상부 반도체 패턴(USP), 하부 반도체 패턴(LSP) 및 매립 절연 패턴(VI)을 포함할 수 있다. 수직 절연층(VP)은 채널 홀(CH)의 내벽을 따라 기판(100)을 향하여 연장될 수 있다. 상부 반도체 패턴(USP)은 수직 절연층(VP)의 내벽을 덮으며 수직 절연층(VP)과 함께 기판(100)을 향해 연장될 수 있다.
도 5를 다시 참조하면, 하부 반도체 패턴(LSP)은 채널 홀(CH)의 하부에 제공되어, 기판(100)과 직접 접촉할 수 있다. 하부 반도체 패턴(LSP)은 속이 찬 원통형을 가질 수 있다. 다시 말하면, 하부 반도체 패턴(LSP)은 상부 반도체 패턴(USP)과 달리 매립 절연 패턴(VI) 없이도 채널 홀(CH)의 하부를 채울 수 있다. 하부 반도체 패턴(LSP)은 적층 구조체(ST)의 최하부의 전극(EL, 하부 선택 라인)을 관통할 수 있다. 하부 반도체 패턴(LSP)과 최하부의 전극(EL, 하부 선택 라인) 사이에 산화 패턴(103)이 개재될 수 있다.
상부 반도체 패턴(USP)은 제1 반도체 패턴(SL1) 및 제2 반도체 패턴(SL2)을 포함할 수 있다. 제2 반도체 패턴(SL2)은 하부 반도체 패턴(LSP)과 직접 접촉할 수 있다. 제2 반도체 패턴(SL2)은 하단이 닫힌 파이프 형태 또는 마카로니 형태일 수 있다. 제2 반도체 패턴(SL2)의 내부는 매립 절연 패턴(VI)으로 채워질 수 있다. 제2 반도체 패턴(SL2)은 제1 반도체 패턴(SL1)의 내벽과 접촉할 수 있다. 제2 반도체 패턴(SL2)은 제1 반도체 패턴(SL1)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 제1 반도체 패턴(SL1)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 제1 반도체 패턴(SL1)은 하부 반도체 패턴(LSP)과 직접 접촉하지 않고 이격될 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 채널로 이용될 수 있다.
일 예로, 하부 및 상부 반도체 패턴들(LSP, USP)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)은 서로 같거나 서로 다른 결정 구조를 가질 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 각각 독립적으로 단결정, 비정질(amorphous) 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나의 결정 구조를 가질 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 언도프트 상태이거나, 기판(100)과 동일한 제1 도전형을 갖도록 불순물로 도핑될 수 있다.
전극들(EL)과 수직 구조체들(VS) 사이에 수평 절연층들(HP)이 개재될 수 있다. 전극(EL)과 상부 반도체 패턴(USP) 사이에 개재된 수평 절연층(HP) 및 수직 절연층(VP)은 데이터 저장막(DSL)을 구성할 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 낸드 플래시 메모리 장치일 수 있다. 예를 들어, 전극(EL)과 상부 반도체 패턴(USP) 사이에 개재되는 데이터 저장막(DSL)은 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다. 상기 터널 절연막은 상부 반도체 패턴(USP)과 직접 접촉할 수 있다. 상기 블로킹 절연막은 전극(EL)과 직접 접촉할 수 있다. 상기 전하 저장막은 상기 터널 절연막과 상기 블로킹 절연막 사이에 개재될 수 있다. 데이터 저장막(DSL)에 저장되는 데이터는 전극(EL)과 상부 반도체 패턴(USP) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
상기 터널 절연막은 상기 전하 저장막보다 에너지 밴드 갭이 더 큰 물질을 포함할 수 있다. 상기 터널 절연막은 알루미늄 산화막 및 하프늄 산화막과 같은 고유전막 또는 실리콘 산화막을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화막, 실리콘 산화질화막 또는 실리콘-풍부 질화막(Si-rich nitride)을 포함할 수 있다. 상기 블로킹 절연막은 실리콘 산화막을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 수직 절연층(VP)은 상기 터널 절연막을 포함할 수 있고, 수평 절연층(HP)은 상기 블로킹 절연막을 포함할 수 있다. 상기 전하 저장막은 수직 절연층(VP)에 포함되거나, 수평 절연층(HP)에 포함될 수 있으며, 특별히 제한되는 것은 아니다.
도 3 및 도 4를 다시 참조하면, 연결 영역(CTR) 상에서, 셀 콘택들(CP)이 적층 구조체(ST)의 전극들(EL)에 접속될 수 있다. 일 예로, 적층 구조체(ST)에 연결되는 셀 콘택들(CP)의 개수는 적층 구조체(ST)를 구성하는 전극들(EL)의 개수와 동일할 수 있다. 셀 콘택들(CP)은 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다. 전극들(EL)은 연결 영역(CTR)에서 계단식 구조를 갖기 때문에, 셀 콘택들(CP)의 바닥면들은 기판(100)으로부터 서로 다른 높이에 위치할 수 있다. 셀 어레이 영역(CAR)과 멀어질수록 셀 콘택들(CP)의 바닥면들의 레벨은 낮아질 수 있다. 셀 콘택들(CP) 각각의 측벽은 연속적인 프로파일을 가질 수 있다. 다시 말하면, 각각의 셀 콘택들(CP)은 그의 직경이 특정 위치에서 불연속적으로(급격하게) 변화하지 않을 수 있다.
연결 영역(CTR)에서, 적층 구조체(ST)를 관통하는 복수개의 더미 홀들(DH)이 형성될 수 있다. 더미 홀들(DH) 내에 더미 구조체들(DS)이 제공될 수 있다. 더미 구조체들(DS)은 연결 영역(CTR) 상에만 선택적으로 제공되고, 셀 어레이 영역(CAR) 상에는 제공되지 않을 수 있다. 더미 구조체들(DS)은 셀 콘택들(CP)과 인접하게 배치될 수 있지만, 셀 콘택들(CP)과 이격될 수 있다. 더미 구조체들(DS)은 연결 영역(CTR) 상의 적층 구조체(ST)를 물리적으로 지지할 수 있다. 일 실시예로, 각각의 더미 구조체들(DS)은, 수직 구조체(VS)와 동일하게, 수직 절연층(VP), 상부 반도체 패턴(USP), 하부 반도체 패턴(LSP) 및 매립 절연 패턴(VI)을 포함할 수 있다.
더미 구조체들(DS)은 원통형을 가질 수 있다. 더미 구조체들(DS) 각각의 직경은, 기판(100)과 멀어질수록(즉, 제3 방향(D3)으로) 점진적으로 증가할 수 있다. 일 예로, 더미 구조체(DS)의 최대 직경은 수직 구조체(VS)의 최대 직경과 실질적으로 동일할 수 있다. 다른 예로, 더미 구조체(DS)의 최대 직경은 수직 구조체(VS)의 최대 직경보다 클 수 있다. 또 다른 예로, 더미 구조체(DS)의 최대 직경은 수직 구조체(VS)의 최대 직경보다 작을 수 있다.
셀 어레이 영역(CAR) 상에서, 비트라인 콘택 플러그들(BPLG)이 수직 구조체들(VS)에 접속될 수 있다. 콘택 플러그들(BPLG)은 수직 구조체들(VS) 상부에 제공된 패드들(PAD)과 직접 접촉할 수 있다. 콘택 플러그들(BPLG)은 패드들(PAD)을 통해 수직 구조체들(VS)의 상부 반도체 패턴들(USP)과 전기적으로 연결될 수 있다.
기판(100)의 전면 상에, 적층 구조체들(ST) 및 제1 층간 절연막(110)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120)은 평탄화된 상면을 가질 수 있다. 제2 층간 절연막(120) 상에 순차적으로 적층된 제3 층간 절연막(130) 및 제4 층간 절연막(140)이 배치될 수 있다.
주변 회로 영역(PCR) 상에, 제1 내지 제4 층간 절연막들(110, 120, 130, 140)을 관통하여 소스/드레인 영역들(SD) 및 주변 게이트 전극(GE)에 접속하는 주변 콘택들(MC)이 제공될 수 있다. 주변 콘택들(MC)은 제1 식각 정지막(ES1), 버퍼막(ISL) 및 제2 식각 정지막(ES2)을 관통하여, 소스/드레인 영역들(SD) 및 주변 게이트 전극(GE)과 직접 접촉할 수 있다. 주변 콘택들(MC)은 원통형을 가질 수 있다. 주변 게이트 전극(GE)에 접속하는 주변 콘택(MC)의 바닥면의 레벨은, 소스/드레인 영역들(SD)에 접속하는 주변 콘택들(MC)의 바닥면들의 레벨보다 더 높을 수 있다.
도 4 및 도 6을 다시 참조하면, 각각의 주변 콘택들(MC)은 제1 부분(PA1) 및 상기 제1 부분(PA1) 상의 제2 부분(PA2)을 포함할 수 있다. 제1 부분(PA1)의 직경은 기판(100)과 멀어질수록(즉, 제3 방향(D3)으로) 점진적으로 증가할 수 있다. 제2 부분(PA2)의 직경은 기판(100)과 멀어질수록(즉, 제3 방향(D3)으로) 점진적으로 증가할 수 있다. 제1 부분(PA1)의 상부의 직경(W1)은 제2 부분(PA2)의 하부의 직경(W2)보다 클 수 있다.
제1 부분(PA1)과 제2 부분(PA2) 사이의 경계에서, 주변 콘택(MC)의 직경은 불연속적으로(급격하게) 변화할 수 있다. 다시 말하면, 상기 경계와 인접하는 제1 부분(PA1)의 직경(예를 들어, W1)은 상기 경계와 인접하는 제2 부분(PA2)의 직경(예를 들어, W2)보다 클 수 있다. 주변 콘택(MC)의 측벽(SW)은 불연속적인 프로파일을 가질 수 있다. 주변 콘택(MC)의 측벽(SW)은 제1 부분(PA1)과 제2 부분(PA2) 사이의 경계에서 계단식 프로파일을 가질 수 있다. 제1 부분(PA1)과 제2 부분(PA2) 사이의 경계는 제1 및 제2 층간 절연막들(110, 120) 사이의 경계보다 더 낮을 수 있다.
주변 콘택들(MC) 각각의 최대 직경(예를 들어, W1)은 셀 콘택들(CP) 각각의 최대 직경보다 클 수 있다. 주변 콘택들(MC) 각각의 최대 직경(예를 들어, W1)은 비트라인 콘택 플러그들(BPLG) 각각의 최대 직경보다 클 수 있다. 주변 콘택(MC)은 제1 부분(PA1) 및 제2 부분(PA2)을 포함하며, 이들 사이에서 불연속적인 측벽 프로파일을 가질 수 있다. 반면, 셀 콘택(CP) 및 비트라인 콘택 플러그(BPLG) 각각은 연속적인 측벽 프로파일을 가질 수 있다. 따라서, 주변 콘택(MC)은 셀 콘택(CP) 및 비트라인 콘택 플러그(BPLG)와는 다른 형태를 가질 수 있다.
도 3 및 도 4를 다시 참조하면, 셀 콘택들(CP), 비트라인 콘택 플러그들(BPLG) 및 주변 콘택들(MC)은 동일한 도전 물질을 포함할 수 있다. 일 예로, 셀 콘택들(CP), 비트라인 콘택 플러그들(BPLG) 및 주변 콘택들(MC)은 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 및 전이금속(ex, 티타늄, 탄탈늄 등) 중 적어도 하나를 포함할 수 있다.
제4 층간 절연막(140) 상에 적층 구조체들(ST)을 가로질러 제1 방향(D1)으로 연장되는 비트 라인들(BL)이 배치될 수 있다. 각각의 비트 라인들(BL)은 비트라인 콘택 플러그(BPLG)를 통해 수직 구조체(VS)와 전기적으로 연결될 수 있다. 제4 층간 절연막(140) 상에 셀 콘택들(CP)과 연결되는 제1 배선들(CL1)이 배치될 수 있다. 제4 층간 절연막(140) 상에 주변 콘택들(MC)과 연결되는 제2 배선들(CL2)이 배치될 수 있다. 더미 구조체들(DS)은 비트 라인들(BL) 및 제1 및 제2 배선들(CL1, CL2) 모두와 전기적으로 연결되지 않을 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는, 주변 회로 영역(PCR) 상의 주변 콘택(MC)이 소스/드레인 영역(SD)과 연결되지 못하는 공정적 문제를 방지할 수 있다. 구체적으로, 소스/드레인 영역(SD)과 접촉하는 주변 콘택(MC)의 제1 부분(PA1)과 제2 배선(CL2)과 접촉하는 주변 콘택(MC)의 제2 부분(PA2)이 일체로 연결될 수 있다. 따라서 주변 콘택(MC)은 제2 배선(CL2)을 소스/드레인 영역(SD)에 안정적으로 연결시킬 수 있다.
도 7 내지 도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 것으로, 도 3의 I-I'선을 따라 자른 단면도들이다.
도 3 및 도 7을 참조하면, 기판(100)의 주변 회로 영역(PCR) 상에 주변 로직 회로들이 형성될 수 있다. 구체적으로, 활성 영역(ACT)을 정의하는 소자 분리막(DI)이 형성될 수 있다. 활성 영역(ACT) 상에 게이트 유전막(GD) 및 게이트 유전막(GD) 상의 주변 게이트 전극(GE)이 형성될 수 있다. 주변 게이트 전극(GE)의 양 측벽을 덮는 게이트 스페이서들(GS)이 형성될 수 있다. 주변 게이트 전극(GE) 양 측의 활성 영역(ACT)의 상부를 불순물로 도핑하여, 소스/드레인 영역들(SD)이 형성될 수 있다. 주변 게이트 전극(GE)을 형성하는 것은, 폴리 실리콘을 함유하는 제1 게이트 막(G1)을 형성하는 것, 제1 게이트 막(G1) 상에 금속(ex, 텅스텐, 몰리브덴 등)을 함유하는 제3 게이트 막(G3)을 형성하는 것, 및 제1 게이트 막(G1)과 제3 게이트 막(G3)을 반응시켜 금속 실리사이드를 함유하는 제2 게이트 막(G2)을 형성하는 것을 포함할 수 있다.
기판(100)의 전면 상에 제1 식각 정지막(ES1), 버퍼막(ISL) 및 제2 식각 정지막(ES2)이 순차적으로 형성될 수 있다. 제1 식각 정지막(ES1), 버퍼막(ISL) 및 제2 식각 정지막(ES2)은 주변 게이트 전극(GE), 게이트 스페이서들(GS) 및 소스/드레인 영역들(SD)을 컨포멀하게 덮도록 형성될 수 있다. 제1 및 제2 식각 정지막들(ES1, ES2)은 각각 독립적으로 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다. 버퍼막(ISL)은 제1 및 제2 식각 정지막들(ES1, ES2)과 식각 선택성이 있는 물질로 형성될 수 있으며, 예를 들어 실리콘 산화막으로 형성될 수 있다.
도 3 및 도 8을 참조하면, 기판(100) 상에 제1 층간 절연막(110)이 형성될 수 있다. 주변 회로 영역(PCR) 상에 제1 층간 절연막(110)을 관통하는 제1 콘택 홀들(CNH1)이 형성될 수 있다. 제1 콘택 홀들(CNH1)은 제2 식각 정지막(ES2)을 관통하되, 버퍼막(ISL)을 완전히 관통하지 못할 수 있다. 제1 콘택 홀들(CNH1)에 의해 제1 식각 정지막(ES1)이 노출되지 않을 수 있다. 다시 말하면, 제1 콘택 홀들(CNH1) 각각의 바닥은, 이와 인접하는 제1 식각 정지막(ES1)의 상면보다 더 높을 수 있다. 제1 콘택 홀들(CNH1) 각각의 직경은, 기판(100)과 멀어질수록(즉, 제3 방향(D3)으로) 점진적으로 증가하도록 형성될 수 있다.
제1 콘택 홀들(CNH1)이 형성된 제1 층간 절연막(110) 상에 추가 절연막(115)이 형성될 수 있다. 추가 절연막(115)은 스텝 커버리지가 낮은 증착 공정에 의해 형성될 수 있다. 따라서, 제1 콘택 홀들(CNH1) 각각은 빈 공간으로 잔류할 수 있다. 평탄화 공정을 수행하여, 추가 절연막(115)이 평탄화된 상면을 갖도록 할 수 있다. 이후, 제1 층간 절연막(110)과 추가 절연막(115)을 하나의 제1 층간 절연막(110)으로 취급한다.
도 3 및 도 9를 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CTR) 상의 제1 식각 정지막(ES1), 버퍼막(ISL), 제2 식각 정지막(ES2) 및 제1 층간 절연막(110)을 제거하여, 셀 어레이 영역(CAR)의 기판(100)의 상면 및 연결 영역(CTR)의 기판(100)의 상면이 노출될 수 있다. 구체적으로, 주변 회로 영역(PCR)을 선택적으로 덮는 하드 마스크(미도시)를 형성하고, 상기 하드 마스크를 식각 마스크로 셀 어레이 영역(CAR) 및 연결 영역(CTR) 상의 막들을 모두 제거할 수 있다.
기판(100)의 전면 상에 절연막들(IL) 및 희생막들(HL)을 수직적으로 번갈아 적층하여, 몰드 구조체(MT)가 형성될 수 있다. 절연막들(IL) 및 희생막들(HL)은 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다. 절연막들(IL)은 실리콘 산화막으로 형성될 수 있고, 희생막들(HL)은 실리콘 질화막 또는 실리콘 산화질화막으로 형성될 수 있다.
주변 회로 영역(PCR) 상에서 몰드 구조체(MT)는 제1 층간 절연막(110) 상에 형성될 수 있다. 주변 회로 영역(PCR) 상의 몰드 구조체(MT)의 상면은, 셀 어레이 영역(CAR) 및 연결 영역(CTR) 상의 몰드 구조체(MT)의 상면보다 더 높을 수 있다.
도 3 및 도 10을 참조하면, 연결 영역(CTR) 상의 몰드 구조체(MT)에 계단식 구조가 형성될 수 있다. 구체적으로, 셀 어레이 영역(CAR) 및 연결 영역(CTR)의 몰드 구조체(MT) 상에 마스크 패턴(MP)이 형성될 수 있다. 마스크 패턴(MP)은 연결 영역(CTR)의 몰드 구조체(MT)의 일부를 노출시킬 수 있다. 마스크 패턴(MP)은 주변 회로 영역(PCR)의 몰드 구조체(MT)를 완전히 노출시킬 수 있다.
이어서, 마스크 패턴(MP)을 식각 마스크로 몰드 구조체(MT)의 일부를 식각하는 공정, 및 마스크 패턴(MP)을 축소시키는 트리밍 공정이 번갈아 반복될 수 있다. 몰드 구조체(MT)의 일부를 식각하는 공정은, 마스크 패턴(MP)에 의해 노출된 복수개의 희생막들(HL)을 식각하는 것을 포함할 수 있다. 상기 식각 공정시 식각 깊이는, 수직적으로 인접하는 희생막들(HL)간의 피치일 수 있다. 상기 트리밍 공정은 마스크 패턴(MP)의 일 측벽을 소정 거리만큼 수평적으로 이동시킴으로써 마스크 패턴(MP)의 평면적 면적을 축소시킬 수 있다.
상기 식각 공정 및 상기 트리밍 공정은 몰드 구조체(MT)의 최하부의 희생막(HL) 및 절연막(IL)이 식각될 때까지 반복될 수 있다. 상기 식각 공정 및 상기 트리밍 공정이 반복 수행되는 동안, 마스크 패턴(MP)에 의해 완전히 노출되어 있던 주변 회로 영역(PCR)의 몰드 구조체(MT)는 완전히 제거될 수 있다.
도 3 및 도 11을 참조하면, 기판(100)의 전면 상에 몰드 구조체(MT) 및 제1 층간 절연막(110)을 덮는 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)이 형성되기 전에 마스크 패턴(MP)이 제거될 수 있다.
연결 영역(CTR) 상에, 제2 층간 절연막(120) 및 몰드 구조체(MT)를 관통하는 복수개의 더미 홀들(DH)이 형성될 수 있다. 더미 홀들(DH) 각각의 직경은, 기판(100)과 멀어질수록(즉, 제3 방향(D3)으로) 점진적으로 증가할 수 있다. 셀 어레이 영역(CAR) 상에, 제2 층간 절연막(120) 및 몰드 구조체(MT)를 관통하는 복수개의 채널 홀들(CH)이 형성될 수 있다. 채널 홀들(CH) 각각의 직경은, 기판(100)과 멀어질수록(즉, 제3 방향(D3)으로) 점진적으로 증가할 수 있다.
채널 홀들(CH) 및 더미 홀들(DH)은 동시에 형성될 수 있다. 구체적으로, 채널 홀들(CH) 및 더미 홀들(DH)을 형성하는 것은, 몰드 구조체(MT) 상에 채널 홀들(CH) 및 더미 홀들(DH)이 형성될 영역들을 정의하는 개구부들을 갖는 하드 마스크 패턴(미도시)을 형성하는 것, 및 상기 하드 마스크 패턴을 식각 마스크로 제2 층간 절연막(120) 및 몰드 구조체(MT)를 식각하는 것을 포함할 수 있다. 채널 홀들(CH) 및 더미 홀들(DH)이 형성된 후, 상기 하드 마스크 패턴은 제거될 수 있다. 한편, 상기 식각 공정 동안, 기판(100)의 상면이 과식각될 수 있다. 이에 따라, 기판(100)의 상부가 리세스될 수 있다.
도 3 및 도 12를 참조하면, 채널 홀들(CH) 내에 수직 구조체들(VS)이 형성될 수 있고, 더미 홀들(DH) 내에 더미 구조체들(DS)이 형성될 수 있다. 본 실시예에서, 수직 구조체들(VS)과 더미 구조체들(DS)은 동시에 형성될 수 있다.
구체적으로, 채널 홀들(CH) 및 더미 홀들(DH)을 통해 노출된 기판(100) 상에 하부 반도체 패턴들(LSP)이 형성될 수 있다. 하부 반도체 패턴들(LSP)은 채널 홀들(CH) 및 더미 홀들(DH)의 하부들을 채울 수 있다. 하부 반도체 패턴들(LSP)은, 채널 홀들(CH) 및 더미 홀들(DH)에 의해 노출된 기판(100)을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 통해 형성될 수 있다.
채널 홀들(CH) 및 더미 홀들(DH) 각각의 내벽을 차례로 덮는 수직 절연층(VP) 및 상부 반도체 패턴(USP)이 형성될 수 있다. 수직 절연층(VP) 및 상부 반도체 패턴(USP) 각각은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD)을 이용하여 형성될 수 있다. 이어서, 채널 홀들(CH) 및 더미 홀들(DH)을 완전히 채우는 매립 절연 패턴(VI)이 형성될 수 있다. 수직 구조체들(VS) 및 더미 구조체들(DS)의 상부들에 패드들(PAD)이 형성될 수 있다.
도 3 및 도 13을 참조하면, 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 몰드 구조체(MT)를 패터닝하여, 서로 수평적으로 이격된 복수개의 몰드 구조체들(MT)이 형성될 수 있다. 몰드 구조체들(MT)은 제2 방향(D2)을 따라 연장되면서, 제1 방향(D1)을 따라 배열될 수 있다. 서로 인접하는 한 쌍의 몰드 구조체들(MT) 사이에 트렌치(TR)가 정의될 수 있다. 트렌치들(TR)은 기판(100)의 일부를 노출할 수 있다. 트렌치들(TR)은 몰드 구조체들(MT)을 따라 제2 방향(D2)으로 연장될 수 있다.
도 3 및 도 14를 참조하면, 희생막들(HL)을 전극들(EL)로 교체하여, 적층 구조체들(ST)이 형성될 수 있다. 적층 구조체들(ST) 각각은 수직적으로 번갈아 적층된 절연막들(IL) 및 전극들(EL)을 포함할 수 있다. 구체적으로, 트렌치들(TR)을 통해 노출된 희생막들(HL)을 선택적으로 제거하고, 희생막들(HL)이 제거된 공간들에 전극들(EL)을 형성할 수 있다. 전극들(EL)을 형성하기 전에, 희생막들(HL)이 제거된 공간들 내에 수평 절연층들(HP)을 컨포멀하게 형성할 수 있다 (도 5 참조). 전극들(EL)은 희생막들(HL)이 제거된 공간들을 완전히 채우도록 형성될 수 있다.
트렌치들(TR)을 통해 노출된 기판(100)에 불순물을 도핑하여 공통 소스 영역들(CSR)이 형성될 수 있다. 트렌치들(TR) 각각을 순차적으로 채우는 절연 스페이서(SP) 및 공통 소스 플러그(CSP)가 형성될 수 있다. 공통 소스 플러그(CSP)가 공통 소스 영역(CSR)에 접속될 수 있다.
도 3 및 도 15를 참조하면, 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 셀 어레이 영역(CAR) 상에 패드들(PAD)을 노출하는 비트라인 콘택 홀들(BLCH)이 형성될 수 있다. 연결 영역(CTR) 상에 적층 구조체들(ST)의 전극들(EL)을 노출하는 셀 콘택 홀들(ELH)이 형성될 수 있다.
주변 회로 영역(PCR) 상에 제1 콘택 홀들(CNH1)과 수직적으로 중첩되는 제2 콘택 홀들(CNH2)이 형성될 수 있다. 각각의 제2 콘택 홀들(CNH2)은 각각의 제1 콘택 홀들(CNH1)과 연통되어, 하나의 콘택 홀을 구성할 수 있다. 제2 콘택 홀들(CNH2)을 형성하는 동안, 제1 콘택 홀들(CNH1) 아래에 잔류하는 버퍼막(ISL) 및 제1 식각 정지막(ES1)이 식각될 수 있다. 즉, 제1 콘택 홀들(CNH1)의 바닥이 기판을 향하여 더 확장될 수 있다. 제1 및 제2 콘택 홀들(CNH1, CNH2)은 소스/드레인 영역들(SD) 및 주변 게이트 전극(GE)을 노출할 수 있다.
제2 콘택 홀들(CNH2) 각각의 직경은, 기판(100)과 멀어질수록(즉, 제3 방향(D3)으로) 점진적으로 증가하도록 형성될 수 있다. 일 예로, 제1 콘택 홀(CNH1)의 상부의 직경은 제2 콘택 홀(CNH2)의 하부의 직경보다 더 클 수 있다 (도 6 참조).
본 발명의 일 실시예로, 비트라인 콘택 홀들(BLCH), 셀 콘택 홀들(ELH) 및 제2 콘택 홀들(CNH2)은 서로 동시에 형성될 수 있다. 본 발명의 다른 실시예로, 비트라인 콘택 홀들(BLCH), 셀 콘택 홀들(ELH) 및 제2 콘택 홀들(CNH2)은 서로 다른 공정으로 각각 별도로 형성될 수 있다.
도 3 및 도 4를 참조하면, 트라인 콘택 홀들(BLCH), 셀 콘택 홀들(ELH) 및 제2 콘택 홀들(CNH2)을 도전 물질로 채워 비트라인 콘택 플러그들(BPLG), 셀 콘택들(CP) 및 주변 콘택들(MC)이 각각 형성될 수 있다. 비트라인 콘택 플러그들(BPLG), 셀 콘택들(CP) 및 주변 콘택들(MC)은 서로 동일한 상기 도전 물질을 포함할 수 있다. 상기 도전 물질은 금속, 도전성 금속질화물 및 전이금속 중 적어도 하나를 포함할 수 있다.
제4 층간 절연막(140) 상에, 비트라인 콘택 플러그들(BPLG)과 전기적으로 연결되는 비트 라인들(BL), 셀 콘택들(CP)과 전기적으로 연결되는 제1 배선들(CL1), 및 주변 콘택들(MC)과 전기적으로 연결되는 제2 배선들(CL2)이 형성될 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법은, 주변 콘택(MC)을 형성하는 것은, 제1 콘택 홀(CNH1)을 형성하는 공정 및 제1 콘택 홀(CNH1)과 수직적으로 중첩되는 제2 콘택 홀(CNH2)을 형성하는 공정을 포함할 수 있다. 만약 한번의 콘택 홀 형성 공정을 이용하여 주변 콘택(MC)을 형성할 경우, 콘택 홀이 소스/드레인 영역(SD)을 노출하지 못할 수 있고, 이에 따라 주변 콘택(MC)이 소스/드레인 영역(SD)과 연결되지 못할 수 있다. 이는 제4 층간 절연막(140)의 상면의 높이가 기판(100)으로부터 상대적으로 높기 때문에, 콘택 홀이 소스/드레인 영역들(SD)을 노출하도록 깊게 형성되지 못할 수 있다. 본 발명에 따른 제조 방법은, 제1 콘택 홀(CNH1) 및 제2 콘택 홀(CNH2)을 각각 별도로 형성하므로, 주변 콘택(MC)이 소스/드레인 영역(SD)과 연결되지 못하는 공정적 문제를 방지할 수 있다.
도 16 및 도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 것으로, 도 3의 I-I'선을 따라 자른 단면도들이다. 본 실시예들에서는, 앞서 도 3 내지 도 6을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
일 실시예로 도 3 및 도 16을 참조하면, 앞서 도 3 내지 도 6을 참조하여 설명한 제1 식각 정지막(ES1)이 생략될 수 있다. 주변 회로 영역(PCR) 상에 순차적으로 버퍼막(ISL) 및 제2 식각 정지막(ES2)이 제공될 수 있다. 버퍼막(ISL)은 주변 게이트 전극(GE), 게이트 스페이서들(GS) 및 소스/드레인 영역들(SD)을 덮을 수 있다. 버퍼막(ISL)은 평탄화된 상면을 가질 수 있다. 주변 게이트 전극(GE)의 상면과 버퍼막(ISL)의 상면간의 거리는, 소스/드레인 영역들(SD)의 상면들과 버퍼막(ISL)의 상면간의 거리보다 더 작을 수 있다.
다른 실시예로 도 3 및 도 17을 참조하면, 버퍼막(ISL)은 평탄화된 상면을 가질 수 있다. 주변 게이트 전극(GE) 상의 제1 식각 정지막(ES1)의 상면의 레벨은, 소스/드레인 영역들(SD) 상의 제1 식각 정지막(ES1)의 상면의 레벨보다 더 높을 수 있다. 반면, 주변 게이트 전극(GE) 상의 제2 식각 정지막(ES2)의 상면의 레벨은, 소스/드레인 영역들(SD) 상의 제2 식각 정지막(ES2)의 상면의 레벨과 실질적으로 동일할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판의 제1 영역 상에 수직적으로 적층된 전극들을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하며, 제1 반도체 패턴을 포함하는 수직 구조체;
    상기 제1 반도체 패턴과 적어도 하나의 상기 전극들 사이의 데이터 저장막;
    상기 기판의 제2 영역 상의 트랜지스터; 및
    상기 트랜지스터에 접속하는 제1 콘택을 포함하되,
    상기 제1 콘택은 제1 부분 및 상기 제1 부분 상의 제2 부분을 포함하고,
    상기 제1 및 제2 부분들 각각의 직경은, 상기 기판과 수직하게 멀어질수록 증가하고,
    상기 제1 부분의 상부의 직경은 상기 제2 부분의 하부의 직경보다 큰 3차원 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 적층 구조체의 상기 적어도 하나의 전극들에 접속하는 제2 콘택을 더 포함하되,
    상기 제2 콘택의 측벽은 연속적인 프로파일을 갖는 3차원 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 콘택의 측벽은, 상기 제1 부분과 상기 제2 부분 사이의 경계에서 계단식 프로파일을 갖는 3차원 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 트랜지스터는 소스/드레인 영역을 갖는 활성 영역, 및 상기 활성 영역 상의 게이트 전극을 포함하고,
    상기 제1 콘택은 상기 소스/드레인 영역 및 상기 게이트 전극 중 적어도 하나와 접촉하는 3차원 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제2 영역 상에, 상기 트랜지스터를 덮는 버퍼막, 및 상기 버퍼막 상의 식각 정지막을 더 포함하되,
    상기 제1 콘택은 상기 식각 정지막 및 상기 버퍼막을 관통하는 3차원 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 트랜지스터의 게이트 전극 상의 상기 식각 정지막의 상면의 레벨은, 상기 트랜지스터의 소스/드레인 영역 상의 상기 식각 정지막의 상면의 레벨보다 더 높은 3차원 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 버퍼막은 평탄화된 상면을 갖는 3차원 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 적층 구조체는 상기 제2 영역 상으로 연장되지 않는 3차원 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 적층 구조체는 상기 기판의 제3 영역 상으로 연장되고,
    상기 적층 구조체는 상기 제3 영역 상에서 계단식 구조를 가지며,
    상기 3차원 반도체 메모리 장치는, 상기 제3 영역 상의 상기 적층 구조체를 관통하는 더미 구조체를 더 포함하는 3차원 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 제2 영역은 로우 디코더 영역, 페이지 버퍼 영역, 칼럼 디코더 영역 또는 제어 회로 영역인 3차원 반도체 메모리 장치.
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CN201810373132.7A CN108735760B (zh) 2017-04-25 2018-04-24 三维半导体存储器装置
US16/417,834 US10748634B2 (en) 2017-04-25 2019-05-21 Three-dimensional semi-conductor memory devices including a first contact with a sidewall having a stepwise profile

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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102343847B1 (ko) * 2017-04-25 2021-12-28 삼성전자주식회사 3차원 반도체 메모리 장치
KR102570901B1 (ko) * 2017-11-20 2023-08-25 삼성전자주식회사 3차원 반도체 소자
JP2019161059A (ja) * 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
KR20190122431A (ko) * 2018-04-20 2019-10-30 삼성전자주식회사 반도체 메모리 소자
KR102666113B1 (ko) * 2018-10-08 2024-05-17 삼성전자주식회사 3차원 반도체 메모리 소자
KR20200078784A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
KR20200080464A (ko) * 2018-12-26 2020-07-07 삼성전자주식회사 3차원 반도체 메모리 장치
CN110246843B (zh) * 2019-06-27 2020-10-27 长江存储科技有限责任公司 一种3d nand存储器件
KR102633484B1 (ko) * 2019-07-10 2024-02-05 삼성전자주식회사 더미 패턴들을 갖는 반도체 소자들
KR20210012336A (ko) 2019-07-24 2021-02-03 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
WO2021026819A1 (en) * 2019-08-14 2021-02-18 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
KR20210052934A (ko) * 2019-11-01 2021-05-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11257834B2 (en) * 2020-01-15 2022-02-22 Micron Technology, Inc. Microelectronic devices including corrosion containment features, and related electronic systems and methods
KR20210097463A (ko) * 2020-01-30 2021-08-09 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
KR20210109703A (ko) * 2020-02-27 2021-09-07 삼성전자주식회사 3차원 반도체 메모리 소자
CN111512439B (zh) * 2020-03-19 2021-08-31 长江存储科技有限责任公司 用于形成在三维存储器件中的接触结构的方法
KR20220102229A (ko) * 2021-01-13 2022-07-20 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 전자 시스템
CN115867970A (zh) * 2021-06-30 2023-03-28 长江存储科技有限责任公司 三维存储器装置及其形成方法
CN115812345A (zh) * 2021-06-30 2023-03-17 长江存储科技有限责任公司 三维存储器装置及其形成方法
CN115803882A (zh) 2021-06-30 2023-03-14 长江存储科技有限责任公司 三维存储器装置及其形成方法
WO2023272638A1 (en) 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
WO2023028829A1 (en) * 2021-08-31 2023-03-09 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009135219A (ja) * 2007-11-29 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
US20150069480A1 (en) * 2013-09-09 2015-03-12 Hiroyuki Kanaya Magnetic memory and manufacturing method thereof
KR20150053628A (ko) * 2013-11-08 2015-05-18 삼성전자주식회사 반도체 장치
US20160027796A1 (en) * 2014-07-28 2016-01-28 Hyung-Mo Yang Semiconductor devices
KR20160020019A (ko) * 2014-08-12 2016-02-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160094827A (ko) * 2015-01-30 2016-08-10 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100545865B1 (ko) * 2003-06-25 2006-01-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
DE102007052051B4 (de) 2007-10-31 2012-09-20 Advanced Micro Devices, Inc. Herstellung verspannungsinduzierender Schichten über einem Bauteilgebiet mit dichtliegenden Transistorelementen
KR101490429B1 (ko) * 2008-03-11 2015-02-11 삼성전자주식회사 저항 메모리 소자 및 그 형성 방법
KR101498676B1 (ko) 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
CN101740577A (zh) * 2008-11-12 2010-06-16 亚特伦工业有限公司 单次可程序化记忆单元及其操作方法
JP5305980B2 (ja) * 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR20120030193A (ko) * 2010-09-17 2012-03-28 삼성전자주식회사 3차원 반도체 장치의 제조 방법
US20120168858A1 (en) 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method of fabricating the same
KR101204675B1 (ko) 2011-02-15 2012-11-26 에스케이하이닉스 주식회사 커패시터 및 금속 콘택을 포함하는 반도체 소자 및 형성 방법
US9023696B2 (en) 2011-05-26 2015-05-05 Globalfoundries Inc. Method of forming contacts for devices with multiple stress liners
KR20130072523A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조방법
CN103367261B (zh) * 2013-07-24 2016-04-06 上海华虹宏力半导体制造有限公司 半导体结构的形成方法
JP2015053335A (ja) * 2013-09-05 2015-03-19 株式会社東芝 不揮発性記憶装置およびその製造方法
JP2015060874A (ja) * 2013-09-17 2015-03-30 株式会社東芝 不揮発性半導体記憶装置
US9263322B2 (en) 2013-09-18 2016-02-16 Globalfoundries Singapore Pte. Ltd. Reliable contacts
KR102245649B1 (ko) * 2014-03-31 2021-04-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102234266B1 (ko) * 2014-07-23 2021-04-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102235578B1 (ko) 2014-11-19 2021-04-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9515079B2 (en) 2014-12-16 2016-12-06 Sandisk Technologies Llc Three dimensional memory device with blocking dielectric having enhanced protection against fluorine attack
KR102298775B1 (ko) 2015-01-21 2021-09-07 에스케이하이닉스 주식회사 싱글 폴리 비휘발성 메모리 소자 및 그 제조방법
US9478561B2 (en) * 2015-01-30 2016-10-25 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
KR102365114B1 (ko) * 2015-08-28 2022-02-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9601577B1 (en) * 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
US9449986B1 (en) * 2015-10-13 2016-09-20 Samsung Electronics Co., Ltd. 3-dimensional memory device having peripheral circuit devices having source/drain contacts with different spacings
KR102005849B1 (ko) * 2015-11-14 2019-07-31 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법
KR102343847B1 (ko) * 2017-04-25 2021-12-28 삼성전자주식회사 3차원 반도체 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009135219A (ja) * 2007-11-29 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
US20150069480A1 (en) * 2013-09-09 2015-03-12 Hiroyuki Kanaya Magnetic memory and manufacturing method thereof
KR20150053628A (ko) * 2013-11-08 2015-05-18 삼성전자주식회사 반도체 장치
US20160027796A1 (en) * 2014-07-28 2016-01-28 Hyung-Mo Yang Semiconductor devices
KR20160020019A (ko) * 2014-08-12 2016-02-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160094827A (ko) * 2015-01-30 2016-08-10 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법

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