KR20120030193A - 3차원 반도체 장치의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 160
- 238000000034 method Methods 0.000 title claims abstract description 124
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000010410 layer Substances 0.000 claims abstract description 568
- 239000011229 interlayer Substances 0.000 claims abstract description 242
- 230000002093 peripheral effect Effects 0.000 claims abstract description 218
- 239000010409 thin film Substances 0.000 claims abstract description 183
- 239000000758 substrate Substances 0.000 claims abstract description 114
- 238000005498 polishing Methods 0.000 claims abstract description 113
- 239000010408 film Substances 0.000 claims description 218
- 238000013500 data storage Methods 0.000 claims description 77
- 238000007517 polishing process Methods 0.000 claims description 55
- 239000000463 material Substances 0.000 claims description 50
- 238000000151 deposition Methods 0.000 claims description 21
- 238000000059 patterning Methods 0.000 claims description 21
- 239000000126 substance Substances 0.000 claims description 17
- 239000004020 conductor Substances 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 claims description 8
- 230000000149 penetrating effect Effects 0.000 claims description 7
- 230000008569 process Effects 0.000 description 81
- 238000005530 etching Methods 0.000 description 64
- 239000012535 impurity Substances 0.000 description 33
- 229910052581 Si3N4 Inorganic materials 0.000 description 24
- 229910052751 metal Inorganic materials 0.000 description 24
- 239000002184 metal Substances 0.000 description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 24
- 239000008186 active pharmaceutical agent Substances 0.000 description 22
- 230000000903 blocking effect Effects 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 19
- 238000009413 insulation Methods 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- 125000006850 spacer group Chemical group 0.000 description 18
- 238000002955 isolation Methods 0.000 description 17
- 239000002002 slurry Substances 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 101100058970 Arabidopsis thaliana CALS11 gene Proteins 0.000 description 10
- 101100058964 Arabidopsis thaliana CALS5 gene Proteins 0.000 description 10
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 10
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 10
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 10
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 10
- 101100341076 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) IPK1 gene Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- 101150064834 ssl1 gene Proteins 0.000 description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 9
- 239000010937 tungsten Substances 0.000 description 9
- 229910052721 tungsten Inorganic materials 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 8
- 238000011049 filling Methods 0.000 description 7
- 230000010365 information processing Effects 0.000 description 7
- 230000010354 integration Effects 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 238000005137 deposition process Methods 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 2
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium dioxide Chemical compound O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 235000014653 Carica parviflora Nutrition 0.000 description 1
- 241000243321 Cnidaria Species 0.000 description 1
- 101100028951 Homo sapiens PDIA2 gene Proteins 0.000 description 1
- IMSOBGJSYSFTKG-PKPIPKONSA-N Lysinoalanine Chemical compound OC(=O)[C@@H](N)CCCCNCC(N)C(O)=O IMSOBGJSYSFTKG-PKPIPKONSA-N 0.000 description 1
- 102100036351 Protein disulfide-isomerase A2 Human genes 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- KOPBYBDAPCDYFK-UHFFFAOYSA-N caesium oxide Chemical compound [O-2].[Cs+].[Cs+] KOPBYBDAPCDYFK-UHFFFAOYSA-N 0.000 description 1
- 229910001942 caesium oxide Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910000457 iridium oxide Inorganic materials 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000007521 mechanical polishing technique Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910000484 niobium oxide Inorganic materials 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910021642 ultra pure water Inorganic materials 0.000 description 1
- 239000012498 ultrapure water Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치가 제공된다. 3차원 반도체 장치의 제조 방법은 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 준비하고, 주변회로 영역의 기판 상에, 셀 어레이 영역의 기판을 노출시키며 주변 회로들을 포함하는 주변 구조체를 형성하고, 주변 구조체가 형성된 기판 전면에, 제 1 및 제 2 물질막들을 번갈아 반복적으로 증착하여, 기판 상면에서 주변 구조체의 높이보다 큰 높이를 갖는 박막 구조체를 형성하고, 주변 구조체 상에서 박막 구조체를 제거하여, 셀 어레이 영역의 기판 상에 셀 구조체를 형성하고, 주변 구조체 및 셀 구조체를 덮는 층간 절연막을 형성하고, 층간 절연막 상에 연마 정지막을 형성하고, 주변 회로 영역 상의 연마 정지막을 평탄화 종료점으로 이용하여 층간 절연막을 평탄화하는 것을 포함한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 더욱 상세하게는 3차원 반도체 장치의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 그러나, 3차원 반도체 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 고집적화가 용이한 3차원 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 장치의 제조 방법은 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 준비하고, 주변회로 영역의 기판 상에, 셀 어레이 영역의 기판을 노출시키며 주변 회로들을 포함하는 주변 구조체를 형성하고, 주변 구조체가 형성된 기판 전면에, 제 1 및 제 2 물질막들을 번갈아 반복적으로 증착하여, 기판 상면에서 주변 구조체의 높이보다 큰 높이를 갖는 박막 구조체를 형성하고, 주변 구조체 상에서 박막 구조체를 제거하여, 셀 어레이 영역의 기판 상에 셀 구조체를 형성하고, 주변 구조체 및 셀 구조체를 덮는 층간 절연막을 형성하고, 층간 절연막 상에 연마 정지막을 형성하고, 주변 회로 영역 상의 연마 정지막을 평탄화 종료점으로 이용하여 층간 절연막을 평탄화하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 제조 방법은 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 준비하고, 기판 상에, 제 1 및 제 2 물질막들이 번갈아 반복적으로 적층되되, 셀 어레이 영역과 주변 회로 영역 사이에서 계단 모양을 갖는 콘택부를 포함하는 박막 구조체를 형성하고, 셀 어레이 영역에서 박막 구조체를 관통하는 반도체 패턴을 포함하는 관통 구조체들을 형성하고, 박막 구조체가 형성된 기판 전면에, 셀 어레이 영역과 주변 회로 영역 사이에 높이 차를 갖는 층간 절연막을 형성하고, 층간 절연막 상에 연마 정지막을 형성하고, 관통 구조체들의 상면들과 주변 회로 영역 상의 연마 정지막을 평탄화 종료점으로 이용하여 층간 절연막을 평탄화함으로써, 주변 회로 영역의 기판 및 박막 구조체의 콘택부를 덮는 층간 절연 패턴을 형성하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 3차원 반도체 장치의 제조 방법은 셀 어레이 영역, 주변 회로 영역 및 셀 어레이 영역과 주변 회로 영역 사이의 콘택 영역을 포함하는 기판을 준비하고, 주변 회로 영역의 기판 상에 주변 회로들을 포함하는 주변 구조체를 형성하고, 셀 어레이 영역의 기판 상에 제 1 및 제 2 물질막들이 번갈아 반복적으로 적층되어 주변 구조체보다 두꺼운 박막 구조체를 형성하되, 박막 구조체는 셀 어레이 영역에서 콘택 영역으로 연장되어 콘택 영역에서 계단 모양을 가지며, 주변 구조체 및 박막 구조체를 덮는 층간 절연막을 형성하고, 층간 절연막 상에, 주변 회로 영역에서 콘택 영역으로 연장되어 적어도 하나의 제 1 물질막의 상부를 덮는 연마 정지 패턴을 형성하고, 연마 정지 패턴을 평탄화 종료점으로 이용하여, 층간 절연막을 평탄화하는 것을 포함한다.
본 발명의 3차원 반도체 장치의 제조 방법에 따르면, 셀 어레이 영역에 수직적으로 적층된 복수의 메모리 셀들을 형성함에 따라, 셀 어레이 영역과 주변 회로 영역에서의 구조물들 간의 높이 차가 증가할 수 있으며, 적층된 구조의 메모리 셀들을 덮는 층간 절연막에는 셀 어레이 영역과 주변 회로 영역 사이에서 단차가 존재할 수 있다. 이와 같이, 단차가 존재하는 층간 절연막을 평탄화하기 전에 연마 정지막을 형성함으로써, 단차가 존재하는 층간 절연막을 평탄화할 때, 메모리 셀들과 주변 회로들을 연결하는 콘택 영역 및 주변 회로 영역에서 디싱(dishing) 현상이 발생하는 것을 방지할 수 있다.
나아가, 층간 절연막을 평탄화하는 동안에 셀 어레이 영역에서 반도체 패턴들 상부에 형성된 콘택 패드들이 손실되는 것을 방지할 수 있다. 또한, 층간 절연막을 관통하여 수직적으로 적층된 구조의 메모리 셀들에 연결되는 콘택 플러그들 및 배선들을 형성하기 위한 공정 마진을 확보할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 블록도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 3는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 4는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 5a 내지 도 14a 및 도 5b 내지 도 14b는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 나타내기 위한 단면도들로서, 도 5a 내지 도 13a는 도 4의 xz 단면과 주변 회로 영역의 일부분을 나타내며, 도 5b 내지 도 13b는 도 4의 yz 단면을 나타낸다.
도 15a 내지 도 15d는 도 14b의 A 부분을 나타내는 도면들이다.
도 16은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 변형례를 나타내는 단면도이다.
도 17a 내지 도 22a 및 도 17b 내지 도 22b는 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 23 내지 도 30은 본 발명의 제 2 실시예들의 변형례를 설명하기 위한 단면도들이다.
도 31 내지 도 34는 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 35는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 36은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 37은 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 3는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 4는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 5a 내지 도 14a 및 도 5b 내지 도 14b는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 나타내기 위한 단면도들로서, 도 5a 내지 도 13a는 도 4의 xz 단면과 주변 회로 영역의 일부분을 나타내며, 도 5b 내지 도 13b는 도 4의 yz 단면을 나타낸다.
도 15a 내지 도 15d는 도 14b의 A 부분을 나타내는 도면들이다.
도 16은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 변형례를 나타내는 단면도이다.
도 17a 내지 도 22a 및 도 17b 내지 도 22b는 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 23 내지 도 30은 본 발명의 제 2 실시예들의 변형례를 설명하기 위한 단면도들이다.
도 31 내지 도 34는 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 35는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 36은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 37은 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판(10) 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판(10) 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 개략 블록도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치는 셀 어레이 영역(CAR), 워드라인 콘택 영역(WCTR)및 주변 회로 영역(C/P)을 포함할 수 있다.
셀 어레이 영역(CAR)에는 3차원적으로 배치되는 메모리 셀들과, 메모리 셀들과 전기적으로 연결되는 비트 라인들 및 워드 라인들이 형성될 수 있다. 워드라인 콘택 영역(WCTR)은 셀 어레이 영역(CAR)과 주변 회로 영역(C/P) 사이에 배치될 수 있으며, 워드라인 콘택 영역들(WCTR)에는 메모리 셀들과 주변 회로들을 연결하는 콘택 플러그들 및 배선들이 형성될 수 있다. 주변 회로 영역(C/P)에는 메모리 셀들의 구동 및 메모리 셀들에 저장된 데이터를 판독하는 주변 회로들이 형성될 수 있다. 구체적으로, 주변 회로 영역(C/P)에는 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다. 도 3는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다.
도 2를 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인들(CSL)은 복수 개가 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 3을 참조하면, 공통 소오스 라인(CSL)은 기판(10) 상에 배치되는 도전성 박막 또는 기판(10) 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL)은 기판(10)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(10) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은, 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수 개의 접지 선택 라인들(GSL1, GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL1, SSL2)을 포함한다. 일 실시예에서, 복수 개의 스트링 선택 라인들(SSL1, SSL2)은 도 2의 스트링 선택 라인들(SSL)을 구성할 수 있으며, 복수 개의 접지 선택 라인들(GSL1, GSL2)은 도 2의 접지 선택 라인들(GSL)을 구성할 수 있다. 그리고, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)은 기판(10) 상에 적층된 도전 패턴들일 수 있다.
또한, 셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL)에 접속하는 반도체 기둥(또는 수직 반도체 패턴; PL)을 포함할 수 있다. 반도체 기둥들(PL)은 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)을 관통하도록 형성될 수 있다. 다시 말해, 반도체 기둥들(PL)은 기판(10) 상에 적층된 복수 개의 도전 패턴들을 관통할 수 있다. 이에 더하여, 반도체 기둥(PL)은 몸체부(B) 및 몸체부(B)의 일단 또는 양단에 형성되는 불순물 영역들(D)을 포함할 수 있다. 예를 들면, 드레인 영역(D)이 반도체 기둥(PL)의 상단(즉, 몸체부(B)와 비트라인(BL) 사이)에 형성될 수 있다.
워드라인들(WL0-WL3)과 반도체 기둥들(PL) 사이에는 데이터 저장막(DS)이 배치될 수 있다. 일 실시예에 따르면, 데이터 저장막(DS)은 전하저장막일 수 있다. 예를 들면, 데이터 저장막(DS)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
접지 선택 라인들(GSL1, GSL2)과 반도체 기둥들(PL) 사이 또는 스트링 선택 라인들(SSL1, SSL2)과 반도체 기둥(PL) 사이에는, 트랜지스터의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 여기서, 유전막은 데이터 저장막(DS)과 동일한 물질로 형성될 수도 있으며, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
이와 같은 구조에서, 반도체 기둥들(PL)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 반도체 기둥(PL)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)를 구성할 수 있다. 이와 달리, 반도체 기둥들(PL)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다.
이러한 경우, 접지 선택 라인들(GSL1, GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL1, SSL2)은 선택 트랜지스터 및 셀 트랜지스터의 게이트 전극들로서 각각 사용될 수 있다. 그리고, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)에 인가되는 전압으로부터의 기생 전계(fringe field)에 의해 반도체 기둥들(PL)에 반전 영역들(inversion regions)이 형성될 수 있다. 여기서, 반전 영역의 최대 거리(또는 폭)는 반전영역을 생성시키는 워드라인들 또는 선택 라인들의 두께보다 클 수 있다. 이에 따라, 반도체 기둥에 형성되는 반전 영역들은 수직적으로 중첩되어, 공통 소오스 라인(CSL)으로부터 선택된 비트라인을 전기적으로 연결하는 전류 통로를 형성한다.
즉, 셀 스트링(CSTR)은 하부 및 상부 선택 라인들(GSL1, GSL2, SSL1, SSL2)에 의해 구성되는 접지 및 스트링 트랜지스터들과 워드 라인들(WL0-WL3)에 의해 구성되는 셀 트랜지스터들(도 2의 MCT)이 직렬 연결된 구조를 가질 수 있다.
도 2 및 도 3을 참조하여 설명된 3차원 반도체 메모리 장치의 동작에 대해 간단히 설명하면 다음과 같다. 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 동작 방법은 이에 제한되지 않으며 다양하게 변형될 수 있다.
먼저, 메모리 셀들에 데이터를 기입하는 프로그램 동작에 대해 설명한다. 동일층에 위치하는 워드 라인들(WL0-WL3)에 동일한 전압이 인가되며, 서로 다른 층에 위치하는 워드 라인들(WL0-WL3)에는 서로 다른 전압들이 인가될 수 있다. 그리고, 선택된 메모리 셀을 포함하는 층의 워드 라인들(WL0-WL3)에는 프로그램 전압(V- PGM)이 인가되고, 비선택된 층의 워드 라인들(WL0-WL3)에는 패스 전압(VPASS)이 인가된다. 여기서, 프로그램 전압(VPGM -)은 약 10~20V의 고전압이며, 패스 전압(VPASS -) 전압은 메모리 셀 트랜지스터들을 턴-온시킬 수 있는 전압이다. 또한, 선택된 메모리 셀 트랜지스터과 연결된 비트 라인(BL)에는 0V가 인가되며, 다른 비트 라인들(BL)에는 Vcc 전압(즉, 전원 전압)이 인가된다. 그리고, 접지 선택 라인들(GSL)에는 0V(즉, 접지 전압)가 인가되어, 접지 선택 트랜지스터들 모두 턴-오프된다. 나아가, 선택된 스트링 선택 라인(SSL)에는 Vcc 전압이 인가되고, 비선택된 스트링 선택 라인(SSL)에는 0V가 인가된다. 이와 같은 전압 조건에서, 선택된 스트링 선택 트랜지스터(SST)와 선택된 셀 스트링(CSTR)에 포함된 메모리 셀 트랜지스터들(MCT)이 턴 온될 수 있다. 그러므로, 선택된 셀 스트링(CSTR)에 포함된 메모리 셀 트랜지스터들(MCT)의 채널은 선택된 비트 라인(BL)과 등전위(즉, 0V)를 갖는다. 이때, 선택된 메모리 셀 트랜지스터(MCT)의 워드 라인(WL0-WL3)에 고전압의 프로그램 전압(VPGM -)이 인가되기 때문에, F-N 터널링 현상이 발생하여 선택된 메모리 셀 트랜지스터에 데이터가 기입될 수 있다.
이어서, 메모리 셀들에 기입된 데이터를 독출하는 읽기 동작에 대해 설명한다. 동일층에 위치하는 워드 라인들(WL0-WL3)에 동일한 전압이 인가되며, 서로 다른 층에 위치하는 워드 라인들(WL0-WL3)에는 서로 다른 전압들이 인가될 수 있다. 구체적으로, 읽기 동작을 위해, 선택된 메모리 셀 트랜지스터(MCT)과 연결된 워드 라인(WL0-WL3)에 0V가 인가되며, 다른 층에 위치하는 비선택된 메모리 셀 트랜지스터들(MCT)의 워드 라인들(WL0-WL3)에는 읽기 전압(Vread)이 인가된다. 여기서, 읽기 전압(Vread)은 비선택된 메모리 셀 트랜지스터들을 턴-온시킬 수 있는 전압이다. 그리고, 선택된 비트 라인(BL)에는 약 0.4 ~ 0.9V의 비트 라인 전압이 인가될 수 있으며, 다른 비트 라인들(BL)에는 0V가 인가된다. 그리고, 공통 소오스 라인(CSL)에는 0V가 인가되고, 접지 선택 라인들(GSL)에 읽기 전압(Vread)이 인가되어, 선택된 메모리 셀 트랜지스터(MCT)의 채널이 공통 소오스 라인(CSL)과 연결될 수 있다. 또한, 선택된 스트링 선택 라인(SSL)에 읽기 전압(Vread)이 인가되고, 비선택된 스트링 선택 라인(SSL)에 0V가 인가된다. 이와 같은 전압 조건에서, 선택된 메모리 셀에 데이터(0 또는 1)에 따라 메모리 셀 트랜지스터(MCT)가 턴-온 또는 턴-오프될 수 있다. 선택된 메모리 셀 트랜지스터(MCT)가 턴-온되면, 셀 스트링(CSTR)에는 전류 흐름이 발생할 수 있으며, 셀 스트링(CSTR)에 흐르는 전류 변화를 선택된 비트 라인(BL)을 통해 검출할 수 있다.
예를 들어, 선택된 따라 메모리 셀 트랜지스터(MCT)에 전자들이 저장된 경우에, 선택된 메모리 셀 트랜지스터(MCT)는 턴-오프되고, 선택된 비트 라인(BL)의 전압이 공통 소오스 영역(CSL)으로 전달되지 않는다. 이와는 달리, 선택된 메모리 셀 트랜지스터(MCT)에 전자들이 저장되지 않은 경우, 선택된 메모리 셀은 읽기전압에 의하여 턴-온되고, 비트 라인(BL)의 전압은 공통 소오스 라인(CSL)으로 전달될 수 있다.
다음으로, 3차원 반도체 메모리 장치의 소거 동작에 대하여 설명한다. 일 실시예에 따르면, 메모리 셀 트랜지스터(MCT)에 저장된 전하를 반도체 기둥(PL)으로 방출하여 소거할 수 있다. 다른 실시예에 따르면, 데이터 저장막에 저장된 전하와 반대 타입의 전하를 데이터 저장막에 주입하여 소거할 수도 있다. 또 다른 실시예에 따르면, 메모리 셀 트랜지스터들 중에서 하나를 선택하여 소거하거나, 블록 단위의 메모리 셀 트랜지스터들(MCT)을 동시에 소거할 수도 있다.
이하, 도 4 및 도 5a 내지 도 14a와 도 5b 내지 도 14b를 참조하여, 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 4는 본 발명의 제 1 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 사시도이다. 도 5a 내지 도 14a 및 도 5b 내지 도 14b는 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 제조 방법을 나타내기 위한 단면도들로서, 도 5a 내지 도 13a는 도 4의 xz 단면과 주변 회로 영역의 일부분을 나타내며, 도 5b 내지 도 14b는 도 4의 yz 단면을 나타낸다. 도 15a 내지 도 15d는 도 14b의 A 부분을 나타내는 도면들이다.
도 4, 도 5a 및 도 5b를 참조하면, 주변 회로 영역(C/P)의 기판(10) 상에 메모리 셀들에 데이터를 기입 및 판독하기 위한 주변 회로들을 형성한다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다. 기판(10)은 셀 어레이 영역(CAR), 주변 회로 영역(C/P) 및 워드라인 콘택 영역(WCTR)을 포함할 수 있다. 또한, 기판(10)은 소자 분리막에 의해 활성 영역이 정의될 수 있다.
주변 회로들로는 도 1을 참조하여 설명한 것처럼, 워드라인 드라이버, 센스 앰프, 로우 및 칼럼 디코더들 및 제어 회로들이 형성될 수 있다. 일 실시예에 따르면, 도면에 도시된 것처럼, 주변 회로 영역(C/P)의 기판(10) 상에 주변 회로들을 구성하는 주변 트랜지스터들이 형성될 수 있다.
일 실시예에서, 주변 트랜지스터들은 다음과 같이 형성될 수 있다. 기판(10) 전면에 주변 게이트 절연막 및 주변 게이트막을 차례로 적층한다. 차례로 적층된 주변 게이트 절연막 및 주변 게이트막을 차례로 패터닝하여, 차례로 적층된 주변 게이트 패턴(22) 및 주변 게이트 절연 패턴(21)을 형성한다. 주변 게이트 패턴(22)은 주변 회로를 구성하는 주변 트랜지스터들의 게이트 전극들로 사용될 수 있으며, 불순물이 도핑된 폴로실리콘 또는 금속 물질로 형성될 수 있다. 주변 게이트 절연막은 주변 트랜지스터들의 게이트 절연막으로 이용될 수 있으며, 열산화 공정에 의해 형성되는 실리콘 산화막일 수 있다. 이어서, 주변 게이트 패턴(22)들 양측의 기판(10) 내에 주변 트랜지스터들의 소오스 및 드레인 전극들로 사용되는 주변 불순물 영역들(23)을 형성한다. 한편, 주변 게이트 패턴(22)을 형성시 하부 게이트 절연막(11)은 패터닝되지 않을 수 있다. 즉, 하부 게이트 절연막(11)이 셀 어레이 영역(CAR)에서 기판(10)의 상면을 덮을 수 있다.
이어서, 주변 트랜지스터들이 형성된 기판(10) 상에 주변 절연 패턴(30)이 형성될 수 있다. 주변 절연 패턴(30)은 실리콘 산화막으로 형성될 수 있으며, 주변 회로 영역(C/P)의 주변 회로들이 주변 절연 패턴(30)에 의해 매립될 수 있다.
주변 절연 패턴(30)은, 주변 회로 영역(C/P)에 주변 회로들을 형성한 후에 기판(10) 전면에 절연막을 증착하고, 셀 어레이 영역(CAR)에서 절연막을 제거하여 형성될 수 있다. 즉, 주변 절연 패턴(30)은 주변 회로 영역(C/P) 상에 국소적으로 형성되어 셀 어레이 영역(CAR) 및 워드라인 콘택 영역(WCTR)의 기판(10)을 노출시킬 수 있다. 그리고, 주변 절연 패턴(30) 상에는 도시된 것처럼, 주변 식각 정지막(32)이 형성될 수도 있다. 주변 식각 정지막(32)은 주변 절연 패턴(30)에 대해 식각 선택성을 갖는 물질(예를 들면, 실리콘 질화막)로 형성될 수 있다.
다음으로, 기판(10) 상에 박막 구조체(ST)를 형성한다. 일 실시예에 따르면, 박막 구조체(ST)는 복수의 절연막들(111~118) 및 복수의 희생막들(SC1~SC8)을 포함할 수 있으며, 기판(10)의 전면에 형성될 수 있다. 즉, 박막 구조체(ST)는 셀 어레이 영역(CAR) 및 워드라인 콘택 영역(WCTR)의 하부 게이트 절연막(11) 상에 형성될 수 있으며, 주변 회로 영역(C/P)의 식각 정지막(32) 또는 주변 절연 패턴(30) 상에 형성될 수 있다. 절연막들(111~118) 및 희생막들(SC1~SC8)은 증착공정을 통해 도시된 것처럼, 교대로 그리고 반복적으로 적층될 수 있다. 절연막들(111~118) 및 희생막들(SC1~SC8)은, 습식 식각 공정에서 식각 선택성을 갖는 물질들로 형성될 수 있다. 예를 들어, 절연막들(111~118)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 희생막들(SC1~SC8)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 절연막들(111~118)과 다른 물질일 수 있다. 일 실시예에서, 절연막들(111~118)은 실리콘 산화막으로 형성될 수 있으며, 도 3를 참조하여 설명한 것처럼, 반전 영역의 생성을 용이하게 하기 위해, 절연막들(111~118)은 고유전막들을 더 포함할 수 있다. 여기서, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전막들 중의 한가지(예를 들면, 실리콘 질화막, 실리콘 산화질화막)일 수 있다.
실시예들에서 희생막들(SC1~SC8)의 두께는 도 3을 참조하여 설명된 선택 및 메모리 셀 트랜지스터들의 채널 길이를 결정한다. 즉, 희생막들(SC1~SC8)은 셀 스트링들의 전기적 연결을 위해 도 3을 참조하여 설명한 것처럼, 반도체 기둥에 생성되는 반전 영역의 최대 폭보다 작은 두께를 가질 수 있다.
일 실시예에 따르면, 희생막들(SC1~SC8)은 서로 동일한 두께로 형성될 수 있다. 이와 달리, 희생막들(SC1~SC8) 중 최하층의 희생막(SC1)과 최상층의 희생막(SC8)은 그것들 사이에 위치한 희생막들(SC1~SC8)에 비해 두껍게 형성될 수 있다. 이 경우에, 최하층 및 최상층의 희생막들(SC1~SC8) 사이의 희생막들(SC1~SC8)은 서로 동일한 두께로 형성될 수 있다.
또한, 일 실시예에 따르면, 절연막들(111~118)은 서로 동일한 두께로 형성될 수 있다. 그리고, 절연막들(111~118) 중에서 최상부의 절연막(118)은 그 아래의 절연막들(111~117)에 비하여 두껍게 형성될 수 있다. 이 경우, 최상부의 절연막(118) 아래의 절연막들(111~117)은 서로 동일한 두께로 형성될 수 있다. 다른 실시예에 따르면, 절연막들(111~118) 중에서 소정 층에 형성되는 절연막들(111~118)(즉, 도 3에서, 하부 선택 라인과 워드 라인 사이의 절연막, 상부 선택 라인과 워드 라인 사이의 절연막)은, 도면에 도시된 것처럼, 다른 절연막들(111~118) 보다 두껍게 형성될 수 있다.
일 실시예에 따르면, 셀 어레이 영역(CAR)의 기판 상에서 박막 구조체(ST)의 높이는 주변 회로 영역에서 주변 절연 패턴의 높이의 적어도 2 배 이상 일 수 있다. 예를 들어 박막 구조체(ST)의 높이는 10000Å 내지 40000Å일 수 있다. 그리고, 박막 구조체에서 희생막들(SC1~SC8) 및 절연막들(111~118)의 적층 수는 2n(n은 양의 정수)개일 수 있으며, 주변 게이트 패턴(22)은 수직적 높이에 있어서, 기판(10)과 n번째 절연막 또는 희생막 사이에 배치될 수 있다.
도 4, 도 6a 및 도 6b를 참조하면, 박막 구조체(ST)를 패터닝하여 셀 어레이 영역(CAR)의 기판(10)을 노출시키는 개구부들(120)을 형성한다.
상세하게, 개구부들(120)을 형성하는 것은, 박막 구조체(ST) 상에 개구부들(120)의 위치를 정의하는 소정의 마스크 패턴(미도시)을 형성하는 것, 마스크 패턴(미도시)을 이용하여 박막 구조체(ST)를 이방성 식각하는 것을 포함한다.
개구부들(120)은 희생막들(SC1~SC8) 및 절연막들(111~118)의 측벽들을 노출시킬 수 있으며, 하부 게이트 절연막(11)을 관통하여 기판(10)의 상부면을 노출시킬 수 있다. 일 실시예에 따르면, 개구부들(120)을 형성하는 동안 오버 식각(over etch)에 의해 개구부(120)에 노출되는 기판(10)의 상부면이 소정 깊이 리세스될 수도 있다.
개구부(120)의 깊이는 개구부(120)의 폭보다 적어도 5배 이상 클 수 있으며, 이방성 식각 공정에 의해 기판(10)으로부터의 거리에 따라 다른 폭을 가질 수 있다. 즉, 기판(10)의 상부면에 가까울수록, 개구부(120)의 폭은 감소될 수 있다.
일 실시예에 따르면, 개구부들(120) 각각은 원통형 또는 직육면체의 홀 형태로 형성될 수 있으며, 기판(10)의 상면(도 4의 xy 평면) 상에 2차원적으로 그리고 규칙적으로 형성될 수 있다. 즉, 개구부들(120)은 서로 이격된 빈 공간들일 수 있다.
다른 실시예에 따르면, 수평적 모양에 있어서, 개구부들(120)은 라인 형태의 트렌치일 수도 있으며, 라인 형태의 개구부들(120)은 서로 평행하게 형성될 수 있다. 또 다른 실시예에 따르면, 개구부들(120)은 지그재그(zig zag) 배치될 수도 있다. 이와 같이, 개구부들(120)이 지그재그 형태로 배치될 경우, 일정한 면적 내에 보다 많은 수의 개구부들(120)이 배치될 수 있다.
한편, 다른 실시예에 따르면, 셀 어레이 영역(CAR)의 개구부들(120)을 형성할 때, 주변 회로 영역(C/P)에서 박막 구조체(ST)가 제거될 수도 있다. 즉, 개구부(120)를 형성하기 위한 이방성 식각 공정에 의해, 주변 회로 영역(C/P)의 식각 정지막(32) 또는 주변 절연 패턴(30)의 상면이 노출될 수도 있다.
도 4, 도 7a 및 도 7b를 참조하면, 개구부들(120) 내에 반도체 패턴들(121)을 형성한다.
반도체 패턴(121)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 반도체 패턴(121)은 불순물이 도핑된 반도체일 수 있으며, 또는, 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 반도체 패턴(121)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
반도체 패턴(121)은 화학기상증착 기술 또는 원자층 증착 기술을 사용하여 개구부들(120) 내에 형성될 수 있다. 반도체 패턴(121)은 비정질실리콘 또는 다결정실리콘을 증착한 후에 레이저 어닐링과 같은 열처리 공정을 통해 비정질실리콘 또는 다결정실리콘을 상전이시킴으로써 단결정 실리콘으로 형성될 수도 있다. 다른 실시예에 따르면, 개구부들(120)에 의해 노출된 기판(10)을 씨드층(seed layer)으로 이용하는 에피택시얼 공정을 수행하여 반도체 패턴들(121)을 형성할 수도 있다.
일 실시예에 따르면, 반도체 패턴(121)은 증착 기술을 이용하여 개구부들(120)이 정의된 박막 구조체(ST)에 반도체막 및 매립 절연막을 순차적으로 증착하고, 박막 구조체(ST)의 상면이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 일 실시예에서, 증착 기술을 이용하여 반도체 패턴(121)을 형성할 때, 반도체 패턴(121)은 개구부(120)의 폭의 절반 이하의 두께로 증착될 수 있다. 이러한 경우, 반도체 패턴(121)은 개구부(120)의 일부를 채우고 개구부(120)의 중심 부분에 빈 영역을 정의할 수 있다. 또한, 반도체 패턴(121)의 두께(즉, 쉘의 두께)는 반도체 메모리 장치의 동작시 반도체 패턴(121)에 생성될 공핍 영역의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들(grains)의 평균 길이보다 작을 수 있다. 즉, 반도체 패턴(121)은 개구부들(120) 내에 파이프 형태(pipe-shaped), 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 또한, 증착 기술을 이용하여 반도체 패턴(121)을 형성하는 경우, 반도체 패턴(121)과 기판(10) 사이에는 결정구조 차이로 인한 불연속적인 경계면이 형성될 수도 있다. 그리고, 반도체 패턴(121)에 의해 정의되는 빈 영역 내에는 매립 절연 패턴(122)이 채워질 수 있다. 매립 절연 패턴(122)은 갭필 특성이 우수한 절연물질로 형성될 수 있다. 예를 들어, 매립 절연 패턴(122)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막 등으로 형성될 수 있다.
다른 실시예에 따르면, 증착 기술을 이용하여 반도체 패턴(121)을 형성할 때, 반도체 패턴(121)은 개구부(120)의 폭의 절반 이상의 두께로 증착될 수 있다. 반도체막을 증착한 후에는 박막 구조체(ST)의 상면이 노출될 때까지 평탄화 공정을 수행하여 각각의 개구부들(120) 내에 반도체 패턴(121)을 형성할 수 있다. 이러한 경우, 반도체 패턴(121)은 증착 공정에 의해 원통형의 개구부(120) 내에 완전히 채워져 원기둥 형태를 가질 수도 있다.
한편, 개구부들(120)이 라인 형태로 형성된 경우, 개구부(120) 내에는 복수의 반도체 패턴들(121)이 그것들 사이에 절연 패턴들을 개재하여 형성될 수 있다. 이와 같이 반도체 패턴들(121)을 형성하는 것은, 개구부들(120) 내에 차례로 반도체막 및 매립 절연막을 형성하고, 반도체막 및 매립 절연막을 패터닝하여 개구부(120) 내에 직사각형태의 평면을 갖는 반도체 패턴(121)을 형성할 수 있다. 이러한 경우 반도체 패턴(121)은 실질적으로 U자 형태의 모양을 가질 수 있다.
반도체 패턴들(121)을 형성한 후에는, 반도체 패턴들(121) 각각의 상부에 콘택 패드들(123)이 형성될 수 있다. 일 실시예에서, 콘택 패드들(123)은 매립 절연 패턴(122) 및 반도체 패턴(121)의 상면에 형성될 수 있다. 예를 들어, 콘택 패드들(123)은 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 불순물 영역일 수 있다. 그리고, 콘택 패드들(123)은 반도체 패턴(121)의 도전형과 반대되는 도전형을 가질 수 있으며, 이에 따라, 도전 패드(123)는 반도체 패턴(121)과 다이오드를 구성할 수 있다.
일 실시예에 따르면, 콘택 패드들(123)을 형성하는 것은, 반도체 패턴들(121) 및 매립 절연 패턴(122)들을 형성한 후, 매립 절연 패턴(122)들의 상면들을 리세스시키고, 매립 절연 패턴(122)들이 제거된 영역에 도전 패턴(폴리실리콘 패턴 또는 금속 패턴)을 채우는 것을 포함할 수 있다. 다른 실시예에 따르면, 콘택 패드들(123)을 형성하는 것은, 반도체 패턴들(121)이 형성된 박막 구조체(ST) 상에 도전막을 증착하고, 게이트 도전막을 패터닝하여 반도체 패턴들(121) 각각의 상면에 도전 패턴들을 형성하는 것을 포함할 수 있다. 여기서, 도전막은 금속성 물질(예를 들면, 텅스텐)로 형성될 수 있으며, 이러한 경우, 도전막을 형성하는 것은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함한다.
또 다른 실시예에 따르면, 콘택 패드들(123)을 형성하는 것은, 박막 구조체(ST) 상에 상부 절연막(미도시)을 형성하고, 상부 절연막을 패터닝하여 반도체 패턴들(121)을 노출시키는 홀들을 형성하고, 홀들 내에 폴리실리콘 패턴들을 형성하는 것을 포함한다. 또 다른 실시예에 따르면, 반도체 패턴들(121)의 상부 부분에 반도체 패턴(121)과 반대되는 도전형의 불순물을 이온 주입하여 콘택 패드들(123)이 형성될 수도 있다.
한편, 셀 어레이 영역(CAR)의 콘택 패드들(123)은 기판(10) 상에 게이트 전극들을 형성한 후에 형성될 수도 있다. 또 다른 실시예에 따르면, 셀 어레이 영역(CAR)의 반도체 패턴들(121) 및 콘택 패드들(123)은 도 9a 내지 도 11b를 참조하여 설명되는 층간 절연 패턴(134)을 형성한 후에 형성될 수도 있다.
도 4, 도 8a 및 도 8b를 참조하면, 박막 구조체(ST')를 패터닝하여, 워드라인 콘택 영역(WCTR)에서 계단식 구조(stepwise structure)를 갖는 박막 구조체(ST')를 형성한다. 계단식 구조로 박막 구조체(ST')를 형성함에 따라, 후속해서 형성되는 워드 라인들과 주변 회로들 간의 전기적 연결이 용이할 수 있다.
일 실시예에 따르면, 박막 구조체(ST')를 패터닝하는 것은, 마스크 패턴(MP)의 수평적 면적을 감소시키는 공정과 박막 구조체(ST')를 식각하는 공정을 번갈아 반복적으로 수행하는 것을 포함할 수 있다.
마스크 패턴(MP)은 절연막들 및 희생막들(SC1~SC8)을 구성하는 물질들에 대해 식각 선택성을 갖는 물질들 중의 한가지일 수 있다. 일 실시예에 따르면, 마스크 패턴(MP)은 유기물들 중의 한가지 또는 포토레지스트 물질들 중의 한가지일 수 있다. 또한, 마스크 패턴(MP)의 두께는 워드라인 콘택 영역(WCTR)의 넓이 보다 클 수 있다.
마스크 패턴(MP)의 수평적 면적을 감소시키는 공정은, 마스크 패턴(MP)에 의해 노출되는 영역을 확장하는 것으로서, 마스크 패턴(MP)의 폭 및 두께는 박막 구조체(ST')를 식각하는 공정이 반복적으로 수행됨에 따라 감소될 수 있다. 나아가, 마스크 패턴(MP)은 최하층의 하부 절연막(11)부터 최상층의 절연막이 패터닝될 때까지 박막 구조체(ST')의 상부에 잔류할 수 있다. 그리고, 계단식 구조를 갖는 박막 구조체(ST')를 형성한 후에 마스크 패턴(MP)을 제거하는 공정이 수행될 수 있다.
박막 구조체(ST')를 식각하는 공정은 적층된 희생막들(SC1~SC8)의 수에 따라 달라질 수 있다. 그리고, 마스크 패턴(MP)의 수평적 면적이 감소함에 따라 박막 구조체(ST')를 식각하는 공정에서 식각량이 줄어들 수 있다. 박막 구조체(ST')를 식각하는 공정이 반복적으로 수행됨에 따라, 절연막들의 끝단 부분들이 하부에서부터 순차적으로 노출될 수 있다. 다시 말해, 워드라인 콘택 영역(WCTR)에서 박막 구조체(ST')를 구성하는 절연막들 각각의 상면이 노출될 수 있다. 이와 달리, 워드라인 콘택 영역(WCTR)에서 계단식 구조를 갖는 박막 구조체(ST')에서 절연막들 대신 희생막들(SC1~SC8) 각각의 상면들이 노출될 수도 있다.
이와 같이, 계단식 구조를 갖는 박막 구조체(ST')를 형성함에 따라, 워드라인 콘택 영역(WCTR) 상에 절연막들 및 희생막들(SC1~SC8)의 끝단 부분들이 위치할 수 있다. 그리고, 절연막들 및 희생막들(SC1~SC8)은 기판(10)에서부터 상부로 갈수록 면적이 감소될 수 있다. 다시 말해, 희생막들(SC1~SC8) 및 절연막들(111~118)은 기판(10)으로부터 멀어질수록, 희생막들(SC1~SC8) 및 절연막들(111~118)의 일측벽들이 주변 회로 영역(C/P)으로부터 멀어질 수 있다. 그리고, 계단식 구조(stepwise structure)를 갖는 박막 구조체(ST')의 높이는 약 15000Å 내지 40000Å일 수 있다. 계단식 구조(stepwise structure)를 갖는 박막 구조체(ST')의 상면과 주변 회로 영역(C/P)의 주변 게이트 패턴(22)의 상면 간의 높이 차이는 약 10000Å 내지 30000Å 일 수 있다.
한편, 일 실시예에 따르면, 박막 구조체(ST')의 패터닝 공정에 의해 주변 회로 영역(C/P)과 인접한 워드라인 콘택 영역(WCTR)에서 기판(10)의 일부분이 노출될 수 있다. 또한, 박막 구조체(ST')를 패터닝함에 따라, 주변 회로 영역(C/P)에서의 박막 구조체(ST')가 제거될 수 있다. 즉, 주변 회로 영역(C/P)의 주변 절연 패턴(30) 또는 식각 정지막(32)이 노출될 수 있다.
나아가, 박막 구조체(ST')를 패터닝하여 주변 회로 영역(C/P)에서 박막 구조체(ST')가 제거되고 나면, 셀 어레이 영역(CAR)에 형성된 박막 구조체(ST')와, 주변 회로 영역(C/P)에 형성된 구조물들 간에 높이차가 존재한다. 일 실시예에 따르면, 박막 구조체(ST')의 최상면과 주변 절연 패턴(30)의 최상면 간의 높이 차이가 존재한다. 이러한 높이 차이는 3차원 반도체 메모리 장치의 집적도가 커짐에 따라, 즉, 희생막들(SC1~SC8) 및 절연막들(111~118)의 층수가 증가함에 따라 커질 수 있다.
이어서, 도 4, 도 9a 및 도 9b를 참조하면, 기판(10)의 전면 상에 박막 구조체(ST') 및 주변 회로들을 덮는 층간 절연막(130)을 형성한다.
층간 절연막(130)은 박막 구조체(ST')의 희생막들(SC1~SC8)을 제거하는 공정에서 희생막들(SC1~SC8)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 이와 달리, 층간 절연막(130)은 박막 구조체(ST')의 희생막들(SC1~SC8)을 제거하는 공정에서 절연막들(111~118) 및 희생막들(SC1~SC8)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다.
층간 절연막(130)은 PVD(Physical Vapor Deposition) 방법, CVD(Chemical Vapor Deposition)방법, SACVD(Sub-Atmospheric Chemical Vapor Deposition)방법, LPCVD(Low Pressure Chemical Vapor Deposition)방법, PECVD(Plasma Enhanced Chemical Vapor Deposition)방법 또는 HDP CVD(High Density Plasma Chemical Vapor Deposition)방법을 사용하여 형성될 수 있다.
이와 같은 증착 기술을 이용함에 따라, 층간 절연막(130)은 셀 어레이 영역(CAR)과 주변 회로 영역(C/P)에서 기판(10) 상의 구조물들 표면을 따라 컨포말하게 증착될 수 있다. 그리고, 층간 절연막(130)은 셀 어레이 영역(CAR)과 주변 회로 영역(C/P)에서의 구조물들 간의 높이차 이상의 두께로 증착될 수 있다. 즉, 주변 회로 영역(C/P)에서 층간 절연막(130)의 상면이 박막 구조체(ST')의 상면(즉, 콘택 패드들(123)의 상면)보다 위에 위치할 수 있도록, 층간 절연막(130)은 충분한 두께로 증착될 수 있다.
층간 절연막(130)은 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 층간 절연막(130)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질을 포함할 수도 있다.
증착 기술을 이용하여 형성된 층간 절연막(130)에는 구조물들의 높고 낮음에 따라 소정 영역들 간에 단차가 존재할 수 있다. 다시 말해, 셀 어레이 영역(CAR)에서 층간 절연막(130)의 상부면이 주변 회로 영역(C/P)에서 층간 절연막(130)의 상부면보다 높을 수 있다. 그리고, 셀 어레이 영역(CAR)과 주변 회로 영역(C/P) 사이(즉, 워드라인 콘택 영역(WCTR))에서 층간 절연막(130)은 경사진 상부면을 가질 수 있다.
일 실시예에서, 층간 절연막(130)은 셀 어레이 영역(CAR) 상의 상부 부분(upper portion)과, 주변 회로 영역(C/P) 상의 하부 부분(lower portion) 그리고, 상부 부분과 하부 부분을 연결하는 경사 부분(sloped portion)을 가질 수 있다. 그리고 상부 부분, 경사 부분 및 하부 부분이 경계 없이 연속적으로 연결되어 층간 절연막(130)을 구성한다. 상부 부분은 콘택 패드들(123)의 상부를 덮을 수 있으며, 경사 부분은 계단식 구조를 갖는 박막 구조체(ST')의 가장자리 부분을 덮을 수 있다. 그리고, 하부 부분은 주변 회로들의 상부를 덮을 수 있으며, 워드라인 콘택 영역(WCTR)으로 연장되어 박막 구조체(ST')의 가장자리 일부분을 덮을 수도 있다.
또한, 일 실시예에 따르면, 하부 부분의 상면(층간 절연막(130)의 가장 낮은 상면)은 박막 구조체(ST')의 상면보다 위에 위치할 수 있다. 그리고, 박막 구조체(ST')의 상면과 주변 회로 영역(C/P)에서 층간 절연막(130) 상면 사이의 높이차가 작을수록 후속 공정에서 층간 절연막(130)의 평탄도가 보다 향상될 수 있다.
이와 같이, 단차가 존재하는 즉, 굴곡을 갖는 층간 절연막(130) 상에 콘택 플러그들 및 배선들을 형성하는 후속 공정을 진행하는 경우, 콘택 플러그들 및 배선들을 형성하는데 어려움이 있다. 예를 들어, 콘택 플러그들의 형성을 위해 층간 절연막(130)에 콘택 홀들을 형성할 때 콘택 홀들이 완전히 오픈되지 않을 수 있으며, 배선들을 형성할 때 소정 영역들에서 배선들의 두께들이 달라질 수 있다.
이와 같은 문제를 해결하기 위해 층간 절연막(130)의 단차를 줄이는 평탄화 공정이 수행될 수 있다. 층간 절연막(130)을 평탄화하는 공정은 층간 절연막(130)이 덮는 구조물들의 최상면이 노출될 때까지 수행될 수 있다. 일 실시예에 따르면, 셀 어레이 영역(CAR)의 박막 구조체(ST')의 상면이 노출될 때까지 수행될 수 있다. 이 실시예에, 박막 구조체(ST')의 상면은 콘택 패드(123)의 상면과 실질적으로 동일한 평면에 위치하므로, 층간 절연막(130)을 평탄화하는 공정은 박막 구조체(ST')를 관통하는 콘택 패드들(123)이 노출될 때까지 수행될 수 있다.
한편, 층간 절연막(130)을 평탄화하기 위해, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정이 이용될 수 있다. 여기서, 화학적 기계적 연마 공정이란, 기판(10)(즉, 웨이퍼)의 표면과 연마 패드의 표면이 접촉된 상태에서, 연마액인 슬러리(slurry)를 공급하여 기판(10) 표면을 화학적으로 반응시키면서, 연마 패드와 기판(10)을 상대 회전시켜 물리적으로 반도체 표면의 단차 부분을 평탄화하는 기술이다. 이와 같은 CMP 공정을 수행할 때, 슬러리는 지정된 물질에 대해 최적의 연마 특성을 나타내도록 선택될 수 있다. 그리고, 서로 다른 물질들은 슬러리에 따라 서로 다른 제거율(removal rate)을 나타낼 수 있다.
한편, 층간 절연막(130)을 평탄화하는 CMP 공정이 층간 절연막(130)과 제거율이 다른 콘택 패드(123)가 노출될 때까지 진행되면, 층간 절연막(130)과 콘택 패드(123)가 서로 다른 제거율을 갖기 때문에 워드라인 콘택 영역(WCTR) 및 주변 회로 영역(C/P)의 층간 절연막(130) 상면이 보다 과도하게 제거될 수 있다. 다시 말해, 셀 어레이 영역(CAR)의 콘택 패드들(123)보다 층간 절연막(130)이 보다 빠르게 제거될 수 있다. 이에 따라, 워드라인 콘택 영역(WCTR) 및 주변 회로 영역(C/P)에서 평탄화 공정에 의해 층간 절연막(130)이 과도하게 제거되는 디싱(dishing) 현상이 발생할 수 있다. 또한, CMP 공정에서의 회학적 및 물리적 어택(attack)에 의해 주변 회로 영역(C/P)에 인접한 콘택 패드들(123)이 손실될 수 있다.
워드라인 콘택 영역(WCTR) 및 주변 회로 영역(C/P)에서 층간 절연막(130)에 디싱 현상이 발생되면, 층간 절연막(130)에 콘택 플러그들 및 배선들을 형성하는데 어려움이 있다. 또한, 콘택 패드들(123)이 손실됨에 따라, 셀 어레이 영역(CAR)에 형성된 콘택 패드들(123)의 산포가 불균일해질 수 있다. 나아가, 기판(10) 전체 즉, 웨이퍼의 중심 영역과, 웨이퍼의 가장자리 영역에 형성된 콘택 패드들(123)의 두께가 다를 수 있다.
이와 같이, 셀 어레이 영역(CAR)과 주변 회로 영역(C/P) 사이에 존재하는 단차는, 콘택 플러그 및 금속 배선을 형성하기 위한 패터닝 공정에서 초점심도(Depth Of Focus; DOF)에 대한 공정마진(process margin)을 감소시킨다. 따라서, 콘택 플러그들 및 배선들을 형성하는데 어려움이 있다.
한편, 실시예들에서는, 도 9a 및 도 9b에 도시된 것처럼, 층간 절연막(130)의 평탄화 공정시 셀 어레이 영역(CAR)의 콘택 패드들(123)의 손실을 방지하고, 워드라인 콘택 영역(WCTR) 및 주변 회로 영역(C/P)에서의 디싱 현상을 방지하기 위해 층간 절연막(130) 상에 연마 정지막(polishing stop layer)이 형성될 수 있다.
상세하게, 도 9a 및 도 9b를 참조하면, 셀 어레이 영역(CAR)과 주변 회로 영역(C/P) 사이에 단차가 존재하는 층간 절연막(130) 상에 연마 정지막(140)을 컨포말하게 형성한다.
연마 정지막(140)은 층간 절연막(130)의 화학적 기계적 연마 공정에서 워드라인 콘택 영역(WCTR) 및 주변 회로 영역(C/P)에서 디싱 현상이 발생하는 것을 방지하기 위한 희생막이다.
연마 정지막(140)은 화학기상증착 기술, 물리적기상증착 기술 또는 원자층증착 기술과 같은 증착 기술을 사용하여 형성될 수 있다. 그리고, 연마 정지막(140)은 층간 절연막(130)의 화학적 기계적 연마 공정에서 층간 절연막(130)의 제거율보다 제거율이 낮은 물질로 형성될 수 있다. 예를 들어, 연마 정지막(140)은 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 실리콘 카바이드(SiC), 실리콘 옥시카바이드(SiOC), 도전막, SiLK, 블랙 다이아몬드, CORAL, BN, ARC(anti-reflective coating)막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나 또는 이들의 조합으로 형성될 수 있다. 일 실시예에서, 연마 정지막(140)은 층간 절연막(130) 상에 형성되므로, 박막 구조체(ST)의 상면보다 위에 위치할 수 있다.
이어서, 도 10a 및 도 10b에 도시된 것처럼, 셀 어레이 영역(CAR)의 층간 절연막(130) 일부를 제거하여 층간 절연막(130)에 존재하는 셀 어레이 영역(CAR)과 주변 회로 영역(C/P) 간의 단차를 감소시킨다.
다시 말해, 셀 어레이 영역(CAR)에서 기판(10)의 상면으로부터 층간 절연막(130) 상면의 높이와, 주변 회로 영역(C/P)에서 기판(10)의 상면으로부터 층간 절연막(130) 상면의 높이의 차이를 감소시킨다.
구체적으로, 연마 정지막(140) 상에 셀 어레이 영역(CAR)을 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 이용하여 연마 정지막(140) 및 층간 절연막(130)을 이방성 식각할 수 있다.
한편, 층간 절연막(130) 일부를 제거할 때, 포토레지스트 패턴이 층간 절연막(130)의 경사 부분의 연마 정지막(140)을 노출시킬 수 있다. 그러나, 포토레지스트 패턴이 경사 부분의 상부를 노출시키는 경우, 이방성 식각 공정에 의해 층간 절연막(130)의 경사면이 리세스되어 층간 절연막(130)의 최저점이 박막 구조체(ST)의 상면 아래로 내려갈 수 있다. 이러한 경우, 후속하는 연마 공정을 통해 평탄한 상면을 갖는 절연 패턴을 형성할 수 없다. 따라서, 층간 절연막(130)에서 평탄한 상면을 갖는 상부 부분을 국소적으로 제거한다. 즉, 층간 절연막(130)의 상부 부분이 패터닝되어 상부 부분의 상면이 리세스될 수 있다.
이와 같이, 셀 어레이 영역(CAR)에서 층간 절연막(130)의 일부분이 제거됨에 따라, 셀 어레이 영역(CAR)에서 층간 절연막(130)의 상면과 주변 회로 영역(C/P)에서 층간 절연막(130)의 상면 간의 높이차가 줄어들 수 있다. 다시 말해, 층간 절연막(130)에서, 상부 부분의 상면과 하부 부분의 상면 간의 높이차가 감소될 수 있다. 여기서, 상부 부분의 상면은, 하부 부분의 상면보다 위에 위치하거나, 하부 부분의 상면과 실질적으로 동일하거나, 하부 부분의 상면보다 아래에 위치할 수 있다.
이와 같이, 셀 어레이 영역(CAR)에서 층간 절연막(130)의 일부분이 제거됨에 따라, 층간 절연막(130)의 경사 부분이 셀 어레이 영역(CAR)과 주변 회로 영역(C/P) 사이에 국소적으로 돌출된 형태로 잔류할 수 있다.
이후, 도 11a 및 도 11b를 참조하면, 층간 절연막(130)에 대해 화학적 기계적 연마 공정을 수행하여, 주변 회로 영역(C/P) 및 워드라인 콘택 영역(WCTR)에 평탄화된 층간 절연 패턴(134)을 형성한다.
일 실시예에서, 평탄화된 층간 절연 패턴(134)은 셀 어레이 영역(CAR)의 박막 구조체(ST)를 노출시킬 수 있으며, 셀 어레이 영역(CAR)의 콘택 패드들(123)의 상면을 노출시킬 수 있다. 그리고, 연마 정지막(140)은 층간 절연막(130)을 연마할 때, 주변 회로 영역(C/P) 및 워드라인 콘택 영역(WCTR)의 층간 절연막(130)이 과도하게 연마되는 것을 방지할 수 있다. 한편, 다른 실시예에 따르면, 셀 어레이 영역(CAR)의 콘택 패드들(123)은 층간 절연 패턴(134)을 형성한 후에 형성될 수도 있다. 이러한 경우, 층간 절연막(130)의 연마 공정은 셀 어레이 영역(CAR)의 반도체 패턴(121)의 상면이 노출될 때까지 수행될 수도 있다.
보다 상세하게, 층간 절연막(130)을 평탄화하는 것은, 셀 어레이 영역(CAR)과 주변 회로 영역(C/P) 사이에 국소적으로 돌출된 형태의 경사 부분을 제거하는 1차 연마 공정과, 콘택 패드들(123)의 상면들을 노출시키는 2차 연마 공정을 포함할 수 있다.
화학적 기계적 연마 공정에서 층간 절연막(130) 및 연마 정지막(140)의 제거율은, 예를 들어 슬러리의 타입, 연마 패드의 구성, 연마 헤드의 구조 및 타입, 연마 패드와 기판(10) 간의 상대적인 이동량, 연마패드에 대해 상대적으로 이동하는 동안 기판(10)에 가해지는 압력, 연마될 피쳐 패턴의 타입, 및 층간 절연막(130) 및 연마 정지막(140)의 균일성 등과 같은 다양한 요인들에 기초하여 결정될 수 있다.
일 실시예에서, 1차 연마 공정은 층간 절연막(130)의 최고점(highest point)이 층간 절연막(130)에서 상부 부분의 상면에 도달될 때까지 1차 연마 공정이 수행될 수 있다. 이에 따라, 워드라인 콘택 영역(WCTR)에서의 국부적인 단차를 제거할 수 있다.
1차 연마 공정은 층간 절연막(130)의 연마 전후 두께에 따라, 연마 시간(polishing time)을 조절하여 수행될 수 있다. 예를 들어, 1차 연마 공정은 엔드 포인트 검출(EPD: End Point Detection) 방법을 이용하여 제어될 수 있으며, 엔드 포인트 검출법(EPD)은 연마 공정을 수행하는 동안 연마 상태를 모니터링하여, 연마 공정의 종료점을 검출하는 방법이다. 즉, 1차 연마 공정을 진행할 때, 층간 절연막(130)의 초기 두께와, 층간 절연막(130)의 두께 변화를 측정하여 연마 시간을 조절할 수 있다. 일 실시예에서, 층간 절연막(130)에서 상부 부분의 상면이 하부 부분의 상면보다 높을 경우, 1차 연마 공정은 층간 절연막(130)의 최고점(highest point)이 상부 부분의 상면에 위치하도록 연마 시간이 조절될 수 있다. 이 때, 층간 절연막(130)의 1차 연마 공정은 박막 구조체(ST)의 콘택 패드들(123) 노출되지 않는 두께 내에서 절연막을 연마한다.
1차 연마 공정을 수행하는 동안, 층간 절연막(130)과 연마 정지막(140) 간에 선택비(예를 들어 4:1?10:1)를 갖는 슬러리가 공급될 수 있다. 예를 들어, 슬러리로는 실리카(silica) 슬러리, 세리아(ceria) 슬러리, 망가니아(mangania) 슬러리, 알루미나(alumina) 슬러리, 티타니아(titania) 슬러리, 지르코니아(zirconia) 또는 게르마니아(germania) 또는 이들의 조합이 이용될 수 있다. 일 실시예에서, 층간 절연막(130)이 실리콘 산화막으로 형성되고, 연마 정지막(140)이 실리콘 질화막으로 형성된 경우, 1차 연마 공정에서 실리카 및/또는 세리아 슬러리가 사용될 수 있다.
국소적으로 돌출된 형태의 경사 부분에는 1차 연마 공정 동안, 연마 패드에 의한 기계적 스트레스가 집중될 수 있다. 이에 따라, 국소적으로 돌출된 형태의 경사 부분이 평탄화되지 않고 부러질 수도 있다. 이 과정에서, 경사 부분을 덮는 연마 정지막(140)의 일부가 함께 제거될 수 있다. 이와 달리, 1차 연마 공정에서 층간 절연막(130)에 비해 연마 정지막(140)에 대한 제거율이 낮은 슬러리를 이용하는 경우, 연마 정지막(140) 아래의 경사 부분이 화학적으로 먼저 제거될 수 있으며 상부에 잔류하는 연마 정지막(140)의 일부는 기계적 스트레스에 의해 제거될 수 있다.
2차 연마 공정은 셀 어레이 영역(CAR)의 콘택 패드들(123)이 노출될 때까지 수행될 수 있다. 2차 연마 공정 또한 엔드 포인트 검출법(EPD) 방법을 이용하여 제어될 수 있으며, 2차 연마 공정에서는 제거율이 서로 다른 이종의 물질이 노출됨에 따라 연마 패드의 구동량 변화 및/또는 연마 공정에 의해 노출되는 막질의 광학적 변화를 검출하여 종료점을 검출할 수 있다.
2차 연마 공정을 수행할 때, 1차 연마 공정에서처럼 층간 절연막(130)과 연마 정지막(140) 간에 선택비(예를 들어 4:1?10:1)를 갖는 슬러리가 공급될 수 있다.
층간 절연막(130)에 대해 2차 연마 공정을 수행할 때, 연마 정지막(140)의 제거율이 층간 절연막(130)의 제거율보다 작으므로, 2차 연마 공정에서 연마 정지막(140) 아래의 하부 부분이 연마되는 것을 방지할 수 있다. 즉, 주변 회로 영역(C/P) 및 워드라인 콘택 영역(WCTR)의 층간 절연막(130)이 과도 연마되는 것을 방지 할 수 있다.
2차 연마 공정을 수행함에 따라, 셀 어레이 영역(CAR)의 콘택 패드들(123)의 상면이 노출될 수 있으며, 워드라인 콘택 영역(WCTR) 및 주변 회로 영역(C/P)을 덮는 평탄화된 층간 절연 패턴(134)이 형성될 수 있다. 그리고, 층간 절연 패턴(134) 상에는, 층간 절연막(130)의 하부 부분을 덮고 있던 연마 정지막(140)의 일부분이 잔류하여 연마 정지 패턴(142)이 형성될 수도 있다.
여기서, 연마 정지 패턴(142)은 주변 회로 영역(C/P)에서 워드라인 콘택 영역(WCTR)으로 연장되어 층간 절연 패턴(134)의 일부분을 덮을 수 있다. 즉, 연마 정지 패턴(142)은 도면에 도시된 것처럼, 계단식 구조를 갖는 박막 구조체(ST)의 가장자리 상에 형성될 수 있다. 다시 말해, 연마 정지 패턴(142)은 박막 구조체(ST)의 하부에 위치한 절연막들 및 희생막들(SC1~SC8)의 끝단 부분들의 상부를 덮을 수 있다. 그리고, 워드라인 콘택 영역(WCTR)에서 연마 정지 패턴(142)에 의해 커버되지 않은 층간 절연막(130)의 상면 일부에는 2차 연마 공정에 의해 오목한 상면이 형성될 수도 있다.
이와 같이 1차 및 2차 연마 공정들을 종료한 후에는, 초순수(DI water)를 이용하여 반도체 기판(10) 표면에 남아있는 슬러리 및 잔류물들을 제거할 수 있다.
또한, 일 실시예에 따르면, 1차 및 2차 연마 공정들을 수행한 후, 층간 절연 패턴(134) 상에 잔류하는 연마 정지 패턴(142)을 제거하는 공정이 수행될 수 있다. 구체적으로, 연마 정지 패턴(142)을 제거하기 위해, 층간 절연 패턴(134) 및 콘택 패드들(123)에 대해 식각 선택성을 갖는 식각 레서피를 이용하는 이방성 또는 등방성 식각 공정이 수행될 수 있다. 일 실시예에서 연마 정지 패턴(142)이 실리콘 질화막으로 형성된 경우, 인산을 포함하는 식각액을 사용하는 등방성 식각 공정이 수행될 수 있다.
한편, 일 실시예에서, 연마 정지 패턴(142)을 제거하는 공정은 별도의 식각 공정을 수행하지 않고, 도 12a 및 도 12b에 도시된 것처럼, 박막 구조체(ST)의 희생막들(SC1~SC8)을 제거하는 공정에서 연마 정지 패턴(142)이 함께 제거될 수도 있다.
구체적으로, 도 12a 및 도 12b를 참조하면, 워드라인 콘택 영역(WCTR) 및 주변 회로 영역(C/P) 상에 평탄화된 층간 절연 패턴(134)을 형성한 후에, 기판(10) 상에 차례로 적층되어 반도체 패턴들(121)의 측벽을 마주보는 게이트 전극들을 형성하는 공정을 실시한다. 게이트 전극들을 형성하는 공정은 반도체 패턴들(121) 사이에 박막 구조체(ST)를 구성하는 박막들 중의 일부 또는 전부를 관통하는 트렌치들(140)을 형성하는 것 및 박막 구조체(ST)의 희생막들(SC1~SC8)을 도전성 물질막으로 대체(replace)하는 것을 포함할 수 있다.
보다 상세히 설명하면, 박막 구조체(ST')를 패터닝하여 인접하는 반도체 패턴들(121) 사이에서 기판(10)을 노출시키는 트렌치들(140)이 형성될 수 있다. 일 실시예에서, 트렌치들(140)을 형성하는 것은, 박막 구조체(ST') 상에 트렌치들(140)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(ST')를 이방성 식각하는 것을 포함할 수 있다.
즉, 일 실시예에서 트렌치들(140)은 반도체 패턴들(121)로부터 이격되어, 희생막들(SC1~SC8) 및 절연막들(111~118)의 측벽들을 노출시킬 수 있다. 수평적 모양에 있어서, 트렌치들(140)은 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 트렌치들(140)은 적어도 희생막들(SC1~SC8) 중의 최하층의 상부면을 노출시키도록 형성될 수 있다. 일 실시예에 따르면, 트렌치들(140)을 형성하는 동안 오버 식각(over etch)에 의해 트렌치(141)에 노출되는 기판(10)의 상부면이 소정 깊이 리세스될 수 있다. 또한, 트렌치(141)는 이방성 식각 공정에 의해 기판(10)으로부터의 거리에 따라 다른 폭을 가질 수도 있다.
이와 같이, 트렌치들(140)을 형성함에 따라, 일 실시예에서 박막 구조체(ST')는 도 4에 도시된 것처럼, 일 방향으로 연장된 라인 형태를 가질 수 있다. 그리고, 하나의 라인 형태의 박막 구조체(ST')에는 일 방향으로 배열된 복수의 반도체 패턴들(121)이 관통할 수 있다. 이와 같이, 트렌치들(140)에 의해 라인 형태를 갖는 박막 구조체(ST')는 반도체 패턴(121)과 인접한 내측벽과, 트렌치(141)에 노출된 외측벽을 가질 수 있다. 즉, 교대로 그리고 반복적으로 적층된 희생 패턴들(SC1~SC8) 및 절연 패턴들(111~118)이 기판(10) 상에 형성될 수 있다.
한편, 다른 실시예에 따르면, 트렌치(141)는 라인 형태로 형성되되, 워드라인 콘택 영역(WCTR)에서 박막 구조체(ST')의 끝단 부분들이 잔류할 수 있다. 즉, 박막 구조체(ST')가 빗 형태(comb-shape) 또는 손가락 형태(finger-shape)으로 형성될 수 있다.
일 실시예에 따르면, 트렌치들(140)을 형성한 후에는 도 3을 참조하여 설명된 공통 소오스 라인으로 이용되는 불순물 영역이 트렌치(141)에 노출된 기판(10) 내에 국소적으로 형성될 수 있다. 즉, 트렌치들(140)이 형성된 박막 구조체(ST')는 불순물 영역을 형성하는 이온주입 공정시 마스크로 이용될 수 있다.
이어서, 박막 구조체(ST')의 희생막들(SC1~SC8)을 도전성 물질막으로 대체(replace)하는 공정을 수행한다. 대체 공정은 도 12a 및 도 12b에 도시된 것처럼, 트렌치들(140)에 의해 그 측벽들이 노출된 희생 패턴들(SC1~SC8)을 선택적으로 제거하여, 절연 패턴들(111~118) 사이에 리세스 영역들(142)을 형성하는 것과, 도 13a 및 도 13b에 도시된 것처럼, 리세스 영역들(142) 각각의 내부에 데이터 저장막(150) 및 게이트 전극들(161~168)을 형성하는 단계를 포함할 수 있다.
상세하게, 도 12a 및 도 12b를 참조하면, 리세스 영역들(142)은 절연 패턴들 사이의 희생 패턴들(SC1~SC8)을 제거함으로써 형성될 수 있다. 구체적으로, 리세스 영역들(142)은, 절연 패턴들에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생 패턴들(SC1~SC8)을 등방적으로 식각하여 형성될 수 있다. 여기서, 희생 패턴들(SC1~SC8)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 희생 패턴들(SC1~SC8)이 실리콘 질화막이고, 절연 패턴들이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
이와 같이 형성된 리세스 영역들(142)은 트렌치로부터 절연 패턴들 사이로 수평적으로 연장될 수 있으며, 반도체 패턴(121)의 측벽 일부분들을 노출시킬 수 있다. 그리고, 최하부에 형성된 리세스 영역(143)은 하부 게이트 절연막(11)에 의해 정의될 수 있다. 이와 같이 형성되는 리세스 영역(143)의 수직적 두께는 도 5a 및 도 5b에서 설명한 것처럼, 희생막들(SC1~SC8)을 증착할 때 희생막들(SC1~SC8)의 증착 두께에 의해 정의될 수 있다.
도 13a 및 도 13b를 참조하면, 리세스 영역들(142) 내에 데이터 저장막(150) 및 게이트 전극을 형성한다.
데이터 저장막(150)은 리세스 영역들(142)이 형성된 박막 구조체(ST)를 실질적으로 컨포말하게 덮도록 형성될 수 있다. 데이터 저장막(150)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 그리고, 데이터 저장막(150)은 리세스 영역들(142) 두께의 절반보다 얇은 두께로 형성될 수 있다. 즉, 리세스 영역(143)에 노출된 반도체 패턴(121)의 측벽들에 데이터 저장막(150)이 형성될 수 있으며, 데이터 저장막(150)은 리세스 영역(143)을 정의하는 절연 패턴들(111~118)의 하부면 및 상부면으로 연장될 수 있다. 또한, 증착 공정에 의해 형성되는 데이터 저장막(150)은 라인 형태의 박막 구조체(ST) 사이에 노출된 기판(10)의 표면 및 최상층 절연 패턴(118)의 상면에도 형성될 수 있으며, 절연 패턴들(111~118)의 측벽들을 덮을 수도 있다. 그리고, 데이터 저장막(150)은 최하층의 리세스 영역(143)에 의해 노출되는 기판(10) 또는 하부 게이트 절연막(11))의 상면을 덮을 수 있다. 그리고, 데이터 저장막(150)은 증착 기술을 이용하여 형성되므로, 워드라인 콘택 영역(WCTR)에서 층간 절연 패턴과 직접 접촉될 수 있다.
일 실시예에 따르면, 데이터 저장막(150)은 도 13a 및 도 13b에 도시된 것처럼 리세스 영역들(142)이 형성된 박막 구조체(ST)의 표면에 컨포말하게 형성될 수 있다. 상세하게, 데이터 저장막(150)은 콘택 패드들(123)의 상면 및 층간 절연 패턴(134)의 상면을 덮을 수 있다. 나아가, 데이터 저장막(150)은 워드라인 콘택 영역(WCTR) 및 주변 회로 영역(C/P)에서 층간 절연 패턴(134)의 상면을 덮을 수 있다.
다른 실시예에 따르면, 도 15a에 도시된 것처럼, 수직적으로 인접한 절연 패턴들(111~118) 사이에 데이터 저장 패턴이 국소적으로 형성되어, 수직적으로 인접하는 다른 데이터 저장 패턴들과 분리될 수 있다. 이와 같이 데이터 저장 패턴들이 수직적으로 서로 분리된 경우 데이터 저장 패턴에 트랩된 전하들이 인접한 다른 데이터 저장 패턴으로 이동(spreading)하는 것을 방지할 수 있다. 데이터 저장 패턴이 수직적으로 인접한 절연 패턴들(111~118) 사이에 국소적으로 형성되는 경우에도, 최하층의 데이터 저장 패턴은 버퍼 절연막(101, 또는 기판(10))의 상면과 직접 접촉될 수도 있다.
일 실시예에 따르면, 데이터 저장막(150)은 전하저장막일 수 있다. 예를 들면, 전하 저장막은 전하 트랩 절연막, 플로팅 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다. 그리고, 데이터 저장막(150)이 전하 저장막인 경우, 데이터 저장막(150)에 저장되는 데이터는 반도체 패턴(121)과 게이트 전극들(도 4의 WL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 한편, 데이터 저장막(150)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
일 실시예에 따르면, 도 15b 내지 도 15d에 도시된 바와 같이, 데이터 저장막(150)은 차례로 적층되는 터널 절연막(150a), 전하 트랩막(150b) 및 블록킹 절연막(150c)을 포함할 수 있다.
터널 절연막(150a)은 블록킹 절연막(150c)보다 낮은 유전 상수를 갖는 물질로 형성될 수 있으며, 예를 들어, 산화물, 질화물 또는 산화질화물 등에서 선택된 적어도 하나를 포함할 수 있다.
전하 트랩막(150b)은 전하 트랩 사이트들이 풍부한 절연성 박막(예를 들면, 실리콘 질화막)이거나, 도전성 그레인들을 포함하는 절연성 박막일 수 있다. 일 실시예에 따르면, 터널 절연막은 실리콘 산화막이고, 전하 트랩막은 실리콘 질화막이고, 블록킹 절연막은 알루미늄 산화막을 포함하는 절연막일 수 있다.
블록킹 절연막(150c)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 이때, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막을 포함할 수 있다.
한편, 도면에는 도시되지 않았으나, 다른 실시예에 따르면, 블록킹 절연막(150c)은 제 1 블록킹 절연막 및 제 2 블록킹 절연막으로 구성될 수도 있다. 여기서, 제 1 및 제 2 블록킹 절연막들은 서로 다른 물질로 형성될 수 있으며, 제 1 및 제 2 블록킹 절연막들 중의 하나는 터널 절연막보다 작고 전하 트랩막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들어, 제 1 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 제 2 블록킹 절연막은 제 1 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 제 2 블록킹 절연막은 고유전막들 중의 하나이고, 제 1 블록킹 절연막은 상기 제 2 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.
또 다른 실시예에 따르면, 차례로 적층된 터널 절연막(150a), 전하 트랩막(150b) 및 블록킹 절연막(150c)으로 구성된 데이터 저장막(150)에서, 터널 절연막(150a) 및 전하 트랩막(150b)은 도 15b에 도시된 것처럼, 반도체 패턴(121)에 인접한 박막 구조체(ST)의 내벽을 가로질러 형성될 수 있다. 즉, 터널 절연막(150a) 및 전하 트랩막(150b)은 도 7a 및 도 7b를 참조하여 설명된 반도체 패턴(121)을 형성하기 전에 개구부의 내벽에 먼저 형성될 수도 있다. 그리고, 블록킹 절연막(150c)은 리세스 영역들(142)을 형성한 후에 리세스 영역(143) 내에 컨포말하게 형성될 수 있다. 이에 따라, 블록킹 절연막(150c)은 절연 패턴들(111~118)의 상부면 및 하부면과 직접 접촉될 수 있다. 이와 달리, 도 15c에 도시된 것처럼, 터널 절연막(150a)이 반도체 패턴(121)을 형성하기 전에 개구부의 내벽에 먼저 형성되고, 전하 트랩막(150b)과 블록킹 절연막(150c)이 리세스 영역(143) 내에 컨포말하게 형성될 수도 있다.
이어서, 도 13a 및 도 13b를 참조하면, 데이터 저장막(150)이 형성된 리세스 영역들 각각에 게이트 전극들(161~168)을 형성한다.
게이트 전극들(161~168)을 형성하는 것은, 데이터 저장막(150)이 형성된 리세스 영역들 및 트렌치 내에 게이트 도전막을 형성하는 것과, 트렌치 내에서 게이트 도전막을 제거하여 수직적으로 서로 분리된 게이트 전극들(161~168)을 형성하는 것을 포함한다.
게이트 도전막은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 이에 따라, 게이트 도전막은 리세스 영역들을 채우면서 트렌치 내에 컨포말하게 형성될 수 있다. 구체적으로, 게이트 도전막은 리세스 영역의 두께의 절반 이상의 두께로 증착될 수 있다. 그리고, 트렌치의 평면적 폭이 리세스 영역의 두께보다 큰 경우, 게이트 도전막은 트렌치의 일부를 채우고 트렌치의 중심 부분에 빈 영역을 정의할 수 있다. 이 때, 빈 영역은 위로 개방될 수 있다.
게이트 도전막은 도핑된 폴리실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 게이트 도전막을 형성하는 것은, 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함한다. 한편, 본 발명의 기술적 사상은 플래시 메모리 장치에 한정적으로 적용되는 것이 아니므로, 게이트 도전막은 물질 및 구조 등에서 다양하게 변형될 수 있다.
이어서, 트렌치 내에 채워진 게이트 도전막을 이방성 식각하여 수직적으로 분리된 게이트 전극들(161~168)을 형성한다.
구체적으로, 트렌치에서 게이트 도전막을 제거하는 것은, 박막 구조체(ST)를 구성하는 최상부의 절연막 또는 그 상부에 추가적으로 형성되는 하드 마스크 패턴(미도시)을 식각 마스크로 사용하여, 게이트 도전막을 이방성 식각하는 단계를 포함할 수 있다. 게이트 도전막을 이방성 식각할 때, 기판(10)의 상면과 접하는 데이터 저장막(150)은 식각 정지막으로 이용될 수 있다.
일 실시예에 따르면, 수직적으로 분리된 게이트 전극들(161~168)을 형성하기 위해, 기판(10)의 상면을 덮는 데이터 저장막(150)을 노출시키는 트렌치가 형성될 수 있다. 이와 달리, 게이트 도전막을 이방성 식각함에 따라 트렌치에 기판(10)의 상면이 노출될 수 있으며, 도면에 도시된 것처럼, 기판(10)의 상면이 리세스될 수도 있다.
다른 실시예에 따르면, 게이트 전극들(161~168)은, 빈 영역을 갖는 게이트 도전막에 대해 등방성 식각 공정을 수행하여 형성될 수 있다. 등방성 식각 공정은 게이트 전극들(161~168)이 서로 분리될 때까지 수행될 수 있다. 즉, 등방성 식각 공정에 의해 절연막들의 측벽들 및 기판(10) 상면의 데이터 저장막(150)이 노출될 수 있다. 여기서, 빈 영역을 통해 등방성 식각 공정이 수행됨에 따라 빈 영역의 측벽 및 바닥 부분의 게이트 도전막이 실질적으로 동시에 식각될 수 있다. 빈 영역을 통해 등방성 식각 공정을 수행함에 따라 박막 구조체(ST)의 상부와 기판(10) 상부에서 게이트 도전막이 균일하게 식각 될 수 있다. 이에 따라, 게이트 전극들(161~168)의 수평적 두께가 균일할 수 있다. 또한, 등방성 식각 공정시 공정 시간에 따라, 게이트 전극들(161~168)의 수평적 두께가 달라질 수 있다. 예를 들어, 게이트 전극들(161~168)은 리세스 영역의 일부분을 채우도록 형성될 수 있다. 이와 같이 형성된 게이트 전극들(161~168) 각각은 도 15a 내지 도 15d에 도시된 것처럼, 금속 패턴(163a) 및 금속 패턴과 데이터 저장막(150) 사이에 개재된 배리어 금속 패턴(163b)을 포함할 수 있다.
일 실시예에 따르면, 리세스 영역들 각각에 국소적으로 형성된 게이트 전극들(161~168)은 게이트 구조체(GP)를 구성할 수 있다. 즉, 서로 인접하는 트렌치들 사이에 게이트 구조체(GP)가 형성될 수 있다. 이와 같이, 트렌치들을 형성함에 따라, 일 실시예에서 게이트 구조체(GP)는 도 4에 도시된 것처럼, 일 방향으로 연장된 라인 형태를 가질 수 있다. 그리고, 하나의 게이트 구조체(GP)에는 일 방향으로 배열된 복수의 반도체 패턴(121)들이 관통할 수 있다. 그리고, 게이트 전극들(161~168)은 트렌치에 인접한 외측벽들 및 반도체 패턴(121)에 인접한 내측벽들을 갖는다. 이러한 게이트 전극들(161~168)의 내측벽들은 반도체 패턴(121)을 둘러싸거나, 반도체 패턴(121)의 일측벽을 가로지를 수 있다. 이와 달리, 하나의 블록 내에 포함되는 게이트 전극들(161~168)은 워드라인 콘택 영역(WCTR)에서 서로 연결되어, 빗 모양(comb-shape) 또는 손가락 모양(finger-shape)으로 형성될 수 있다.
이 실시예에 따르면, 적층된 게이트 전극들(161~168)은 도 2에서 설명한 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드라인들(WL)로 사용될 수 있다. 예를 들면, 게이트 전극들(161~168)의 최상부층 및 최하부층은 각각 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 사용되고, 이들 사이의 게이트 전극들(161~168)은 워드라인들(WL)로 사용될 수 있다.
또는, 도 3을 참조하여 설명한 것처럼, 최상부에 배치된 두 층의 게이트 전극들(161~168)이 스트링 선택 라인(도 2의 SSL)으로 사용될 수 있고, 최하부에 배치된 두 층의 게이트 전극들(161~168)이 접지 선택 라인(도 2의 GSL)으로 사용될 수도 있다. 스트링 선택 라인(도 2의 SSL) 또는 접지 선택 라인(도 2의 GSL)으로 사용되는 게이트 전극들(161~168)은 수평적으로 분리될 수 있으며, 이 경우, 동일한 높이에는 전기적으로 분리된 복수의 스트링 선택 라인들(도 2의 SSL) 또는 접지 선택 라인들(도 2의 GSL)이 배치될 수 있다.
한편, 게이트 구조체(GP)를 형성한 후, 도 15a에 도시된 것처럼, 절연 패턴들(111~118)의 측벽들 및 기판(10) 표면에 형성된 데이터 저장막(150)을 선택적으로 제거하는 공정이 더 수행될 수 있다. 데이터 저장막(150)을 제거하는 공정은, 게이트 도전막에 대해 식각 선택비를 갖는 식각 가스 또는 식각 용액을 이용할 수 있다. 예를 들어, 등방성 식각 공정을 통해, 절연막들 측벽의 데이터 저장막(150)을 제거하는 경우, HF, O3/HF, 인산, 황산 및 LAL과 같은 식각 용액이 이용될 수 있다. 또한, 데이터 저장막(150)을 제거하기 위해, 불화물(fluoride) 계열의 식각 용액과, 인산 또는 황산 용액이 순차적으로 이용될 수도 있다.
또한, 게이트 구조체(GP)들을 형성한 후에, 게이트 구조체(GP)들 사이의 기판(10)으로 불순물을 이온주입하여 공통 소오스 라인으로 이용되는 불순물 영역들(15)이 형성될 수 있다.
구체적으로, 불순물 영역들(15)은 기판(10) 상의 게이트 구조체(GP)들을 이온주입 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다. 이에 따라, 불순물 영역은 트렌치의 수평적 모양처럼, 일 방향으로 연장된 라인 형태일 수 있다. 그리고, 불순물 영역은 불순물의 확산에 의해 게이트 구조체(GP)의 하부 영역의 일부분과 중첩될 수 있다. 또한, 불순물 영역은 기판(10)의 도전형과 반대되는 도전형을 가질 수 있다.
다음으로, 인접하는 게이트 구조체(GP)들 사이를 채우는 게이트 분리 절연막(170)을 형성한다.
게이트 분리 절연막(170)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 어느 하나로 형성될 수 있다. 게이트 분리 절연막(170)은 증착 기술에 의해 최상부의 절연 패턴들(118) 상에 증착될 수 있다. 즉, 도 13a 및 도 13b에 도시된 것처럼, 게이트 구조체(GP)들 사이를 채우면서, 도전 패드들(123) 및 층간 절연 패턴(134)을 덮는 데이터 저장막(150) 상에 게이트 분리 절연막(170)이 형성될 수 있다. 게이트 구조체(GP)들 사이의 트렌치들(140)을 완전히 채울 수 있도록, 게이트 분리 절연막(170)은 트렌치(141)의 폭의 절반 이상의 두께로 증착될 수 있다.
한편, 다른 실시예에 따르면, 트렌치들(140) 내에 게이트 분리 절연막(170)을 형성하기 전에, 게이트 전극들(161~168) 및 불순물 영역의 산화를 방지하기 위한 캡핑막(미도시)이 형성될 수도 있다. 캡핑막(미도시)은 절연성 질화물로 형성될 수 있으며, 예를 들어, 실리콘 질화막으로 형성될 수 있다.
또 다른 실시예에 따르면, 게이트 분리 절연막(170)을 형성한 후, 콘택 패드들(123)의 상면들을 노출시키는 게이트 분리 절연막(170) 및 데이터 저장막(150)에 대한 평탄화 공정이 수행될 수 있다. 이에 따라, 인접하는 게이트 구조체(GP)들 사이에 국소적으로 게이트 분리 절연 패턴들이 형성될 수도 있다.
이후, 도 4, 도 14a, 도 14b를 참조하면, 게이트 전극들(161~168)과 주변 회로들을 연결하는 콘택 플러그들(WPLG, PPLG, BPLG) 및 배선들(WIL, GWL, BL)을 형성한다.
일 실시예에서, 워드라인 콘택 플러그들(WPLG) 및 주변 콘택 플러그들(PPLG)을 형성하는 것은, 워드라인 콘택 영역(WCTR) 및 주변 회로 영역(C/P)에서 층간 절연 패턴(134)을 관통하는 콘택 홀들을 형성하고, 콘택 홀들 내에 도전 물질을 채우는 것을 포함한다. 여기서, 게이트 구조체(GP)는 워드라인 콘택 영역(WCTR)에서 계단 모양을 가지므로, 동일한 공정을 이용하여 동시에 형성된 워드 라인 콘택 플러그들(WPLG) 각각에 서로 다른 높이에 형성된 게이트 전극들(161~168)이 연결될 수 있다. 그리고, 주변 콘택 플러그들(PPLG)은 주변 회로들에 각각 접속될 수 있다. 일 실시예에 따르면, 워드라인 콘택 플러그들(WPLG) 및 주변 콘택 플러그들(PPLG)은 금속성 물질(예를 들면, 텅스텐)로 형성될 수 있으며, 이러한 경우, 워드라인 및 주변 콘택 플러그들(WPLG, PPLG)을 형성하는 것은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함한다.
층간 절연 패턴(134) 상에서 데이터 저장막(150) 및 게이트 분리 절연막(170)이 제거된 경우, 워드라인 플러그들(WPLG) 및 주변 콘택 플러그들(PPLG)은 층간 절연 패턴(134)을 관통할 수 있으며, 도면에 도시된 것처럼, 층간 절연 패턴(134) 상에 데이터 저장막(150) 및 게이트 분리 절연막(170)이 형성된 경우, 워드라인 플러그들(WPLG) 및 주변 콘택 플러그들(PPLG)은 분리 절연막(170), 데이터 저장막(150) 및 층간 절연 패턴(134)을 관통할 수도 있다.
이에 더하여, 게이트 전극들(161~168)은 글로벌 워드라인들(GWL)을 통해 주변 회로들과 전기적으로 연결될 수 있다. 그리고, 일 실시예에서는 동일한 높이에 위치하는 게이트 전극들(161~168)이 주변 회로로부터 동일한 전압이 인가될 수 있다. 이를 위해, 동일한 높이에 위치하는 게이트 전극들(161~168)을 연결하는 워드라인 연결 배선들(WIL)이, 워드라인 플러그들(WPLG)와 글로벌 워드라인들(GWL) 사이에 형성될 수 있다. 여기서, 워드라인 연결 배선들(WIL)은 게이트 전극들(161~168)의 장축에 수직할 수 있다. 또한, 주변 콘택 플러그들(PPLG) 상에 각각 도전 패드들이 형성될 수 있다.
워드라인 연결 배선들(WIL) 및 도전 패드들은 분리 절연막(170) 상에 도전막을 증착하고 패터닝하여 형성될 수 있다. 분리 절연막(170) 상에 글로벌 워드라인들(GWL) 및 도전 패드들을 덮는 절연막(190)을 형성한다. 절연막(190)은 증착 기술을 이용하여 형성될 수 있으며, 평탄화 공정에 의해 절연막(190)의 상면이 평탄화될 수도 있다.
절연막(190) 상에는 워드라인 연결 배선들(IWL)에 각각 연결되는 글로벌 워드라인들(GWL)이 형성될 수 있으며, 글로벌 워드라인들(GWL)은 주변 회로들과 전기적으로 연결될 수 있다. 또한, 절연막(190)에는 셀 어레이 영역(CAR)에서 게이트 분리 절연막(170) 및 절연막(190)을 관통하여 콘택 패드들(123)에 접속하는 비트라인 플러그들(BPLG) 및 비트 라인들(BL)이 형성될 수 있다.
일 실시예에 따르면, 비트라인 플러그들(BPLG)을 형성하는 것은, 데이터 저장막(150), 분리 절연막(170) 및 제 1 층간 절연막을 패터닝하여 콘택 패드들(123)을 노출시키는 콘택 홀들을 형성하고, 콘택 홀들 내에 도전 물질을 채우는 것을 포함할 수 있다. 그리고, 비트 라인들(BL)은 도 4에 도시된 것처럼 게이트 전극들(161~168)을 가로질러 형성될 수 있다.
도 16은 본 발명의 제 1 실시예에 따른 3차원 반도체 장치의 변형례를 나타내는 단면도이다.
도 16에 도시된 실시예에 따르면, 도 8a 및 도 8b를 참조하여 설명한 것처럼, 박막 구조체(ST)를 패터닝하여 워드라인 콘택 영역(WCTR)에서 계단식 구조(stepwise structure)를 갖는 박막 구조체(ST)를 형성할 때, 워드라인 콘택 영역(WCTR)과 인접하는 주변 절연 패턴(30)의 일측벽에 박막 구조체(ST)의 일부분이 잔류할 수 있다.
상세하게, 박막 구조체(ST)를 형성할 때 주변 회로 영역(C/P)에는 주변 회로들 및 주변 절연 패턴(30)이 형성되어 있으므로, 박막 구조체(ST)는 주변 회로들 및 주변 절연 패턴(30)이 형성된 기판(10) 전면에 컨포말하게 형성될 수 있다. 즉, 박막 구조체(ST)가 주변 절연 패턴(30)의 일측벽을 덮을 수 있다.
이후, 앞에서 설명한 것처럼, 이방성 식각 공정을 반복적으로 수행하여 워드라인 콘택 영역(WCTR)에서 계단식 구조(stepwise structure)를 갖는 박막 구조체(ST)가 형성될 수 있다. 주변 절연 패턴(30)의 측벽을 덮는 박막 구조체(ST)를 이방성 식각함에 따라, 주변 절연 패턴(30)의 일측벽에 스페이서 형태의 잔여 박막 패턴(SC1', 111')이 형성될 수 있다. 여기서, 잔여 박막 패턴(SC1', 111')은 박막 구조체(ST)를 구성하는 희생막들(SC1~SC8) 및 절연막들(111~118)의 일부분으로 이루어진다. 그리고, 잔연 박막 패턴(SC1', 111')은 후속해서 형성되는 층간 절연 패턴(134)에 의해 매립될 수 있다.
도 17a 내지 도 22a 및 도 17b 내지 도 22b는 본 발명의 제 2 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 5a 내지 도 14a 및 도 5b 내지 도 14b에 도시된 제 1 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. 또한, 제 2 실시예는 도 8a 및 도 8b에 이어서 설명된다.
이 실시예에 따르면, 도 17a 및 도 17b에 도시된 것처럼, 워드라인 콘택 영역(WCTR)에서 계단식 구조(stepwise structure)를 갖는 박막 구조체(ST)를 형성한 후에, 기판(10) 전면에 식각 정지막(125)이 컨포말하게 형성될 수 있다. 즉, 식각 정지막(125)은 박막 구조체(ST)의 표면, 주변 절연 패턴(30)의 상면 및 기판(10) 상면의 일부분을 덮을 수 있다. 그리고, 식각 정지막(125)은 셀 어레이 영역(CAR)에서 콘택 패드(123)들의 상면을 덮을 수 있으며, 워드라인 콘택 영역(WCTR)에서 희생막들(SC1~SC8) 각각의 끝단 부분들을 덮을 수 있다.
일 실시예에 따르면, 식각 정지막(125)은 박막 구조체(ST)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 식각 정지막(125)은 박막 구조체(ST)의 희생막들(SC1~SC8)과 절연막들(111~118)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 식각 정지막(125)은 실리콘 카바이드(SiC), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON) 및 실리콘 옥시카바이드(SiOC)로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 식각 정지막(125)은 희생막들(SC1~SC8)에 대해 식각 선택비를 갖는 제 1 정지막(125a)과, 절연막들(111~118)에 대해 식각 선택비를 갖는 제 2 정지막(125b)으로 구성될 수 있다. 제 1 정지막(125a)은 패터닝된 박막 구조체(ST)의 표면을 컨포말하게 덮을 수 있다. 즉, 제 1 정지막(125a)은 콘택 영역(WCTR)에서 희생막들(SC1~SC8)의 일측벽들을 덮을 수 있다. 그리고, 제 2 정지막(125b)은 제 1 정지막(125a) 상에 컨포말하게 형성될 수 있다. 일 실시예에서, 제 1 정지막(125a)은 실리콘 산화막일 수 있으며, 제 2 정지막(125b)은 실리콘 질화막일 수 있다. 한편, 다른 실시예에서, 식각 정지막(125)은 희생막들(SC1~SC8)과 절연막들(111~118)에 대해 식각 선택비를 갖는 물질로 형성된 단일막일 수도 있다.
도 18a 및 도 18b를 참조하면, 식각 정지막(125) 상에 도 9a 및 도 9b를 참조하여 설명한 것처럼, 층간 절연막(130) 및 연마 정지막(140)을 순서대로 형성한다. 셀 어레이 영역(CAR)과 주변 회로 영역(C/P)의 구조물들은 높이 차이를 가지므로, 구조물들의 높고 낮음에 따라 층간 절연막(130)에는 단차가 존재할 수 있다. 다시 말해, 셀 어레이 영역(CAR)에서 층간 절연막(130)의 상부면이 주변 회로 영역(C/P)에서 층간 절연막(130)의 상부면보다 높을 수 있다. 그리고, 셀 어레이 영역(CAR)과 주변 회로 영역(C/P) 사이(즉, 워드라인 콘택 영역(WCTR))에서 층간 절연막(130)은 경사진 상부면을 가질 수 있다.
또한, 일 실시예에 따르면, 층간 절연막(130)의 하부 부분의 상면(층간 절연막(130)의 가장 낮은 상면)은 박막 구조체(ST)의 상면보다 위에 위치할 수 있다. 그리고, 박막 구조체(ST)의 상면과 주변 회로 영역(C/P)에서 층간 절연막(130) 상면 사이의 높이 차가 작을수록 후속 공정에서 층간 절연막(130)의 평탄도가 보다 향상될 수 있다.
연마 정지막(140)은 도 9a 및 도 9b를 참조하여 설명한 것처럼, 층간 절연막(130)의 화학적 기계적 연마 공정에서 워드라인 콘택 영역(WCTR) 및 주변 회로 영역(C/P)에서 디싱 현상이 발생하는 것을 방지하기 위한 희생막이다. 이에 따라, 연마 정지막(140)은 층간 절연막(130)의 화학적 기계적 연마 공정에서 층간 절연막(130)의 제거율보다 제거율이 낮은 물질로 형성될 수 있다. 또한, 이 실시예에서, 연마 정지막(140)은 박막 구조체(ST)를 컨포말하게 덮는 식각 정지막(125)과 동일한 물질로 형성될 수 있다. 예를 들어, 연마 정지막(140)은 실리콘 카바이드(SiC), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON) 및 실리콘 옥시카바이드(SiOC)로 이루어진 그룹으로부터 선택된 적어도 어느 하나로 형성될 수 있다.
이어서, 도 19a 및 도 19b를 참조하면, 화학적 기계적 연마 공정을 이용하여 층간 절연막(130)에 대한 평탄화 공정을 수행한다.
한편, 층간 절연막(130)에 대해 평탄화 공정을 수행하기 전에, 도 10a 및 도 10b를 참조하여 설명한 것처럼, 셀 어레이 영역(CAR)에서 층간 절연막(130)의 일부분을 제거하여 층간 절연막(130)의 단차를 줄이는 단계가 수행될 수 있다. 즉, 연마 정지막(140) 상에 셀 어레이 영역(CAR)을 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 포토레지스트 패턴을 이용하여 연마 정지막(140) 및 층간 절연막(130)을 패터닝한다. 즉, 층간 절연막(130)에서 평탄한 상면을 갖는 상부 부분을 국소적으로 제거하여, 셀 어레이 영역(CAR)에서 층간 절연막(130)의 두께를 감소시킨다. 이와 같이, 셀 어레이 영역(CAR)에서 층간 절연막(130)의 일부분이 제거됨에 따라, 층간 절연막(130)의 경사 부분이 셀 어레이 영역(CAR)과 주변 회로 영역(C/P) 사이에 국소적으로 돌출된 형태로 잔류할 수 있다.
다음으로, 도 11a 및 도 11b를 참조하여 설명한 것처럼, 층간 절연막(130)에 대해 화학적 기계적 연마 공정을 수행하여, 주변 회로 영역(C/P) 및 워드라인 콘택 영역(WCTR)에 평탄화된 층간 절연 패턴(134)을 형성한다. 제 2 실시예에서, 평탄화된 층간 절연 패턴(134)은 셀 어레이 영역(CAR)에서 박막 구조체(ST)를 덮는 식각 정지막(125)의 상면을 노출시킬 수 있다.
상세하게, 제 2 실시예에 따르면, 층간 절연막(130)을 평탄화하는 것은, 셀 어레이 영역(CAR)과 주변 회로 영역(C/P) 사이에 국소적으로 돌출된 형태의 경사 부분을 제거하는 1차 연마 공정과, 콘택 패드(123)들을 덮는 식각 정지막(125)의 상면들을 노출시키는 2차 연마 공정을 포함할 수 있다.
1차 연마 공정은 앞에서 설명한 것처럼, 공정은 층간 절연막(130)의 연마 전후 두께에 따라, 연마 시간(polishing time)을 조절하여 수행될 수 있다. 그리고, 1차 연마 공정은 층간 절연막(130)의 최고점(highest point)이 층간 절연막(130)에서 상부 부분의 상면에 도달될 때까지 1차 연마 공정이 수행될 수 있다.
2차 연마 공정은 셀 어레이 영역(CAR)에서 식각 정지막(125)의 상면이 노출될 때까지 수행될 수 있다. 2차 연마 공정을 수행하는 동안, 셀 어레이 영역(CAR)의 식각 정지막(125)과, 주변 회로 영역(C/P)의 연마 정지막(140)이 평탄화 종료점으로 이용될 수 있다. 그리고, 2차 연마 공정 동안, 층간 절연막(130)과 연마 정지막(140) 및 식각 정지막(125) 간에 선택비(예를 들어 4:1?10: 1)를 갖는 슬러리가 공급될 수 있다.
일 실시예에서, 층간 절연막(130)을 연마하는 동안, 셀 어레이 영역(CAR)의 콘택 패드(123)들은 식각 정지막(125)에 의해 덮여 있으므로 연마 공정에 의해 콘택 패드(123)들이 손상되는 것이 방지될 수 있다. 그리고, 주변 회로 영역(C/P) 및 워드라인 콘택 영역(WCTR)에는 연마 공정 동안 층간 절연막(130) 상에 연마 정지 패턴(144)이 잔류하므로, 층간 절연막(130)이 과도하게 연마되는 것을 방지할 수 있다.
워드라인 콘택 영역(WCTR) 및 주변 회로 영역(C/P) 상에 평탄화된 층간 절연 패턴(134)을 형성한 후에는, 기판(10) 상에 차례로 적층되어 반도체 패턴들(121)의 측벽을 마주보는 게이트 전극들(161~168)을 형성하는 공정이 수행될 수 있다. 게이트 전극들(161~168)을 형성하는 공정은, 도 12a 및 도 12b를 참조하여 설명한 것처럼, 반도체 패턴들(121) 사이에 박막 구조체(ST)를 구성하는 박막들 중의 일부 또는 전부를 관통하는 트렌치들(140)을 형성하는 것 및 박막 구조체(ST)의 희생막들(SC1~SC8)을 도전성 물질막으로 대체(replace)하는 것을 포함할 수 있다.
상세하게, 도 20a 및 도 20b를 참조하면, 박막 구조체(ST)를 패터닝하여 인접하는 반도체 패턴들(121) 사이에서 기판(10)을 노출시키는 트렌치들(140)이 형성될 수 있다. 일 실시예에서, 트렌치들(140)을 형성하는 것은, 도 12a 및 도 12b를 참조하여 설명한 것처럼, 박막 구조체(ST) 상에 트렌치들(140)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(ST)를 이방성 식각하는 것을 포함할 수 있다.
이어서, 박막 구조체(ST)의 희생막들(SC1~SC8)을 도전성 물질막으로 대체(replace)하는 공정을 수행한다. 대체 공정은 도 12a 및 도 12b를 참조하여 설명한 것처럼, 트렌치들(140)에 의해 그 측벽들이 노출된 희생 패턴들(SC1~SC8)을 선택적으로 제거하여, 절연 패턴들 사이에 리세스 영역들(142)을 형성하는 것과, 도 13a 및 도 13b를 참조하여 설명한 것처럼, 리세스 영역들(142) 각각의 내부에 데이터 저장막(150) 및 게이트 전극들(161~168)을 형성하는 것을 포함할 수 있다.
이 실시예에 따르면, 희생 패턴들(SC1~SC8)을 선택적으로 제거하여 리세스 영역들(142)을 형성할 때, 박막 구조체(ST) 상면의 식각 정지막(125)과 층간 절연 패턴(134) 상의 연마 정지 패턴(144)이 함께 제거될 수도 있다. 이에 따라, 콘택 영역에서 계단 모양의 박막 구조체를 덮는 식각 정지 패턴(126)이 형성될 수도 있다.
이후, 도 21a 및 도 21b를 참조하면, 데이터 저장막(150)은 도 13a 및 도 13b를 참조하여 설명한 것처럼, 리세스 영역들(142)이 형성된 박막 구조체(ST)를 실질적으로 컨포말하게 덮도록 형성될 수 있다. 그리고, 데이터 저장막(150)이 형성된 리세스 영역들(142) 각각에 게이트 전극들(161~168)을 형성한다. 게이트 전극들(161~168)을 형성하는 것은, 도 13a 및 도 13b를 참조하여 설명한 것처럼, 데이터 저장막(150)이 형성된 리세스 영역들(142) 및 트렌치(141) 내에 게이트 도전막을 형성하는 것과, 트렌치(141) 내에서 게이트 도전막을 제거하여 수직적으로 서로 분리된 게이트 전극들(161~168)을 형성하는 것을 포함한다.
수직적으로 분리된 게이트 전극들(161~168)을 형성하기 위한 트렌치들(140)을 형성한 후에는, 제 1 실시예에서 설명한 것처럼, 게이트 구조체들(GP) 사이의 기판(10)으로 불순물을 이온주입하여 공통 소오스 라인으로 이용되는 불순물 영역들(15)이 형성될 수 있다.
이후, 제 2 실시예에 따르면, 도 21a 및 도 21b에 도시된 것처럼, 트렌치(141) 내에 불순물 영역(15)에 접속하는 수직 도전 패턴(156)이 형성될 수 있다. 또한, 수직 도전 패턴(156)과 게이트 전극들(161~168) 사이의 전기적 분리를 위해, 트렌치(141)의 측벽에는 트렌치 스페이서(154)들이 더 형성될 수 있다.
수직 도전 패턴(156)은 금속성 물질(예를 들면, 텅스텐)로 형성될 수 있으며, 불순물 영역(15)과 수직 도전 패턴(156) 사이에는 베리어 금속막(예를 들면, 금속 질화물; 미도시) 또는 실리사이드막(미도시)이 더 형성될 수 있다. 트렌치 스페이서(154)들은 절연성 물질들 중의 한가지(예를 들면, 실리콘 산화막)일 수 있다.
보다 구체적으로, 트렌치 스페이서(154)는 트렌치(141)의 내벽을 콘포말하게 덮는 절연막을 형성한 후 이를 이방성 식각하여 불순물 영역(15)들의 상부면을 노출시킴으로써 형성될 수 있다. 트렌치 스페이서(154)를 형성하는 동안 이방성 식각 공정에 의해 데이터 저장막이 식각될 수 있다. 또한, 수직 도전 패턴(156)은 트렌치 스페이서(154)가 형성된 트렌치(141)를 금속막으로 채운 후 이를 평탄화 식각함으로써 형성될 수 있다. 금속막을 평탄화할 때, 콘택 패드들(123)을 덮고 있던 데이터 저장막(150) 및 식각 정지막(125)이 함께 제거되어 콘택 패드들(123)의 상면들이 노출될 수도 있다.
수직 도전 패턴(156) 및 트렌치 스페이서(154)는 기판(10)에 대해 실질적으로 수직하게 형성될 수 있으며, 게이트 구조체(GP)와 평행하게 형성될 수 있다. 즉, 수직 도전 패턴(156)의 높이 및 길이는 트렌치(141)의 그것들과 실질적으로 동일할 수 있다.
수직 도전 패턴(156)은 불순물 영역(15)보다 낮은 비저항을 가지면서 불순물 영역(15)에 연결되기 때문에, 불순물 영역(15)들을 경유하는 전기적 신호의 전달 속도를 향상시키는데 기여할 수 있다. 또한, 수직 도전 패턴(156)의 상부면이 게이트 전극들(161~168) 중의 최상부층 상부면보다 높게 위치하기 때문에, 불순물 영역(15)으로의 전기적 연결을 위한 배선 형성 공정에서의 기술적 어려움이 줄어들 수 있다. 이에 더하여, 수직 도전 패턴(156)은 게이트 전극들(161~168) 사이에서 차폐막으로 기능할 수 있기 때문에, 수평적으로 인접하는 게이트 전극들(161~168) 사이의 용량성 결합(capacitive coupling)을 감소시킬 수 있다. 그 결과, 프로그램 및 읽기 동작에서의 교란(disturbance) 문제가 경감될 수 있다.
이후, 도 22a 및 도 22b를 참조하면, 콘택 플러그들(WPLG, PPLG, BPLG) 및 배선들(WIL, GWL, BL)을 형성한다.
셀 어레이 영역(CAR)의 게이트 전극들(161~168)은 글로벌 워드라인들(GWL)을 통해 주변 회로들과 전기적으로 연결될 수 있다. 이를 위해, 도 14a 및 도 14b를 참조하여 설명한 것처럼, 글로벌 워드라인들(GWL)과 게이트 전극들(161~168)을 연결하는 워드라인 콘택 플러그들(WPLG)과, 글로벌 워드라인들(GWL)과 주변 회로들을 연결하는 주변 콘택 플러그들(PPLG)이 층간 절연 패턴(134)에 형성될 수 있다.
게이트 구조체(GP)는 워드라인 콘택 영역(WCTR)에서 계단 모양을 가지므로, 동일한 공정을 이용하여 동시에 형성된 워드 라인 콘택 플러그들(WPLG) 각각에 서로 다른 높이에 형성된 게이트 전극들(161~168)이 연결될 수 있다. 그리고, 주변 콘택 플러그들(PPLG)은 주변 회로들에 각각 접속될 수 있다.
또한, 도 14a 및 도 14b를 참조하여 설명한 것처럼, 반도체 패턴들(121)은 콘택 패드들(123)을 통해 비트 라인들(BL)과 전기적으로 연결될 수 있으며, 콘택 패드들(123)과 비트 라인들(BL)을 형성하기 위해 비트라인 플러그들(BPLG)이 형성될 수 있다.
한편, 다른 실시예에 따르면, 셀 어레이 영역(CAR)의 반도체 패턴들(121) 및 콘택 패드들(123)은 층간 절연 패턴(134)을 형성한 후에 형성될 수도 있다. 이러한 경우, 워드라인 콘택 영역(WCTR)에서 계단 형태를 갖는 박막 구조체(ST)를 형성한 후에, 박막 구조체(ST)를 컨포말하게 덮는 식각 정지막(125)이 형성될 수 있다. 이 때, 식각 정지막(125)은 층간 절연막(130)에 대해 선택비를 갖는 물질로 형성된다. 이후, 식각 정지막(125) 상에 층간 절연막(130)이 형성될 수 있으며, 층간 절연막(130)의 평탄화 공정은 셀 어레이 영역(CAR)에서 식각 정지막(125)의 상면이 노출될 때까지 수행될 수 있다.
도 23 내지 도 29는 본 발명의 제 2 실시예들의 변형례를 설명하기 위한 단면도들이다.
도 23 및 도 24를 참조하면, 층간 절연막(130)을 평탄화하기 전에, 연마 정지막(140) 상에 버퍼 절연막(145)이 형성될 수 있다.
도 23에 도시된 실시예에 따르면, 버퍼 절연막(145)은, 도 10a 및 도 10b를 참조하여 설명한 것처럼, 층간 절연막(130)에 존재하는 셀 어레이 영역(CAR)과 주변 회로 영역(C/P) 간의 단차를 줄이기 위해, 셀 어레이 영역(CAR)의 층간 절연막(130) 일부를 제거한 후에 형성될 수 있다. 즉, 버퍼 절연막(145)이 주변 회로 영역(C/P) 및 워드라인 콘택 영역(WCTR) 상의 연마 정지막(140) 일부분과, 셀 어레이 영역(CAR)의 층간 절연막(130)을 컨포말하게 덮을 수 있다.
이와 달리, 도 24에 도시된 실시예에 따르면, 도 9a 및 도 9b를 참조하여 설명한 것처럼, 단차가 존재하는 층간 절연막(130) 상에 연마 정지막(140) 및 버퍼 절연막(145)이 순서대로 형성될 수 있다. 즉, 버퍼 절연막(145)은 연마 정지막(140) 상에 컨포말하게 형성될 수 있다.
일 실시예에 따르면, 버퍼 절연막(145)은 층간 절연막(130)과 동일하거나 유사한 특성을 가지며, 연마 공정에서 연마 정지막(140)과 제거율이 다를 수 있다. 버퍼 절연막(145)은 층간 절연막(130)과 제거율 차이가 없는 막으로 형성될 수 있으며, 나아가, 버퍼 절연막(145)은 층간 절연막(130)과 동일한 막질로 형성될 수 있다
일 실시예에 따르면, 화학적 기계적 연마 기술을 이용하여 층간 절연막(130)을 연마하는 동안, 층간 절연막(130)에 비하여 버퍼 절연막(145)의 제거율이 큰 슬러리가 이용되거나, 층간 절연막(130)과 버퍼 절연막(145) 간에 제거율 차이가 없는 슬러리가 이용될 수 있다.
버퍼 절연막(145)을 형성한 후에는, 도 25에 도시된 것처럼, 셀 어레이 영역(CAR) 상의 층간 절연막(130), 연마 정지막(140) 및 버퍼 절연막(145)을 국소적으로 패터닝할 수 있다.
한편, 도 26 내지 도 27에 도시된 실시예에 따르면, 식각 정지막(127)이 셀 어레이 영역(CAR)의 박막 구조체(ST) 상에 국소적으로 형성될 수 있다. 식각 정지막(127)은 제 2 실시예에서 설명한 것처럼, 이중막 또는 단일막일 수 있다. 예를 들어, 식각 정지막(127)은 실리콘 카바이드(SiC), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON) 및 실리콘 옥시카바이드(SiOC)로 이루어진 그룹으로부터 선택된 적어도 어느 하나로 형성될 수 있다.
이 실시예에서, 식각 정지막(127)은 박막 구조체(ST)를 패터닝하기 전에, 박막 구조체(ST)의 전면에 형성될 수 있다. 다시 말해, 박막 구조체(ST)를 패터닝하기 위한 마스크 패턴(MP)과 박막 구조체(ST)의 사이에 형성될 수 있다. 그리고, 식각 정지막(127)은 도 26에 도시된 것처럼, 박막 구조체(ST)를 관통하는 반도체 패턴들(121) 또는 콘택 패드들(123)의 상면들을 덮을 수 있다.
이후, 도 8a 및 도 8b를 참조하여 설명한 것처럼, 마스크 패턴(MP)을 이용하여 콘택 영역(WCTR)의 박막 구조체(ST)를 패터닝할 때, 콘택 영역(WCTR)에서의 식각 정지막(127)도 함께 패터닝될 수 있다. 이에 따라, 식각 정지막(127)은 셀 어레이 영역(CAR)의 박막 구조체(ST) 상에 국소적으로 형성될 수 있다.
이와 같이, 셀 어레이 영역(CAR)에 국소적으로 형성된 식각 정지막(127)은 도 9a 내지 도 11a를 참조하여 설명한 것처럼, 층간 절연막(130)을 화학적 기계적 연마할 때, 연마 종료점으로 이용될 수 있다. 즉, 층간 절연막(130)에 대한 화학적 기계적 연마 공정은 도 27에 도시된 것처럼, 셀 어레이 영역(CAR)의 식각 정지막(127)이 노출될 때까지 수행될 수 있다. 그러므로, 연마 공정에 의해 셀 어레이 영역(CAR)의 콘택 패드들(123) 또는 반도체 패턴들(121)이 손상되는 것을 방지할 수 있다. 그리고, 주변 회로 영역에서는 연마 정지막(140)에 의해 층간 절연막(130)에 디싱 현상이 발생하는 것을 방지할 수 있다.
한편, 도 28에 도시된 실시예에 따르면, 셀 어레이 영역(CAR)에 반도체 패턴들(121) 및 콘택 패드들(123)을 형성하기 전에, 박막 구조체(ST)를 계단 모양으로 패터닝하는 것과, 콘택 영역(WCTR) 및 주변 회로 영역을 덮는 평탄화된 층간 절연 패턴(134)을 형성하는 것이 수행될 수 있다. 즉, 도 9a 내지 도 11a를 참조하여 설명한 것처럼, 층간 절연막(130)에 대한 평탄화 공정을 수행한 후에, 셀 어레이 영역(CAR)에 반도체 패턴들(121) 및 콘택 패드들(123)이 형성될 수 있다. 여기서, 박막 구조체(ST)를 덮는 층간 절연막(130)을 형성하기 전에, 셀 어레이 영역(CAR)에서 박막 구조체(ST)의 상면에는 식각 정지막(127)이 국소적으로 형성될 수 있으며, 콘택 영역(WCTR)에서 박막 구조체(ST)는 계단 모양을 가질 수 있다. 이에 따라, 층간 절연막(130)을 평탄화할 때, 도 26 및 도 27을 참조하여 설명한 것처럼, 식각 정지막(127)이 연마 종료점으로 이용될 수 있다. 이후, 도 6a 내지 도 7b를 참조하여 설명한 것처럼, 셀 어레이 영역(CAR)에 박막 구조체(ST)를 관통하는 개구부들이 형성될 수 있으며, 개구부들 내에 반도체 패턴들(121) 및 콘택 패드들(123)이 형성될 수 있다. 도 28의 실시예에서, 박막 구조체(ST)를 관통하는 개구부들을 형성할 때, 박막 구조체(ST) 상의 식각 정지막(127)이 패터닝될 수 있다.
도 29 및 도 30에 도시된 실시예에 따르면, 콘택 패드들(BLPAD)은 셀 어레이 영역(CAR)의 게이트 전극들(161~168)과 주변 회로 영역(C/P)의 주변 회로들을 연결하는 배선들(WIL, GWL)을 형성할 때, 함께 형성될 수 있다. 이에 따라, 도 9a 내지 도 11a를 참조하여 설명한 것처럼, 박막 구조체(ST)를 덮는 층간 절연막(130)을 평탄화 할 때, 반도체 패턴들(121)의 상면들 또는 반도체 패턴들(121) 상의 식각 정지막(127)이 연마 종료점으로 이용될 수 있다. 그리고, 반도체 패턴들(121)의 상부에 형성되는 콘택 패드들(BLPAD)은 금속성 물질(예를 들면, 텅스텐)로 형성될 수 있으며, 이러한 경우, 콘택 패드들(BLPAD)을 형성하는 것은 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함한다.
도 31 내지 도 34는 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 5a 내지 도 13a 및 도 5b 내지 도 13b에 도시된 제 1 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
제 3 실시예에 따르면, 도 5a 및 도 5b를 참조하여 설명한 것처럼, 주변 회로 영역(C/P) 상에 주변 회로들 및 주변 절연 패턴(30)들을 형성한 후에 박막 구조체(ST)를 형성한다. 이 실시예에서 박막 구조체(ST)는 게이트 도전막들(101~108) 및 절연막들(111~118)을 번갈아 반복적으로 적층하여 형성될 수 있다.
게이트 도전막들(101~108)은 n형 또는 p형 불순물(boron 또는 phosphorous)이 도핑된 폴리실리콘이거나, 비정질 폴리실리콘으로 형성될 수 있다. 그리고, 최하층의 게이트 도전막(101)과 기판(10) 사이에는 매우 얇은 두께의 하부 게이트 절연막(11)이 형성될 수 있다. 하부 게이트 절연막(11)은 산화물, 특히, 열산화물로 형성될 수 있다.
이 실시예에서, 게이트 도전막들(101~108)은 도 2에서 설명된 워드 라인들(WL01-WL3) 및 선택 라인들(GSL, SSL)로 이용된다. 그러므로, 이 실시예에 따른 박막 구조체(ST)에서 게이트 도전막들(101~108)의 두께는 메모리 셀 트랜지스터(도 2의 MCT)의 채널 길이를 결정한다. 일 실시예에 따르면, 게이트 도전막들(101~108)은 증착 공정을 통해 형성되므로, 채널 길이는 패터닝 기술을 사용하여 형성되는 경우에 비해 더욱 정밀하게 제어될 수 있다.
또한, 게이트 도전막들(101~108) 사이의 간격(즉, 절연막들(111~118)의 두께)은 후속하여 형성되는 반도체 패턴(121)에 생성되는 반전 영역의 최대 수직적 길이보다 작은 범위를 갖도록 형성될 수 있다. 일 실시예에 따르면, 게이트 도전막들(101~108)의 두께는 모두 동일할 수 있으며, 이와 달리, 최상부 및 최하부의 게이트 도전막들(101, 108)의 두께는 다른 게이트 도전막들(102~107)에 비해 두껍게 형성될 수도 있다. 또한, 소정 층의 절연막들(112, 117)의 두께가 다른 절연막들(111, 113~116, 118)보다 두껍게 형성될 수 있다. 이와 같은 박막 구조체(ST)를 구성하는 박막들의 수, 그 각각의 두께, 그 각각의 물질 등은, 메모리 셀 트랜지스터의 전기적 특성 및 이들을 패터닝하는 공정에서의 기술적 어려움들을 고려하여, 다양하게 변형될 수 있다.
한편, 제 3 실시예에 따르면, 박막 구조체(ST)를 형성하기 전에, 기판(10)에 공통 소오스 라인(도 2의 CSL)으로 이용되는 불순물 영역(15)이 형성될 수 있다.
이어서, 도 6a 및 도 6b를 참조하여 설명한 것처럼, 박막 구조체(ST)를 패터닝하여 기판(10)을 노출시키는 개구부들(120)을 형성한다. 구체적으로, 개구부들(120)을 형성하는 것은, 박막 구조체(ST)상에 개구부들(120)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(ST)를 이방성 식각하는 단계를 포함할 수 있다. 나아가, 개구부들(120)을 형성하는 동안 오버 식각(over etch)에 의해 개구부(120)에 노출되는 기판(10)의 상부면이 소정 깊이 리세스될 수 있다.
다음으로, 개구부들(120) 내에 도 31에 도시된 것처럼, 데이터 저장막(DS) 및 반도체 패턴(121)을 형성한다.
데이터 저장막(DS)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있으며, 개구부(120)의 폭의 절반보다 얇은 두께로 형성될 수 있다. 이에 따라, 데이터 저장막(DS)은 개구부(120)에 노출된 게이트 도전막들(101~108) 및 절연막들의 일측벽들을 실질적으로 컨포말하게 덮을 수 있다. 또한, 데이터 저장막(DS)이 증착 기술을 이용하여 형성되기 때문에 개구부(120)에 의해 노출된 기판(10)의 상부면에도 데이터 저장막(DS)이 컨포말하게 증착될 수 있다. 데이터 저장막(DS)은 일 실시예에서 설명한 것처럼, 전하 저장막을 포함할 수 있으며, 예를 들어, 전하 저장막은 전하 트랩 절연막, 플로팅(floating) 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 또한, 일 실시예에서 상술한 바와 같이, 데이터 저장막(DS)은 차례로 적층되는 블록킹 절연막, 전하 트랩막 및 터널 절연막을 포함할 수 있다.
한편, 제 3 실시예에서, 개구부들(120) 내에 형성되는 반도체 패턴(121)은 기판(10)과 전기적으로 연결되어야 한다. 이에 따라, 개구부들(120) 내에 반도체 패턴(121)을 형성하기 전에 데이터 저장막(DS)을 패터닝하여 기판(10)의 상부면을 노출시킨다. 데이터 저장막(DS)을 패터닝하기 위해, 개구부(120) 내에서 데이터 저장막(DS)의 내측벽을 덮는 임시 스페이서들(미도시)을 형성할 수 있다. 임시 스페이서들은 데이터 저장막(DS)을 식각하는 패터닝 공정에서 데이터 저장막(DS)에 대한 식각 손상을 감소시킬 수 있다. 일 실시예에 따르면, 임시 스페이서들은 데이터 저장막(DS)에 대한 식각 손상을 최소화하면서 제거될 수 있는 물질들 중의 한가지일 수 있다. 예를 들어, 임시 스페이서들에 접촉하는 데이터 저장막(DS)이 실리콘 산화막일 경우, 임시 스페이서들은 실리콘 질화막을 형성될 수 있다. 변형된 실시예에 따르면, 스페이서들은 반도체 패턴(121)과 같은 물질로 형성될 수 있다. 예를 들면, 임시 스페이서들은 비정질 또는 다결정 실리콘으로 형성될 수 있다. 이 경우, 스페이서는 별도의 제거 공정 없이 반도체 패턴(121)으로 사용될 수 있다. 이어서, 임시 스페이서들을 식각 마스크로 사용하여 데이터 저장막(DS)을 식각한다. 이에 따라, 개구부들(120)의 바닥에서 기판(10)의 상부면이 노출될 수 있다. 임시 스페이서들은, 데이터 저장막(DS)을 식각한 후에 데이터 저장막(DS)에 대한 식각 손상을 최소화하면서 제거될 수 있다.
이 후, 데이터 저장막(DS)을 덮으면서 개구부(120)의 바닥에서 기판(10)과 접촉하는 반도체 패턴(121)을 형성한다. 반도체 패턴(121)은, 도 7a 및 도 7b를 참조하여 설명한 것처럼, 반도체 패턴(121)은 중공의 실린더 형태(hollow cylindrical type) 또는 쉘(shell) 모양으로 형성될 수 있다. 그리고, 반도체 패턴(121)에 의해 정의되는 빈 영역 내에는 매립 절연 패턴(122)이 채워질 수 있다. 다른 실시예에 따르면, 반도체 패턴(121)은 증착 공정에 의해 개구부(120) 내에 완전히 채워질 수도 있다.
반도체 패턴들(121)을 형성한 후에는, 반도체 패턴(121)의 상부에 콘택 패드들(123)이 형성될 수 있다. 콘택 패드들(123)은, 도 7a 및 도 7b를 참조하여 설명한 것처럼, 도전 패드들은 매립 절연 패턴(122) 및 반도체 패턴(121)의 상면에 형성될 수 있으며, 도전 패드들은 불순물이 도핑된 폴리실리콘 또는 불순물이 도핑된 불순물 영역(15)일 수 있다. 그리고, 도전 패드들은 반도체 패턴(121)의 도전형과 반대되는 도전형을 가질 수 있으며, 이에 따라, 도전 패드는 반도체 패턴(121)과 디이오드를 구성할 수 있다.
다음으로, 도 8a 및 도 8b를 참조하여 설명한 것처럼, 박막 구조체(ST)를 패터닝하여, 워드라인 콘택 영역(WCTR)에서 계단식 구조(stepwise structure)를 갖는 박막 구조체(ST)를 형성한다. 계단식 구조로 박막 구조체(ST)를 패터닝함에 따라, 워드라인 콘택 영역(WCTR)에서 절연막들의 끝단 부분들이 하부에서부터 순차적으로 노출될 수 있다. 그리고, 절연막들 및 희생막들(SC1~SC8)은 기판(10)에서부터 상부로 갈수록 면적이 감소될 수 있다. 다시 말해, 희생막들(SC1~SC8)(또는 절연막들)은 기판(10)으로부터 멀어질수록, 희생막들(SC1~SC8)(또는 절연막들)의 일측벽들이 주변 회로 영역(C/P)으로부터 멀어질 수 있다.
한편, 박막 구조체(ST)를 패터닝할 때, 도 16을 참조하여 설명한 것처럼, 워드라인 콘택 영역(WCTR)과 인접하는 주변 절연 패턴(30)의 일측벽에 박막 구조체(ST)의 일부분이 잔류할 수 있다. 즉, 주변 절연 패턴(30)의 일측벽에 스페이서 형태의 잔여 박막 패턴이 형성될 수 있으며, 이 실시예에서 잔여 박막 패턴은 박막 구조체(ST)를 구성하는 게이트 도전막들(101~108) 및 절연막들의 일부분일 수 있다.
이어서, 도 9a 및 도 9b를 참조하여 설명한 것처럼, 기판(10)의 전면 상에 박막 구조체(ST) 및 주변 회로들을 덮는 층간 절연막(130)을 형성한다. 주변 회로 영역(C/P)에서 층간 절연막(130)의 상면이 박막 구조체(ST)의 상면(즉, 콘택 패드들(123)의 상면)보다 위에 위치할 수 있도록, 층간 절연막(130)은 충분한 두께로 증착될 수 있다.
층간 절연막(130)은 소정 영역들에서 높이 차가 큰 구조물들을 덮으므로, 층간 절연막(130)에 단차가 존재할 수 있다. 다시 말해, 셀 어레이 영역(CAR)에서 층간 절연막(130)의 상부면이 주변 회로 영역(C/P)에서 층간 절연막(130)의 상부면보다 높을 수 있다. 그리고, 셀 어레이 영역(CAR)과 주변 회로 영역(C/P) 사이(즉, 워드라인 콘택 영역(WCTR))에서 층간 절연막(130)은 경사진 상부면을 가질 수 있다.
즉, 층간 절연막(130)은 셀 어레이 영역(CAR)의 상부 부분(upper portion)과, 주변 회로 영역(C/P)의 하부 부분(lower portion) 그리고, 상부 부분과 하부 부분을 연결하는 경사 부분(sloped portion)을 가질 수 있다. 그리고 상부 부분, 경사 부분 및 하부 부분이 경계 없이 연속적으로 연결되어 층간 절연막(130)을 구성한다. 상부 부분은 콘택 패드들(123)의 상부를 덮을 수 있으며, 경사 부분은 계단식 구조를 갖는 박막 구조체(ST)의 가장자리 부분을 덮을 수 있다. 그리고, 하부 부분은 주변 회로들의 상부를 덮을 수 있으며, 워드라인 콘택 영역(WCTR)으로 연장되어 박막 구조체(ST)의 가장자리 일부분을 덮을 수도 있다.
이어서, 셀 어레이 영역(CAR)과 주변 회로 영역(C/P) 사이에 단차가 존재하는 층간 절연막(130) 상에 연마 정지막(140)을 컨포말하게 형성한다.
연마 정지막(140)은, 앞에서 설명한 것처럼, 층간 절연막(130)의 화학적 기계적 연마 공정에서 층간 절연막(130)의 제거율보다 제거율이 낮은 물질로 형성될 수 있다. 또한, 연마 정지막(140)은 박막 구조체(ST)의 상면(또는 콘택 패드들(123)의 상면)보다 위에 위치할 수 있다.
다음으로, 도 32를 참조하면, 단차가 존재하는 층간 절연막(130)을 평탄화하는 공정이 수행될 수 있다. 층간 절연막(130)을 평탄화하는 공정은 도 10a 및 도 11a와, 도 10b 및 도 10b를 참조하여 설명한 것처럼, 수행될 수 있다. 즉, 도 10a 및 도 10b에 도시된 것처럼, 층간 절연막(130)에 존재하는 셀 어레이 영역(CAR)과 주변 회로 영역(C/P) 간의 단차를 감소시키기 위해, 셀 어레이 영역(CAR)의 층간 절연막(130) 일부를 제거하는 것과, 도 11a 및 도 11b를 참조하여 설명한 것처럼, 1차 및 2차 연마 공정들이 수행될 수 있다.
이 실시예에서, 층간 절연막(130)에 대한 연마 공정은 셀 어레이 영역(CAR)의 콘택 패드들(123)이 노출될 때까지 수행될 수 있다. 이와 같이 연마 공정을 수행하는 동안, 주변 회로 영역(C/P) 및 워드라인 콘택 영역(WCTR)의 층간 절연막(130) 상에는 층간 절연막(130)과 제거율이 다른 연마 정지 패턴(144)이 잔류할 수 있다. 이에 따라, 주변 회로 영역(C/P) 및 워드라인 콘택 영역(WCTR)에 형성되는 층간 절연 패턴(134)에 디싱 현상이 발생하는 것을 방지할 수 있다. 여기서, 연마 정지 패턴(144)은 주변 회로 영역(C/P)에서 워드라인 콘택 영역(WCTR)으로 연장되어 층간 절연 패턴(134)의 일부분을 덮을 수 있다. 즉, 연마 정지 패턴(144)은 도면에 도시된 것처럼, 계단식 구조를 갖는 박막 구조체(ST)의 가장자리 상에 형성될 수 있다. 다시 말해, 연마 정지 패턴(144)은 박막 구조체(ST)의 하부에 위치한 절연막들 및 희생막들(SC1~SC8)의 끝단 부분들의 상부를 덮을 수 있다.
1차 및 2차 연마 공정들을 수행한 후에는, 층간 절연 패턴(134) 상에 잔류하는 연마 정지 패턴(144)을 제거하는 공정이 수행될 수 있다. 구체적으로, 연마 정지 패턴(144)을 제거하기 위해, 층간 절연 패턴(134) 및 콘택 패드들(123)에 대해 식각 선택성을 갖는 식각 레서피를 이용하는 이방성 또는 등방성 식각 공정이 수행될 수 있다. 일 실시예에서 연마 정지 패턴(144)이 실리콘 질화막으로 형성된 경우, 인산을 포함하는 식각액을 사용하는 등방성 식각 공정이 수행될 수 있다.
다음으로, 도 33을 참조하면, 콘택 플러그들(WPLG, PPLG, BPLG) 및 배선들(IWL, GWL, BL)을 형성한다.
게이트 도전막들(101~108) 각각은 글로벌 워드라인들(GWL)을 통해 주변 회로들과 전기적으로 연결될 수 있다. 이를 위해, 도 14a 및 도 14b를 참조하여 설명한 것처럼, 글로벌 워드라인들(GWL)과 게이트 도전막들(101~108)을 연결하는 워드라인 플러그들(WPLG)과, 글로벌 워드라인들(GWL)과 주변 회로들을 연결하는 주변 콘택 플러그들(PPLG)이 층간 절연 패턴(134)에 형성될 수 있다.
박막 구조체(ST)는 워드라인 콘택 영역(WCTR)에서 계단 모양을 가지므로, 동일한 공정을 이용하여 동시에 형성된 워드라인 콘택 플러그들(WPLG) 각각에 서로 다른 높이에 형성된 게이트 도전막들(101~108)이 연결될 수 있다. 그리고, 주변 콘택 플러그들(PPLG)은 주변 회로들에 각각 접속될 수 있다. 한편, 이 실시예에 따르면, 게이트 도전막들(101~108)은 평판 형태를 갖거나, 라인 형태를 가질 수 있으며, 라인 형태를 갖는 경우, 동일층에 위치하는 게이트 도전막들(101~108)은 워드라인 연결배선(WIL)을 통해 전기적으로 연결될 수도 있다.
또한, 도 14a 및 도 14b를 참조하여 설명한 것처럼, 반도체 패턴들(121)은 콘택 패드들(123)을 통해 비트 라인들(BL)과 전기적으로 연결될 수 있으며, 콘택 패드들(123)과 비트 라인들(BL)을 형성하기 위해 비트라인 플러그들(BPLG)이 형성될 수 있다.
도 34는 본 발명의 제 3 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법의 변형례를 나타낸다.
도 34에 도시된 실시예에 따르면, 워드라인 콘택 영역(WCTR)에서 계단식 구조(stepwise structure)를 갖도록 박막 구조체(ST)를 패터닝하는 단계가, 반도체 패턴들(121)을 형성하기 전에 수행될 수 있다.
이 실시예에 따르면, 워드라인 콘택 영역(WCTR)에서 계단 모양을 갖는 박막 구조체(ST)를 컨포말하게 덮는 식각 정지막(125)이 형성될 수 있다. 이와 달리, 식각 정지막(125)은 도 31에 도시된 것처럼, 반도체 패턴들(121)이 형성된 박막 구조체(ST)를 패터닝한 후에 형성될 수도 있다.
또한, 이 실시예에 따르면, 층간 절연막(130)을 평탄화하는 공정에서, 연마 공정은 박막 구조체(ST)의 최상면을 덮은 식각 정지막(125)이 노출될 때까지 수행될 수 있다.
도 35는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 35를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 36은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 36을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 37은 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 37을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (21)
- 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 준비하고,
상기 주변회로 영역의 상기 기판 상에, 상기 셀 어레이 영역의 상기 기판을 노출시키며 주변 회로들을 포함하는 주변 구조체를 형성하고,
상기 주변 구조체가 형성된 상기 기판 전면에, 제 1 및 제 2 물질막들을 번갈아 반복적으로 증착하여, 상기 기판 상면에서 상기 주변 구조체의 높이보다 큰 높이를 갖는 박막 구조체를 형성하고,
상기 주변 구조체 상에서 상기 박막 구조체를 제거하여, 상기 셀 어레이 영역의 상기 기판 상에 셀 구조체를 형성하고,
상기 주변 구조체 및 상기 셀 구조체를 덮는 층간 절연막을 형성하고,
상기 층간 절연막 상에 연마 정지막을 형성하고,
상기 주변 회로 영역 상의 상기 연마 정지막을 평탄화 종료점으로 이용하여 상기 층간 절연막을 평탄화하는 것을 포함하는 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 연마 정지막은 상기 층간 절연막을 평탄화할 때 상기 층간 절연막의 제거율보다 낮은 제거율을 갖는 물질로 형성되는 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 층간 절연막을 형성하는 것은, 절연 물질을 상기 셀 어레이 영역에서의 상기 셀 구조체의 높이보다 두껍게 증착하는 것인 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 층간 절연막을 평탄화하는 것은,
상기 셀 어레이 영역에서 상기 층간 절연막 및 상기 연마 정지막의 일부분을 제거하여, 상기 셀 어레이 영역과 상기 주변회로 영역 사이에 국소적인 돌출부를 형성하고,
화학적 기계적 연마 방법을 이용하여 상기 층간 절연막을 연마함으로써, 상기 돌출부를 제거하는 것을 포함하는 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 층간 절연막을 형성하기 전에, 상기 셀 어레이 영역에서 상기 박막 구조체를 관통하는 반도체 패턴을 포함하는 관통 구조체들을 형성하는 것을 더 포함하되,
상기 층간 절연막을 평탄화하는 것은, 상기 관통 구조체들의 상면들을 노출시키는 것인 3차원 반도체 장치의 제조 방법. - 제 5 항에 있어서,
상기 관통 구조체들 각각은 상기 반도체 패턴 상부의 콘택 패드를 포함하고,
상기 층간 절연막을 평탄화하는 것은, 상기 콘택 패드들의 상면들을 노출시키는 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 층간 절연막을 형성하기 전에, 상기 박막 구조체 상에 식각 정지막을 형성하는 것을 더 포함하되,
상기 층간 절연막을 평탄화하는 것은, 상기 셀 어레이 영역에서 상기 식각 정지막의 상면을 노출시키는 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 주변 구조체를 형성하는 것은,
상기 주변 회로 영역의 기판 상에 상기 주변 회로들을 형성하고,
상기 주변 회로들을 덮으면서, 상기 셀 어레이 영역의 상기 기판을 노출시키는 주변 절연 패턴을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 셀 구조체를 형성하는 것은,
상기 박막 구조체를 패터닝하는 것을 반복하여, 상기 셀 어레이 영역과 상기 주변 회로 영역 사이에서 상기 제 1 물질막들 각각의 상면들을 순차적으로 노출시키는 것을 포함하되, 상기 셀 어레이 영역과 인접한 상기 주변 절연 패턴의 일측에 상기 제 1 및 제 2 물질막들의 일부분들이 잔류하는 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 셀 구조체를 형성하는 것은, 상기 박막 구조체를 패터닝하는 것을 반복하여, 상기 셀 어레이 영역과 상기 주변 회로 영역 사이에서 상기 제 1 물질막들 각각의 상면들을 순차적으로 노출시키는 것을 포함하고,
상기 층간 절연막을 평탄화하는 것은, 상기 층간 절연막에 대해 화학적 기계적 연마 공정을 수행하여, 상기 셀 구조체의 상기 콘택부와 상기 주변 회로 영역 상의 상기 주변 구조체를 덮는 층간 절연 패턴을 형성하는 것인 3차원 반도체 장치의 제조 방법. - 제 10 항에 있어서,
상기 층간 절연 패턴을 관통하여 상기 제 1 물질막들의 끝단 부분들 각각에 수직하게 연결된 콘택 플러그들과, 상기 콘택 플러그들에 연결된 배선들을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법. - 제 10 항에 있어서,
상기 층간 절연막을 평탄화하기 전에,
상기 연마 정지막 상에, 상기 층간 절연막을 평탄화할 때 상기 연마 정지막의 제거율보다 큰 제거율을 갖는 물질로 형성된 버퍼 절연막을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 층간 절연막을 평탄화한 후에,
상기 제 1 물질막들을 제거하여 상기 제 2 물질막들 사이에 리세스 영역들을 형성하고,
상기 리세스 영역들 내에, 데이터 저장막 및 도전 패턴을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법. - 제 1 항에 있어서,
상기 제 1 물질막들은 도전 물질로 형성되고, 상기 제 2 물질막들은 절연 물질로 형성되되,
상기 층간 절연막을 형성하기 전에, 상기 셀 어레이 영역에서 상기 박막 구조체를 관통하는 반도체 패턴들 및 상기 반도체 패턴들과 상기 박막 구조체 사이에 데이터 저장막을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법. - 셀 어레이 영역 및 주변 회로 영역을 포함하는 기판을 준비하고,
상기 기판 상에, 제 1 및 제 2 물질막들이 번갈아 반복적으로 적층되되, 상기 셀 어레이 영역과 상기 주변 회로 영역 사이에서 계단 모양을 갖는 콘택부를 포함하는 박막 구조체를 형성하고,
상기 셀 어레이 영역에서 상기 박막 구조체를 관통하는 반도체 패턴을 포함하는 관통 구조체들을 형성하고,
상기 박막 구조체가 형성된 상기 기판 전면에, 상기 셀 어레이 영역과 상기 주변 회로 영역 사이에 높이 차를 갖는 층간 절연막을 형성하고,
상기 층간 절연막 상에 연마 정지막을 형성하고,
상기 관통 구조체들의 상면들과 상기 주변 회로 영역 상의 상기 연마 정지막을 평탄화 종료점으로 이용하여 상기 층간 절연막을 평탄화함으로써, 상기 주변 회로 영역의 상기 기판 및 상기 박막 구조체의 상기 콘택부를 덮는 층간 절연 패턴을 형성하는 것을 포함하는 3차원 반도체 장치의 제조 방법. - 제 15 항에 있어서,
상기 연마 정지막은 상기 층간 절연막을 평탄화할 때 상기 층간 절연막보다 제거율이 낮은 물질로 형성되는 3차원 반도체 장치의 제조 방법. - 제 15 항에 있어서,
상기 층간 절연막을 형성하는 것은, 절연 물질을 상기 셀 어레이 영역에서의 상기 박막 구조체의 높이보다 두껍게 증착하는 것인 3차원 반도체 장치의 제조 방법. - 제 15 항에 있어서,
상기 층간 절연 패턴을 형성하는 것은,
상기 연마 정지막 상에 상기 셀 어레이 영역을 노출시키는 마스크 패턴을 형성하고,
상기 마스크 패턴을 이용하여 상기 연마 정지막 및 상기 층간 절연막의 일부분을 이방성 식각함으로써, 상기 셀 어레이 영역과 상기 주변 회로 영역 사이에 돌출부를 국소적으로 형성하고,
상기 콘택 패드들을 연마 종료점으로 이용하는 화학적 기계적 연마 공정을 수행하여, 상기 돌출부를 제거하는 것을 포함하는 3차원 반도체 장치의 제조 방법. - 제 15 항에 있어서,
상기 층간 절연 패턴을 관통하여 상기 제 1 물질막들의 끝단 부분들 각각에 수직하게 연결된 콘택 플러그들과, 상기 콘택 플러그들에 연결된 배선들을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법. - 제 15 항에 있어서,
상기 연마 정지막 상에 상기 층간 절연막을 평탄화할 때, 상기 연마 정지막보다 제거율이 높은 버퍼 절연막을 형성하는 것을 더 포함하는 3차원 반도체 장치의 제조 방법. - 셀 어레이 영역, 주변 회로 영역 및 상기 셀 어레이 영역과 상기 주변 회로 영역 사이의 콘택 영역을 포함하는 기판을 준비하고,
상기 주변 회로 영역의 상기 기판 상에 주변 회로들을 포함하는 주변 구조체를 형성하고,
상기 셀 어레이 영역의 상기 기판 상에 제 1 및 제 2 물질막들이 번갈아 반복적으로 적층되어 상기 주변 구조체보다 두꺼운 박막 구조체를 형성하되, 상기 박막 구조체는 상기 셀 어레이 영역에서 상기 콘택 영역으로 연장되어 상기 콘택 영역에서 계단 모양을 가지며,
상기 주변 구조체 및 상기 박막 구조체를 덮는 층간 절연막을 형성하고,
상기 층간 절연막 상에, 상기 주변 회로 영역에서 상기 콘택 영역으로 연장되어 적어도 하나의 상기 제 1 물질막의 상부를 덮는 연마 정지 패턴을 형성하고,
상기 연마 정지 패턴을 평탄화 종료점으로 이용하여, 상기 층간 절연막을 평탄화하는 것을 포함하는 3차원 반도체 장치의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100091999A KR20120030193A (ko) | 2010-09-17 | 2010-09-17 | 3차원 반도체 장치의 제조 방법 |
| US13/231,525 US20120070944A1 (en) | 2010-09-17 | 2011-09-13 | Methods of Manufacturing Three Dimensional Semiconductor Devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100091999A KR20120030193A (ko) | 2010-09-17 | 2010-09-17 | 3차원 반도체 장치의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120030193A true KR20120030193A (ko) | 2012-03-28 |
Family
ID=45818109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100091999A KR20120030193A (ko) | 2010-09-17 | 2010-09-17 | 3차원 반도체 장치의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20120070944A1 (ko) |
| KR (1) | KR20120030193A (ko) |
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