CN113838856A - 半导体器件的制备方法以及半导体器件 - Google Patents

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Abstract

本发明提供了一种半导体器件的制备方法以及半导体器件，该制备方法包括：在衬底上形成由多个绝缘层和多个牺牲层组成的堆叠结构以及垂直穿过堆叠结构的栅线缝隙，栅线缝隙被多个绝缘层和多个牺牲层所围而具有第一宽度，第一宽度由下至上以第一变化率逐渐变大，去除多个牺牲层得到多个栅极开口，以第一台阶覆盖率在多个栅极开口中形成第一栅极层，之后，以小于第一台阶覆盖率的第二台阶覆盖率在第一栅极层上形成第二栅极层，本发明提供的半导体器件的制备方法，通过以不同台阶覆盖率分步沉积第一栅极层和第二栅极层，而使栅线缝隙被第二栅极层所围而具有尺寸相差不大的顶部与底部，有效地避免了在后续进行回刻蚀时，无法得到上层的栅极结构的问题。

Description

半导体器件的制备方法以及半导体器件
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制备方法以及半导体器件。
背景技术
现有的3D NAND闪存存储器(3D NAND Flsah)在制备栅极层时，通常是使用原子层沉积法向栅线缝隙中通入具有金属元素的气体进行沉积，以得到台阶覆盖率较好的栅极层，在沉积得到栅极层后，还需要进行回刻蚀以得到各个分离的栅极结构。
但是，随着存储器堆叠层数的增多，栅线缝隙顶部尺寸与底部尺寸的差异也越来越大，由此导致在进行回刻蚀时，位于上层的栅极层容易被刻蚀溶液完全刻蚀去除而无法得到栅极结构，从而使器件失效。
发明内容
本发明提供了一种半导体器件的制备方法以及半导体器件，有效地解决了由于栅线缝隙顶部尺寸与底部尺寸存在较大的差异而导致在对栅极层进行回刻蚀时，无法得到上层的栅极结构的问题。
为了解决上述问题，本发明提供了一种半导体器件的制备方法，所述制备方法包括：
在衬底上形成由多个绝缘层和多个牺牲层组成的堆叠结构，以及沿垂直于所述衬底的纵向穿过所述堆叠结构且沿平行于所述衬底的第一方向延伸的栅线缝隙，所述栅线缝隙在平行于所述衬底且垂直于所述第一方向的第二方向上被所述多个绝缘层和所述多个牺牲层所围而具有第一宽度，所述第一宽度沿所述纵向由下至上以第一变化率逐渐变大；
去除所述多个牺牲层以得到多个栅极开口；
以第一台阶覆盖率在所述多个栅极开口中形成第一栅极层；
以第二台阶覆盖率在所述第一栅极层上形成第二栅极层；
其中，所述第一台阶覆盖率大于所述第二台阶覆盖率。
进一步优选的，在所述以第二台阶覆盖率在所述第一栅极层上形成第二栅极层的步骤之后，所述栅线缝隙在所述第二方向上被所述第二栅极层所围而具有第二宽度，所述第二宽度沿所述纵向由下至上具有第二变化率，其中，所述第二变化率小于所述第一变化率。
进一步优选的，所述第二变化率为零。
进一步优选的，在所述以第二台阶覆盖率在所述第一栅极层上形成第二栅极层的步骤之后，还包括：
向所述栅线缝隙中通入酸性液体，以去除所述第二栅极层以及部分所述第一栅极层，形成多个栅极结构，所述多个栅极结构之间互不接触。
进一步优选的，在所述以第一台阶覆盖率在所述多个栅极沟槽中形成第一栅极层的步骤之后，及/或所述以第二台阶覆盖率在所述第一栅极层上形成第二栅极层的步骤之后，还包括：
对所述半导体器件进行加热。
进一步优选的，使用原子层沉积法形成所述第一栅极层，且以不同于原子层沉积法的薄膜沉积工艺形成所述第二栅极层。
进一步优选的，使用相同的薄膜沉积工艺形成所述第一栅极层以及所述第二栅极层。
进一步优选的，所述第一栅极层覆盖所述多个绝缘层。
另一方面，本发明还提供了一种半导体器件，所述半导体器件包括：
衬底；
堆叠结构，设置于所述衬底上，所述堆叠结构包括多个绝缘层以及多个栅极结构；以及，
栅线缝隙，所述栅线缝隙沿垂直于所述衬底的纵向穿过所述堆叠结构且沿平行于所述衬底的第一方向延伸；
其中，所述多个栅极结构在平行于所述衬底且垂直于所述第一方向的第二方向上的长度相等。
进一步优选的，所述半导体器件包括多个栅极开口，所述多个栅极结构设置于所述多个栅极开口中，所述栅线缝隙包括隔离侧壁，所述隔离侧壁延伸至所述多个栅极开口中而与所述多个栅极结构相接触。
本发明的有益效果为：本发明提供了一种半导体器件的制备方法，包括：在衬底上形成由多个绝缘层和多个牺牲层组成的堆叠结构，以及沿垂直于衬底的纵向穿过堆叠结构且沿平行于衬底的第一方向延伸的栅线缝隙，栅线缝隙在平行于衬底且垂直于第一方向的第二方向上被多个绝缘层和多个牺牲层所围而具有第一宽度，第一宽度沿纵向由下至上以第一变化率逐渐变大，去除多个牺牲层以得到多个栅极开口，以第一台阶覆盖率在多个栅极开口中形成第一栅极层，之后，以第二台阶覆盖率在第一栅极层上形成第二栅极层，其中，第一台阶覆盖率大于第二台阶覆盖率，本发明提供的半导体器件的制备方法，通过以不同台阶覆盖率分步沉积第一栅极层和第二栅极层，而使栅线缝隙被第二栅极层所围而具有尺寸相差不大的顶部与底部，有效地避免了在后续进行回刻蚀时，无法得到上层的栅极结构的问题。
附图说明
为了更清楚地说明本发明的技术方案，下面将对根据本发明而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明而成的第一实施例所提供的半导体器件的制备方法的流程示意图。
图2a至图2e是根据本发明而成的第一实施例所提供的半导体器件的制备方法的工艺流程示意图。
图3是根据本发明而成的第二实施例所提供的半导体器件的剖面结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本发明针对现有的半导体器件，由于栅线缝隙顶部尺寸与底部尺寸存在较大的差异而导致在对栅极层进行回刻蚀时，无法得到上层的栅极结构的问题，根据本发明而成的实施例用以解决该问题。
请参阅图1、图2a至图2e，图1示出了根据本发明而成的第一实施例所提供的半导体器件100的制备方法的流程示意图，图2a至图2e示出了根据本发明而成的第一实施例所提供的半导体器件100的制备方法的工艺流程示意图。
如图1、图2a至图2e所示，该半导体器件100的制备方法具体包括以下工艺步骤：
预形成步骤S101：在衬底110上形成由多个绝缘层121和多个牺牲层122组成的堆叠结构120，以及沿垂直于衬底110的纵向Z穿过堆叠结构120且沿平行于衬底110的第一方向Y延伸的栅线缝隙130，栅线缝隙130在平行于衬底110且垂直于第一方向Y的第二方向X上被多个绝缘层121和多个牺牲层122所围而具有第一宽度W1，第一宽度W1沿纵向Z由下至上以第一变化率逐渐变大；
栅极开口形成步骤S102：去除多个牺牲层122以得到多个栅极开口123s；
第一栅极层形成步骤S103：以第一台阶覆盖率在多个栅极开口123s中形成第一栅极层123a；
第二栅极层形成步骤S104：以第二台阶覆盖率在第一栅极层123a上形成第二栅极层123b；
其中，第一台阶覆盖率大于第二台阶覆盖率。
需要说明的是，在预形成步骤S101中形成的栅线缝隙130，其被多个绝缘层121和多个牺牲层122所围而具有的第一宽度W1会沿纵向Z由下至上以第一变化率逐渐变大，也即，栅线缝隙130的顶部130T与底部130B具有尺寸差异，使得位于栅线缝隙130两侧的沟道结构140的侧壁与栅线缝隙130的侧壁的距离不一致。若使用原子层沉积法(Atomic LayerDeposition，ALD)一次沉积形成栅极层，会使每个栅极开口123s中的栅极层在第二方向X上的长度不一致，从而导致后续进行回刻蚀时，位于堆叠结构120上层的栅极层容易被刻蚀溶液完全刻蚀去除而无法得到栅极结构，进而使器件失效。本发明以不同台阶覆盖率分步沉积第一栅极层123a和第二栅极层123b，具体地，以较第一台阶覆盖率差的第二台阶覆盖率沉积第二栅极层123b，使得用以沉积第二栅极层123b的材料不易覆盖在位于堆叠结构120下层的第一栅极层123a上，从而使得栅线缝隙130’被第二栅极层123b所围而具有尺寸相差不大的顶部130’T与底部130’B，保证了每个栅极开口123s中的第一栅极层123a和第二栅极层123b在第二方向X上的长度总和一致，从而有效地避免了上述问题的出现。
容易理解的是，在上述第二栅极层形成步骤S104完成之后，栅线缝隙130’在第二方向X上被第二栅极层123b所围而具有第二宽度W2，第二宽度W2沿纵向Z由下至上具有第二变化率，其中，第二变化率小于上文所述的第一变化率。较优的，第二变化率为零，也即，栅线缝隙130’被第二栅极层123b所围而呈均匀的槽状。
需要说明的是，在上述第一栅极层形成步骤S103以及第二栅极层形成步骤S104中，可以使用相同的薄膜沉积工艺，也可以使用不同的薄膜沉积工艺。需要注意的是，当使用相同的薄膜沉积工艺进行上述两个步骤时，需要对气体流量以及温度等工艺参数进行控制，以使上述两个步骤中的台阶覆盖率不同；当使用不同的薄膜沉积工艺进行上述两个步骤时，较佳地，使用原子层沉积法(Atomic Layer Deposition，ALD)形成第一栅极层123a，以在后续回刻蚀完成后，所得到的栅极结构具有较好的台阶覆盖率以及较优的薄膜质量，由于回刻蚀完成后，第二栅极层123b会被全部去除，所以，在形成第二栅极层123b时，可以使用例如物理气相沉积(Physical Vapor Deposition，PVD)等台阶覆盖率较差的薄膜沉积工艺。
容易理解的是，在本实施例中，形成的第一栅极层123a覆盖多个绝缘层121，在由本发明而成的其他变形例中，第一栅极层可以不覆盖多个绝缘层。
进一步地，请继续参阅图1以及图2e，在第二栅极层形成步骤S104完成之后，还需对半导体器件100进行回刻蚀，以得到栅极结构123，例如包括：
回刻蚀步骤S105：向栅线缝隙130中通入酸性液体，以去除第二栅极层123b以及部分第一栅极层123a，形成多个栅极结构123，多个栅极结构123之间互不接触。
容易理解的是，由于每个栅极开口123s中的第一栅极层123a和第二栅极层123b在第二方向X上的长度总和一致，所以，在该回刻蚀步骤S105中所得到的多个栅极结构123，在第二方向X上的长度相等。
需要说明的是，由于在第一栅极层形成步骤S103和第二栅极层形成步骤S104中所使用的气体载体是WF6，在沉积得到第一栅极层123a和第二栅极层123b后，半导体器件100中可能会残留部分杂质F，所以，在第一栅极层形成步骤S103及/或第二栅极层形成步骤S104完成后，还可以进行以下用以去除F的残留的步骤：
对半导体器件100进行加热。
需要说明的是，由于在本实施例中，沉积得到的第一栅极层123a和第二栅极层123b的厚度不大，所以，可以更加容易地去除残留的F，并且，不会对半导体器件100造成损伤。
区别于现有技术，根据本发明而成的第一实施例提供了一种半导体器件100的制备方法，包括：在衬底110上形成由多个绝缘层121和多个牺牲层122组成的堆叠结构120，以及沿垂直于衬底110的纵向Z穿过堆叠结构120且沿平行于衬底110的第一方向Y延伸的栅线缝隙130，栅线缝隙130在平行于衬底110且垂直于第一方向Y的第二方向X上被多个绝缘层121和多个牺牲层122所围而具有第一宽度W1，第一宽度W1沿纵向Z由下至上以第一变化率逐渐变大，去除多个牺牲层122以得到多个栅极开口123s，以第一台阶覆盖率在多个栅极开口123s中形成第一栅极层123a，之后，以第二台阶覆盖率在第一栅极层123a上形成第二栅极层123b，其中，第一台阶覆盖率大于第二台阶覆盖率，本发明提供的半导体器件100的制备方法，通过以不同台阶覆盖率分步沉积第一栅极层123a和第二栅极层123b，而使栅线缝隙130’被第二栅极层123b所围而具有尺寸相差不大的顶部130’T与底部130’B，有效地避免了在后续进行回刻蚀时，无法得到上层的栅极结构123的问题。
请参阅图3，图3示出了根据本发明而成的第二实施例所提供的半导体器件200的剖面结构示意图，从图中可以很直观的看到根据本发明而成的第二实施例的各组成部分，以及各组成部分的相对位置关系。
如图3所示，该半导体器件200是通过上文所述的制备方法制备而成，具体的，半导体器件200包括：
衬底210；
堆叠结构220，设置于衬底210上，该堆叠结构220包括多个绝缘层221以及多个栅极结构223；以及，
栅线缝隙230，该栅线缝隙230沿垂直于衬底210的纵向C穿过堆叠结构220且沿平行于衬底210的第一方向B延伸；
且其中，多个栅极结构223在平行于衬底210且垂直于第一方向B的第二方向A上的长度相等。
进一步地，半导体器件200还包括多个栅极开口(图中未示出)，多个栅极结构223设置于多个栅极开口中。栅线缝隙230包括隔离侧壁231以及填充结构232，该隔离侧壁231延伸至多个栅极开口中而与多个栅极结构223相接触，进一步地，位于栅线缝隙230两侧的沟道结构240在栅极结构223处的侧壁与隔离侧壁231在同一栅极结构223处的侧壁之间的距离相等，填充结构232中所填充地材料为高K(High K)材料。
区别于现有技术，根据本发明而成的第二实施例提供了一种半导体器件200，该半导体器件200通过上文所述的制备方法制备而成，包括：衬底210，设置于衬底210上的堆叠结构220，该堆叠结构220包括多个绝缘层221以及多个栅极结构223，沿垂直于衬底210的纵向C穿过堆叠结构220且沿平行于衬底210的第一方向B延伸的栅线缝隙230，其中，多个栅极结构223在平行于衬底210且垂直于第一方向B的第二方向A上的长度相等。
除上述实施例外，本发明还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本发明要求的保护范围。
综上所述，虽然本发明已将优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (10)

1.一种半导体器件的制备方法，其特征在于，所述制备方法包括：
在衬底上形成由多个绝绝绝和多个牺牲绝层成的堆叠结构，以及沿垂直于所述衬底的纵向穿过所述堆叠结构且沿平行于所述衬底的第一方向延伸的栅栅栅隙，所述栅线栅隙在平行于所述衬底且垂直于所述第一方向的第二方向上被所述多个绝绝绝和所述多个牺牲绝所围而具有第一宽度，所述第一宽度沿所述纵向由下至上以第一变化率逐渐变大；
去除所述多个牺牲绝以得到多个栅极开口；
以第一台阶覆盖率在所述多个栅极开口中形成第一栅极绝；
以第二台阶覆盖率在所述第一栅极绝上形成第二栅极绝；
其中，所述第一台阶覆盖率大于所述第二台阶覆盖率。
2.根据权利要求1所述的制备方法，其特征在于，在所述以第二台阶覆盖率在所述第一栅极绝上形成第二栅极绝的步骤之后，所述栅线栅隙在所述第二方向上被所述第二栅极绝所围而具有第二宽度，所述第二宽度沿所述纵向由下至上具有第二变化率，其中，所述第二变化率小于所述第一变化率。
3.根据权利要求2所述的制备方法，其特征在于，所述第二变化率为零。
4.根据权利要求1所述的制备方法，其特征在于，在所述以第二台阶覆盖率在所述第一栅极绝上形成第二栅极绝的步骤之后，还包括：
向所述栅线栅隙中通入酸性液体，以去除所述第二栅极绝以及部分所述第一栅极绝，形成多个栅极结构，所述多个栅极结构之间互不接触。
5.根据权利要求1所述的制备方法，其特征在于，在所述以第一台阶覆盖率在所述多个栅极沟槽中形成第一栅极绝的步骤之后，及/或所述以第二台阶覆盖率在所述第一栅极绝上形成第二栅极绝的步骤之后，还包括：
对所述半导体器件续行加热。
6.根据权利要求1所述的制备方法，其特征在于，使用原子绝沉积法形成所述第一栅极绝，且以不同于原子绝沉积法的薄膜沉积工艺形成所述第二栅极绝。
7.根据权利要求1所述的制备方法，其特征在于，使用相同的薄膜沉积工艺形成所述第一栅极绝以及所述第二栅极绝。
8.根据权利要求1所述的制备方法，其特征在于，所述第一栅极绝覆盖所述多个绝绝绝。
9.一种半导体器件，其特征在于，所述半导体器件包括：
衬底；
堆叠结构，设置于所述衬底上，所述堆叠结构包括多个绝绝绝以及多个栅极结构；以及，
栅线栅隙，所述栅线栅隙沿垂直于所述衬底的纵向穿过所述堆叠结构且沿平行于所述衬底的第一方向延伸；
其中，所述多个栅极结构在平行于所述衬底且垂直于所述第一方向的第二方向上的长度相等。
10.根据权利要求9所述的半导体器件，其特征在于，所述半导体器件包括多个栅极开口，所述多个栅极结构设置于所述多个栅极开口中，所述栅线栅隙包括隔离侧壁，所述隔离侧壁延伸至所述多个栅极开口中而与所述多个栅极结构相接触。
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