KR101121527B1 - 불휘발성 반도체 기억 장치의 제조 방법 - Google Patents

불휘발성 반도체 기억 장치의 제조 방법 Download PDF

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Abstract

기판 상에 불순물을 도입한 실리콘층과 불순물을 도입하지 않은 실리콘층을 교대로 적층시켜 적층체를 형성한다. 이 적층체에, 그 상면측으로부터 기판의 상면에 대해 평행한 제1 방향으로 연장되는 슬릿을 형성함으로써, 불순물을 도입한 실리콘층을 복수개의 게이트 전극으로 분단한다. 슬릿 내에 절연 재료를 매립하여 절연판재를 형성한다. 적층체를 관통하도록 상하 방향으로 연장되는 관통 홀을 형성한다. 이 관통 홀을 통해 습식 에칭을 행하고, 불순물을 도입하지 않은 실리콘층을 제거한다. 관통 홀의 내면 상 및 게이트 전극의 상하면 상에 블록 절연막을 퇴적시키고, 그 위에 전하 축적막을 퇴적시키고, 그 위에 터널 절연막을 퇴적시킨다. 관통 홀 내에 반도체 재료를 매립하여, 상하 방향으로 연장되는 반도체 필러를 형성한다. 이에 의해, 불휘발성 반도체 기억 장치를 제조한다.

Description

불휘발성 반도체 기억 장치의 제조 방법 {MANUFACTURING METHOD OF NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 출원은 일본 특허 출원 제2009-185763호(2009년 8월 10일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히 메모리 셀이 3차원적으로 배열된 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래부터 플래시 메모리 등의 반도체 기억 장치는 실리콘 기판의 표면에 메모리 셀을 이차원적으로 집적시킴으로써 제작되어 왔다. 이러한 반도체 기억 장치의 비트 단가를 저감하여 대용량화를 도모하기 위해서는, 메모리 셀의 고집적화가 필요하지만, 최근 그 고집적화도 비용적, 기술적으로 곤란해지고 있다.
고집적화의 한계를 혁신하는 기술로서, 메모리 셀을 적층하여 삼차원적으로 집적시키는 방법이 있다. 단, 단순하게 한층씩 적층하여 가공해 가는 방법에서는, 적층수의 증가에 수반하여 공정수가 증가하게 되어, 비용이 증가하게 된다. 따라서, 실리콘 기판 상에 게이트 전극과 절연막을 교대로 적층시켜 적층체를 형성한 후, 이 적층체에 관통 홀을 일괄 가공으로 형성하고, 관통 홀의 측면 상에 블록 절연막, 전하 축적막, 터널 절연막을 이 순서로 퇴적시키고, 또한 관통 홀의 내부에 실리콘 필러를 매설하는 기술이 제안되어 있다(예를 들어, 일본 특허 공개 제2007-266143호 공보 참조).
이 일괄 가공형 3차원 적층 메모리에 있어서는, 각 게이트 전극과 실리콘 필러와의 교차 부분에 메모리 셀 트랜지스터가 형성되고, 각 게이트 전극 및 각 실리콘 필러의 전위를 제어함으로써, 실리콘 필러로부터 전하 축적막에 대해 전하를 출입하여 정보를 기억시킬 수 있다. 이 기술에 따르면, 적층체를 일괄 가공하여 관통 홀을 형성하고 있으므로, 게이트 전극의 적층수가 증가해도 리소그래피 공정의 횟수는 증가하지 않고, 비용의 증가를 억제할 수 있다.
그러나, 이와 같은 일괄 가공형 3차원 적층 메모리에 있어서는, 적층체 전체에 있어서 특성이 균일한 메모리 셀 트랜지스터를 형성하는 것이 곤란하다. 예를 들어, 적층체에 관통 홀을 형성할 때에, 관통 홀의 측면을 완전하게 수직으로 가공하는 것은 매우 곤란하고, 특히 절연막을 관통하는 부분에 어떻게 해서든 테이퍼각이 생기게 된다. 따라서, 적층체의 하부에서는, 상부와 비교하여 관통 홀이 가늘어지고, 이에 의해 메모리 트랜지스터의 특성이 변동되게 된다.
본 발명의 일 형태에 따르면, 기판과, 상기 기판 상에 설치되고, 상기 기판의 상면에 대해 평행한 제1 방향으로 연장되고, 상기 제1 방향 및 상기 상면에 대해 수직인 상하 방향의 양쪽에 대해 직교하는 제2 방향 및 상기 상하 방향을 따라 매트릭스 형상으로 배열되고, 각각에 상기 상하 방향으로 연장되는 관통 홀이 형성된 복수개의 게이트 전극과, 상기 제2 방향에 있어서의 상기 게이트 전극간에 형성되고, 상기 제1 방향 및 상기 상하 방향으로 확대되는 절연판재와, 상기 관통 홀의 내면 상 및 상기 게이트 전극의 상하면 상에 형성되고, 상기 절연판재에 접한 블록 절연막과, 상기 블록 절연막 상에 형성된 전하 축적막과, 상기 전하 축적막 상에 형성된 터널 절연막과, 상기 관통 홀 내에 형성되고, 상기 상하 방향으로 연장되는 반도체 필러를 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.
본 발명의 다른 일 형태에 따르면, 기판 상에, 불순물을 도입한 실리콘층과 불순물을 도입하지 않은 실리콘층을 교대로 적층시켜 적층체를 형성하는 공정과, 상기 적층체에, 그 상면측으로부터 상기 기판의 상면에 대해 평행한 제1 방향으로 연장되는 슬릿을 형성함으로써, 상기 불순물을 도입한 실리콘층을 복수개의 게이트 전극으로 분단하는 공정과, 상기 슬릿 내에 절연 재료를 매립하여 절연판재를 형성하는 공정과, 상기 적층체를 관통하도록 상기 기판의 상면에 대해 수직인 상하 방향으로 연장되는 관통 홀을 형성하는 공정과, 상기 관통 홀을 통해 습식 에칭을 행하고, 상기 불순물을 도입하지 않은 실리콘층을 제거하는 공정과, 상기 관통 홀의 내면 상 및 상기 게이트 전극의 상하면 상에 블록 절연막을 퇴적시키는 공정과, 상기 블록 절연막 상에 전하 축적막을 퇴적시키는 공정과, 상기 전하 축적막 상에 터널 절연막을 퇴적시키는 공정과, 상기 관통 홀 내에 반도체 재료를 매립하여, 상기 상하 방향으로 연장되는 반도체 필러를 형성하는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법이 제공된다.
본 발명의 또 다른 일 형태에 따르면, 기판 상에, 불순물을 도입한 실리콘층과 불순물을 도입하지 않은 실리콘층을 교대로 적층시켜 적층체를 형성하는 공정과, 상기 적층체의 상면에, 상기 기판의 상면에 대해 평행한 제1 방향으로 연장되는 슬릿을 형성함으로써, 상기 불순물을 도입한 실리콘층을 복수개의 게이트 전극으로 분단하는 공정과, 상기 슬릿 내에 희생재를 매립하는 공정과, 상기 적층체를 관통하도록 상기 기판의 상면에 대해 수직인 상하 방향으로 연장되는 관통 홀을 형성하는 공정과, 상기 관통 홀을 통해 습식 에칭을 행하고, 상기 불순물을 도입하지 않은 실리콘층을 제거하는 공정과, 상기 관통 홀의 내면 상 및 상기 게이트 전극의 상하면 상에 블록 절연막을 퇴적시키는 공정과, 상기 블록 절연막 상에 전하 축적막을 퇴적시키는 공정과, 상기 전하 축적막 상에 터널 절연막을 퇴적시키는 공정과, 상기 관통 홀 내에 반도체 재료를 매립하여 상기 상하 방향으로 연장되는 반도체 필러를 형성하는 공정과, 상기 희생재를 제거하는 공정과, 상기 게이트 전극에 있어서의 상기 슬릿 내에 노출된 면에 메탈 실리사이드층을 형성하는 공정과, 상기 슬릿 내에 절연 재료를 매립하여 절연판재를 형성하는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법이 제공된다.
도 1의 (a) 내지 (c)는, 본 발명의 제1 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 단면도.
도 2는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치에 있어서의 메모리 어레이 영역의 중앙부를 예시하는 사시도.
도 3은 제1 실시 형태에 관한 불휘발성 반도체 기억 장치에 있어서의 게이트 전극간의 부분을 예시하는 일부 확대 단면도.
도 4의 (a)는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 5의 (a)는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 6의 (a)는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 7의 (a)는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 8의 (a)는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도9의 (a)는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 10의 (a)는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 11의 (a)는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 12의 (a)는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 13의 (a)는 제1 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 14의 (a)는 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 15의 (a)는 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 16의 (a)는 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 17의 (a)는 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 18의 (a)는 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 19의 (a)는 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 20의 (a)는 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 21의 (a)는 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 22의 (a)는 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 23의 (a)는 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 24의 (a)는 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 25의 (a)는 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 26의 (a)는 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 27의 (a)는 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 28의 (a)는 본 발명의 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 29의 (a)는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 30의 (a)는 제2 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 31의 (a)는 본 발명의 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 32의 (a)는 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 33의 (a)는 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 34의 (a)는 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 35의 (a)는 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 36의 (a)는 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 37의 (a)는 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 38의 (a)는 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
도 39의 (a)는 제3 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 공정 평면도이며, (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 대해 설명한다.
우선, 본 발명의 제1 실시 형태에 대해 설명한다.
도 1의 (a) 내지 도 1의 (c)는 본 실시 형태에 관한 불휘발성 반도체 기억 장치를 예시하는 단면도로, (a)는 메모리 어레이 영역의 단부를 도시하고, (b)는 메모리 어레이 영역의 중앙부를 도시하고, (c)는 주변 회로 영역을 도시하고, 도 2는 본 실시 형태에 관한 불휘발성 반도체 기억 장치에 있어서의 메모리 어레이 영역의 중앙부를 예시하는 사시도이며, 도 3은 본 실시 형태에 관한 불휘발성 반도체 기억 장치에 있어서의 게이트 전극간의 부분을 예시하는 일부를 확대한 단면도이다.
또한, 도 2에 있어서는, 도시의 편의상, 원칙적으로 도전 부분만을 나타내고, 절연 부분은 생략하고 있다.
우선, 본 실시 형태의 특징 부분을 개략적으로 설명한다.
본 실시 형태에 관한 불휘발성 반도체 기억 장치의 특징은, 실리콘 기판 상에 복수개의 게이트 전극이 적층되고, 이들 게이트 전극에 관통 홀이 형성되고, 관통 홀 내에 상하 방향으로 연장되는 실리콘 필러가 매설되고, 실리콘 필러의 주위에 터널 절연막, 전하 축적막, 블록 절연막이 형성된 3차원 적층형의 기억 장치에 있어서, 블록 절연막이 관통 홀의 내면 상으로부터 게이트 전극의 상하면 상으로 연장 돌출되어, 게이트 전극을 분단하고 있는 슬릿까지 도달하고 있는 것이다. 이에 의해, 상하 방향에 있어서 인접하는 게이트 전극끼리를 절연하는 전용 층간 절연막이 존재하지 않기 때문에, 이 층간 절연막을 에칭하였을 때의 후퇴량의 변동에 따라 관통 홀의 직경이 변동되는 일이 없고, 이 변동에 기인하여 메모리 셀 트랜지스터의 특성이 변동되는 일이 없다. 또한, 게이트 전극간의 간극이, 특성이 균일하고 절연 내성이 높은 블록 절연막에 의해 매립되므로, 메모리 셀 트랜지스터의 특성이 균일하고, 또한 게이트 전극간의 절연 내성이 높다.
또한, 본 실시 형태에 관한 제조 방법의 특징은, 실리콘 기판 상에 붕소 도프 실리콘층과 논도프 실리콘층을 교대로 적층시켜 적층체를 형성한 후, 적층체에 슬릿을 형성하여 절연판재를 매립함과 함께 붕소 도프 실리콘층을 복수개의 게이트 전극으로 분할하고, 그 후, 적층체에 관통 홀을 형성하고, 이 관통 홀을 통한 에칭에 의해 논도프 실리콘층을 제거하고, 블록 절연막을 퇴적시키는 것이다. 이에 의해, 관통 홀 형성시에는 적층체 내에 실리콘 산화막 등의 절연막이 존재하지 않기 때문에, 관통 홀을 대략 수직으로 형성할 수 있다. 또한, 슬릿 내나 관통 홀 내에 일단 희생재를 매립하고, 나중에 제거하는 공정이 없기 때문에, 불휘발성 반도체 기억 장치를 적은 공정수로 제조할 수 있다.
이하, 본 실시 형태에 관한 불휘발성 반도체 기억 장치의 구성을 상세하게 설명한다.
도 1의 (a) 내지 (c)에 도시한 바와 같이, 본 실시 형태에 관한 불휘발성 반도체 기억 장치(1)(이하, 단순히「장치(1)」라고도 함)에 있어서는, 실리콘 기판(11)이 설치되어 있다. 실리콘 기판(11)의 상층 부분에는, STI(shallow trench isolation)(12)가 선택적으로 형성되어 있다. 또한, 장치(1)에는, 메모리 어레이 영역 Rm 및 주변 회로 영역 Rc가 설정되어 있다.
이하, 본 명세서에 있어서는, 설명의 편의상, XYZ 직교 좌표계를 도입한다. 이 좌표계에 있어서는, 실리콘 기판(11)의 상면에 평행한 방향이며 서로 직교하는 2방향을 X 방향 및 Y 방향이라 하고, X 방향 및 Y 방향의 양쪽에 대해 직교하는 방향, 즉 상하 방향을 Z 방향이라 한다.
우선, 메모리 어레이 영역 Rm에 대해 설명한다.
도 1의 (a) 내지 도 1의 (c) 및 도 2에 도시한 바와 같이, 메모리 어레이 영역 Rm에 있어서는, 실리콘 기판(11) 상에 실리콘 산화막(13)이 형성되어 있고, 그 위에 도전성 재료, 예를 들어 인이 도프된 실리콘(인 도프 실리콘)을 포함하는 백 게이트 전극(14)이 설치되어 있다. 백 게이트 전극(14)의 상층 부분에는, Y 방향으로 연장되는 직육면체 형상의 오목부(15)가 복수 형성되어 있고, 오목부(15)의 내면 상에는 유전율이 낮은 절연막, 예를 들어 실리콘 산화막(16)이 형성되어 있다. 또한, 백 게이트 전극(14) 상에는, 실리콘 산화막(17)이 형성되어 있다.
실리콘 산화막(17) 상에는 적층체(20)가 설치되어 있다. 적층체(20)에 있어서는, 복수개의 게이트 전극(21)이 설치되어 있다. 게이트 전극(21)은, 붕소가 도입된 실리콘(붕소 도프 실리콘)을 포함하고, 그 형상은 X 방향으로 연장되는 띠 형상이며, Y 방향 및 Z 방향을 따라 매트릭스 형상으로 배열되어 있다. 또한, 적층체(20)의 단부는 계단 형상으로 가공되어 있고, Z 방향으로 배열된 게이트 전극(21)의 각각이 각 단을 구성하고 있다.
Y 방향에 있어서 인접하는 게이트 전극(21) 사이에는, 예를 들어 실리콘 산화물을 포함하는 절연판재(22)가 설치되어 있다. 절연판재(22)의 형상은, X 방향 및 Z 방향으로 확대되는 판 형상이며, 적층체(20)를 관통하고 있다. 또한, Z 방향에 있어서 인접하는 게이트 전극(21) 사이에는, 후술하는 블록 절연막(35)(도 3 참조)이 매립되어 있다. 적층체(20) 상에는 실리콘 산화막(26)이 형성되어 있고, 그 위에는 붕소 도프 실리콘을 포함하고, X 방향으로 연장되는 제어 전극(27)이 복수개 설치되어 있다.
그리고, 적층체(20), 실리콘 산화막(26) 및 제어 전극(27)에는 Z 방향으로 연장되는 복수개의 관통 홀(30)이 형성되어 있다. 관통 홀(30)은 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열되어 있고, 제어 전극(27), 실리콘 산화막(26) 및 적층체(20)를 관통하여, 오목부(15)의 Y 방향 양단부에 도달하고 있다. 이에 의해, Y 방향에 있어서 인접하는 한 쌍의 관통 홀(30)이 오목부(15)에 의해 연통되어, 1개의 U자 홀(31)을 구성하고 있다. 각 관통 홀(30)의 형상은 예를 들어 원기둥형이며, 각 U자 홀(31)의 형상은 대략 U자형이다. 또한, 각 게이트 전극(21)은 X 방향을 따라 배열된 2열의 관통 홀(30)에 의해 관통되어 있다. Y 방향에 있어서의 오목부(15)의 배열과 게이트 전극(21)의 배열은, 배열 주기가 같고 위상이 반주기분 어긋나 있으므로, 각 게이트 전극(21)을 관통하는 2열의 관통 홀(30)의 각 열은 서로 다른 U자 홀(31)에 속해 있다.
도 1 및 도 3에 도시한 바와 같이, U자 홀(31)의 내면 상에는 블록 절연막(35)이 형성되어 있다. 블록 절연막(35)은 장치(1)의 구동 전압의 범위 내에 있는 전압이 인가되어도 실질적으로 전류를 흐르게 하지 않는 막이며, 고유전율 재료, 예를 들어 유전율이 후술하는 전하 축적막(36)을 형성하는 재료의 유전율보다도 높은 재료에 의해 형성되어 있고, 예를 들어 실리콘 산화물에 의해 형성되어 있다. 블록 절연막(35)은 관통 홀(30)의 내면 상으로부터 게이트 전극(21)의 상하면 상으로 돌아들어가 있고, 게이트 전극(21)의 상하면을 덮고 있다.
본 실시 형태에 있어서는, 블록 절연막(35)에 있어서의 임의의 게이트 전극(21)의 상면 상에 배치된 부분과, 이 게이트 전극(21)의 일단 상에 배치된 다른 게이트 전극(21)의 하면 상에 배치된 부분은 서로 접하고 있어, 그 접촉면에는 심(seam)(34a)이 형성되어 있다. 이에 의해, Z 방향에 있어서 인접하는 게이트 전극(21) 사이의 공간은 블록 절연막(35)에 의해 충전되어 있다. 또한, 임의의 관통 홀(30)의 내면 상으로부터 게이트 전극(21)의 상하면 상으로 돌아들어감으로써 게이트 전극(21) 사이의 공간에 침입한 블록 절연막(35)과, 이웃하는 관통 홀(30)의 내면 상으로부터 같은 게이트 전극(21)의 상하면 상으로 돌아들어감으로써 동일한 게이트 전극(21) 사이의 공간에 침입한 블록 절연막(35)과는 서로 접하고 있고, 그 접촉면에는 심(34b)이 형성되어 있다. 심(34a 및 34b)에 있어서는, 블록 절연막(35)의 마이크로 조직이 불연속으로 되어 있고, 심(34a 및 34b)을 포함하는 단면에 대해 약액 처리 등을 실시함으로써, 심(34a 및 34b)을 관찰할 수 있다.
블록 절연막(35) 상에는 전하 축적막(36)이 형성되어 있다. 전하 축적막(36)은 전하를 축적하는 능력이 있는 막이며, 예를 들어 전자의 트랩 사이트를 포함하는 막이며, 예를 들어 실리콘 질화막이다. 본 실시 형태에 있어서는, 전하 축적막(36)은 U자 홀(31) 내에만 배치되어 있고, Z 방향에 있어서 인접하는 게이트 전극(21) 사이의 공간에는 침입하고 있지 않다.
전하 축적막(36) 상에는 터널 절연막(37)이 형성되어 있다. 터널 절연막(37)은, 통상은 절연성이지만, 장치(1)의 구동 전압의 범위 내에 있는 소정의 전압이 인가되면 터널 전류를 흐르게 하는 막이며, 예를 들어 실리콘 산화물에 의해 형성되어 있다. 터널 절연막(37)도 U자 홀(31) 내에만 배치되어 있고, Z 방향에 있어서 인접하는 게이트 전극(21) 사이의 공간에는 침입하고 있지 않다. 블록 절연막(35), 전하 축적막(36) 및 터널 절연막(37)이 적층됨으로써, 메모리막(33)이 형성되어 있다.
U자 홀(31) 내에는, 불순물, 예를 들어 인이 도입된 폴리실리콘이 매립되어 있고, U자 필러(38)가 형성되어 있다. U자 필러(38)의 형상은 U자 홀(31)의 형상을 반영한 U자형이다. U자 필러(38)는 터널 절연막(37)에 접하고 있다. U자 필러(38) 중, 관통 홀(30) 내에 배치된 부분이 실리콘 필러(39)로 되어 있고, 오목부(15) 내에 배치된 부분이 접속 부재(40)로 되어 있다. 실리콘 필러(39)의 형상은 관통 홀(30)의 형상을 반영한 원기둥형이며, 접속 부재(40)의 형상은 오목부(15)의 형상을 반영한 직육면체 형상이다. 또한, 폴리실리콘은 U자 홀(31) 내에 완전히 충전되어 있어 기둥 형상의 U자 필러(38)를 형성하고 있어도 되고, 중심축을 따라 공동을 남기도록 충전되어 있으며 파이프 형상의 U자 필러(38)를 형성하고 있어도 된다.
또한, 도 1 및 도 2에 도시한 바와 같이, 계단 형상으로 가공된 적층체(20)의 측면 상, 실리콘 산화막(26)의 측면, 상 및 제어 전극(27)의 측면 상에는, 실리콘 질화막(41)이 형성되어 있다. 실리콘 질화막(41)은 적층체(20)의 단부의 형상을 반영하여 계단 형상으로 형성되어 있다. 또한, 제어 전극(27) 상 및 실리콘 질화막(41) 상에는, 예를 들어 실리콘 산화물을 포함하는 층간 절연막(42)이 형성되어 있고, 적층체(20)를 매립하고 있다.
층간 절연막(42) 내에는, 플러그(43), 콘택트(44 및 45)가 매립되어 있다. 플러그(43)는 실리콘 필러(39)의 바로 위 영역에 배치되어 있고, 실리콘 필러(39)에 접속되어 있다. 콘택트(44)는 제어 전극(27)의 X 방향의 일단부의 바로 위 영역에 배치되어 있고, 제어 전극(27)에 접속되어 있다. 콘택트(45)는 게이트 전극(21)의 X 방향의 일단부의 바로 위 영역에 배치되어 있고, 게이트 전극(21)에 접속되어 있다.
또한, 층간 절연막(42) 내에 있어서의 플러그(43), 콘택트(44 및 45)보다도 상방 부분에는, 소스선(47), 플러그(48), 배선(49 및 50)이 매립되어 있다. 소스선(47)은 X 방향으로 연장되어 있고, U자 필러(38)에 속하는 한 쌍의 실리콘 필러(39) 중 한쪽에 플러그(43)를 통해 접속되어 있다. 플러그(48)는 U자 필러(38)에 속하는 한 쌍의 실리콘 필러(39) 중 다른 쪽에 플러그(43)를 통해 접속되어 있다. 배선(49 및 50)은 Y 방향으로 연장되어 있어, 각각 콘택트(44 및 45)에 접속되어 있다.
층간 절연막(42) 상에는 Y 방향으로 연장되는 비트선(51)이 설치되어 있고, 플러그(48)에 접속되어 있다. 또한, 층간 절연막(42) 상에는 배선(52)이 설치되어 있고, 플러그(53)를 개재하여 배선(49)에 접속되어 있다. 층간 절연막(42) 상에는, 비트선(51) 및 배선(52)을 매립하도록, 실리콘 질화막(54) 및 층간 절연막(55)이 형성되어 있고, 소정의 배선 등이 매설되어 있다.
한편, 도 1의 (c)에 도시한 바와 같이, 주변 회로 영역 Rc에 있어서는, 실리콘 기판(11)의 상층 부분에 트랜지스터(61) 등이 형성되어 있고, 실리콘 기판(11) 상에는 층간 절연막(42), 실리콘 질화막(54) 및 층간 절연막(55)이 형성되어 있고, 이들 내부에는 소정의 배선 등이 매설되어 있다. 또한, 도 1의 (c)의 횡축은 X 방향으로 되어 있지만, Y 방향이어도 된다.
장치(1)에 있어서는, 게이트 전극(21)과 실리콘 필러(39)의 교차 부분에 메모리 셀 트랜지스터가 형성되고, 제어 전극(27)과 실리콘 필러(39)의 교차 부분에 선택 트랜지스터가 형성된다. 이에 의해, 비트선(51)과 소스선(47) 사이에 복수의 메모리 셀 트랜지스터가 서로 직렬로 접속되고, 그 양측에 선택 트랜지스터가 접속된 메모리 스트링이 구성된다.
다음에, 본 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법에 대해 설명한다.
도 4 내지 도 13은, 본 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 도면이며, 각 도면의 (a)는 공정 평면도이며, 각 도면의 (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도이다.
또한, 도 4 내지 도 13은 장치(1)의 메모리 어레이 영역 Rm을 나타내고 있다.
우선, 도 1의 (a) 내지 (c)에 도시한 바와 같이, 실리콘 기판(11)을 준비한다. 그리고, 실리콘 기판(11)의 상층 부분에 STI(12)를 선택적으로 형성한다. 다음에, 주변 회로 영역 Rc에 트랜지스터(61)를 형성한다. 또한, 메모리 어레이 영역 Rm에 있어서, 실리콘 기판(11)의 상면 상에 실리콘 산화막(13)을 형성한다.
다음에, 도 4의 (a) 및 (b)에 도시한 바와 같이, 메모리 어레이 영역 Rm에 있어서, 인이 도프된 폴리실리콘을 포함하는 막을 성막하고, 패터닝함으로써, 백 게이트 전극(14)을 형성한다. 다음에, 포토리소그래피법에 의해, 백 게이트 전극(14)의 상면에 Y 방향을 길이 방향으로 하는 직육면체 형상의 오목부(15)를 형성한다. 오목부(15)는 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열하도록, 복수의 영역으로 형성한다.
다음에, 도 5의 (a) 및 (b)에 도시한 바와 같이, 오목부(15)의 내면 상에 실리콘 산화막(16)을 형성한다. 다음에, 전면에 불순물이 도입되어 있지 않은 실리콘(논도프 실리콘)을 퇴적시켜, 전면 에칭을 행한다. 이에 의해, 논도프 실리콘을 백 게이트 전극(14)의 상면 상으로부터 제거함과 함께, 오목부(15) 내에 잔류시킨다. 이 결과, 백 게이트 전극(14)의 상면에 있어서의 오목부(15) 사이의 영역이 노출됨과 함께, 오목부(15) 내에 논도프 실리콘재(71)가 매립된다.
다음에, 도 6의 (a) 및 (b)에 도시한 바와 같이, 백 게이트 전극(14) 상의 전면에 실리콘 산화막(17)을 성막한다. 실리콘 산화막(17)의 막 두께는 백 게이트 전극(14)과, 이후의 공정에 있어서 실리콘 산화막(17) 상에 형성되는 게이트 전극(21) 중, 최하단의 게이트 전극(21)과의 사이에 내압을 확보할 수 있을 정도의 막 두께로 한다. 다음에, 붕소가 도입된 붕소 도프 폴리실리콘층(72)과, 불순물이 도입되어 있지 않은 논도프 폴리실리콘층(73)을 교대로 적층시킨다. 이에 의해, 붕소 도프 폴리실리콘층(72)과 논도프 폴리실리콘층(73)이 교대로 적층된 적층체(20)가 형성된다. 또한, 본 실시 형태에 있어서는, 붕소 도프 폴리실리콘층(72)과 논도프 폴리실리콘층(73)을 4층씩 적층시키는 예를 나타내고 있지만, 적층수는 4층에 한정되지는 않는다.
다음에, 도 7의 (a) 및 (b)에 도시한 바와 같이, 포토리소그래피 및 에칭을 행하고, 적층체(20)에, 그 상면측으로부터 X 방향으로 연장되는 복수개의 슬릿(74)을 형성한다. 각 슬릿(74)은 적층체(20)를 Z 방향으로 관통하고, 오목부(15)에 있어서의 Y 방향 중앙부의 바로 위 영역을 통과하게 형성한다. 이에 의해, 붕소 도프 폴리실리콘층(72)을 복수개의 게이트 전극(21)으로 분단한다.
다음에, 도 8의 (a) 및 (b)에 도시한 바와 같이, 전면에 실리콘 산화물 등의 절연 재료를 퇴적시킨다. 이때, 이 절연 재료는 슬릿(74) 내에도 매립된다. 그 후, 전면 에칭을 실시하여, 적층체(20)의 상면 상으로부터 절연 재료를 제거함과 함께, 슬릿(74) 내에 잔류시킨다. 이에 의해, 슬릿(74) 내에 X 방향 및 Z 방향으로 확대되는 판 형상의 절연판재(22)가 형성된다. 또한, 적층체(20)의 상면에 있어서는, 최상단의 게이트 전극(21)이 노출된다.
다음에, 도9의 (a) 및 (b)에 도시한 바와 같이, 적층체(20) 상에 실리콘 산화막(26)을 성막하고, 그 위에 붕소 도프 폴리실리콘막(75)을 성막한다. 이때, 실리콘 산화막(26)의 막 두께는 최상단의 게이트 전극(21)과 붕소 도프 폴리실리콘막(75) 사이의 내압을 충분히 확보할 수 있는 막 두께로 한다.
다음에, 도 10의 (a) 및 (b)에 도시한 바와 같이, 포토리소그래피 및 에칭에 의해 붕소 도프 폴리실리콘막(75), 실리콘 산화막(26) 및 적층체(20)를 관통하도록, Z 방향으로 연장되는 복수개의 관통 홀(30)을 형성한다. 관통 홀(30)은 Z 방향으로부터 볼 때 원형으로 형성한다. 또한, 관통 홀(30)은 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열시키고, Y 방향에 있어서 인접하는 한 쌍의 관통 홀(30)을 오목부(15)의 Y 방향 양단부에 도달시킨다. 이에 의해, 1개의 오목부(15)의 양단부에 한 쌍의 관통 홀(30)이 연통되어 U자 홀(31)이 형성된다.
다음에, 도 11의 (a) 및 (b)에 도시한 바와 같이, 관통 홀(30)을 통해 습식 에칭을 행한다. 이 습식 에칭은, 예를 들어 알칼리성의 에칭액을 사용하여 행한다. 이에 의해, 적층체(20) 내의 논도프 폴리실리콘층(73)[도 10의 (b) 참조] 및 오목부(15) 내의 논도프 폴리실리콘재(71)[도 10의 (b) 참조]가 제거된다. 이때, 에칭액을 적절하게 선택함으로써, 붕소 도프 실리콘과 논도프 실리콘 사이에서 높은 에칭 선택비를 실현할 수 있으므로, 붕소 도프 폴리실리콘층(72)을 포함하는 게이트 전극(21) 및 붕소 도프 폴리실리콘막(75)은, 거의 에칭되지 않고 잔류한다. 이 결과, Z 방향에 있어서의 게이트 전극(21) 사이에 간극(76)이 형성된다. 이때, 게이트 전극(21)은 판 형상의 절연판재(22)에 의해 지지된다. 또한, 도 11의 (b)에 있어서는, 게이트 전극(21)에 있어서의 U자 홀(31) 사이에 위치하는 부분은 공중에 떠 있는 것처럼 그려져 있지만, 실제로는 X 방향[도 11의 (b)에서는 지면(紙面)에 대해 수직인 방향]으로 어긋난 위치에서, 게이트 전극(21)에 있어서의 절연판재(22)에 접합한 부분과 연결되어 있다.
다음에, 도 12의 (a) 및 (b) 및 도 3에 도시한 바와 같이, 예를 들어 ALD(atomic layer deposition: 원자층 퇴적)법에 의해 실리콘 산화물을 퇴적시킨다. 이 실리콘 산화물은 U자 홀(31) 내에 침입하고, U자 홀(31)의 내면 상에 블록 절연막(35)을 퇴적시킨다. 또한, 실리콘 산화물은 관통 홀(30)을 통해 간극(76) 내에도 침입하고, 간극(76)의 내면 상, 즉 게이트 전극(21)의 상하면 상 및 절연판재(22)에 있어서의 간극(76) 내에 노출된 면 상에도 블록 절연막(35)을 퇴적시킨다. 본 실시 형태에 있어서는, 블록 절연막(35)의 퇴적량을 Z 방향에 있어서의 게이트 전극(21) 사이의 거리의 절반 이상으로 한다. 이에 의해, 도 3에 도시한 바와 같이, 간극(76) 내에는 블록 절연막(35)에 의해 완전히 매립되어, 블록 절연막(35)에 있어서의 게이트 전극(21)의 상면 상에 형성된 부분과, 이 게이트 전극(21)의 일단 상에 배치된 게이트 전극(21)의 하면 상에 형성된 부분이 접촉하여, 양 부분의 접촉면에 심(34a)이 형성된다. 또한, 인접하는 관통 홀(30)을 통해 동일한 간극(76) 내에 침입한 블록 절연막(35)끼리가 간극(76) 내에 있어서 접촉하고, 그 접촉면에 심(34b)이 형성된다.
다음에, 실리콘 질화물을 퇴적시킨다. 이에 의해, 블록 절연막(35) 상에 전하 축적막(36)이 형성된다. 이때, 간극(76) 내는 블록 절연막(35)에 의해 매립되어 있으므로, 전하 축적막(36)은 간극(76) 내에는 침입하지 않고, U자 홀(31) 내에만 형성된다. 다음에, 실리콘 산화막을 퇴적시킨다. 이에 의해, 전하 축적막(36) 상에 터널 절연막(37)이 형성된다. 터널 절연막(37)도 간극(76) 내에는 침입하지 않고, U자 홀(31) 내에만 형성된다. 블록 절연막(35), 전하 축적막(36) 및 터널 절연막(37)에 의해 메모리막(33)이 형성된다.
다음에, U자 필러(31) 내에, 불순물, 예를 들어 인을 함유시킨 폴리실리콘을 매립한다. 이에 의해, U자 필러(31) 내에 U자 필러(38)가 형성된다. U자 필러(38) 중, 관통 홀(30) 내에 배치된 부분이 Z 방향으로 연장되는 실리콘 필러(39)가 되고, 오목부(15) 내에 배치된 부분이 Y 방향으로 연장되는 접속 부재(40)가 된다. 그 후, 전면에 에칭을 실시하고, 붕소 도프 폴리실리콘막(75) 상에 퇴적된 폴리실리콘, 터널 절연막(37), 전하 축적막(36) 및 블록 절연막(35)을 제거하여 붕소 도프 폴리실리콘막(75)을 노출시킨다.
다음에, 도 13의 (a) 및 (b)에 도시한 바와 같이, 포토리소그래피 및 에칭을 행하고, 붕소 도프 폴리실리콘막(75)에 대해, 그 상면측으로부터 X 방향으로 연장되는 슬릿(77)을 복수개 형성한다. 이때, 슬릿(77)은 X 방향으로 배열된 복수의 관통 홀(30)로 이루어지는 열 사이에 형성하고, 또한 각 슬릿(77)에는 붕소 도프 폴리실리콘막(75)을 관통시켜 실리콘 산화막(26)까지 도달시킨다. 이에 의해, 붕소 도프 폴리실리콘막(75)이 X 방향으로 배열된 복수의 관통 홀(30)로 이루어지는 열마다 분단되어, X 방향으로 연장되는 복수개의 제어 전극(27)이 된다. 그 후, 슬릿(77) 내에 실리콘 산화물을 매립한다.
다음에, 도 1의 (a) 내지 (c) 및 도 2에 도시한 바와 같이, 적층체(20) 상에 레지스트 마스크(도시하지 않음)를 형성하고, 이 레지스트 마스크의 슬리밍과, 이 레지스트 마스크를 마스크로 한 에칭을 교대로 행하여, 적층체(20) 및 붕소 도프 폴리실리콘막(75)의 단부를 계단 형상으로 가공한다. 다음에, 적층체(20) 및 붕소 도프 폴리실리콘막(75)의 측면 상에 실리콘 질화막(41)을 형성하고, 전체를 층간 절연막(42)에 의해 매립한다. 다음에, 층간 절연막(42) 내에 플러그(43)를 형성함과 함께, 실리콘 질화막(41)을 스토퍼로 하여, 콘택트(44 및 45)를 형성한다. 그 후, 층간 절연막(42) 상에 소스선(47), 배선(49 및 50)을 형성하고, 또한 층간 절연막(42)을 퇴적시켜 플러그(48)를 형성한다. 다음에, 층간 절연막(42) 상에 비트선(51) 및 배선(52)을 형성하고, 그 위에 실리콘 질화막(54)을 형성하고, 그 위에 층간 절연막(55)을 형성한다. 이와 같이 하여, 본 실시 형태에 관한 불휘발성 반도체 기억 장치(1)가 제조된다.
다음에, 본 실시 형태의 작용 효과에 대해 설명한다.
본 실시 형태에 있어서는, 블록 절연막(35)이 관통 홀(30)의 내면 상으로부터 게이트 전극(21)의 상하면 상으로 연장 돌출되어 있고, Z 방향에 있어서 인접하는 게이트 전극(21)끼리가 블록 절연막(35)에 의해 절연되어 있다. 블록 절연막(35)은 본래 MONOS막의 일부로서 형성되는 것이며, 양호한 절연 내성이 얻어지는 조건에서 성막되므로, 장치(1)에 있어서는, Z 방향에 있어서의 게이트 전극(21) 사이의 절연성이 높다.
또한, 본 실시 형태에 있어서는, Z 방향에 있어서 인접하는 게이트 전극(21) 사이에 심(34a 및 34b)이 형성되어 있다. 심(34a 및 34b)이 형성됨으로써, Z 방향에 있어서 인접하는 게이트 전극(21) 사이의 용량이 감소한다.
또한, 본 실시 형태에 있어서는, 도 10의 (a) 및 (b)에 나타내는 공정에 있어서, 적층체(20)에 관통 홀(30)을 형성할 때에, 적층체(20) 내에는 붕소 도프 폴리실리콘층(72) 및 논도프 폴리실리콘층(73)만이 존재하고, 실리콘 산화막 등의 에칭이 곤란한 막은 존재하지 않기 때문에, 관통 홀(30)을 내면이 대략 수직으로 되도록, 즉 테이퍼각이 대략 90°로 되도록 원기둥 형상으로 형성할 수 있다. 이로 인해, 관통 홀(30)의 하부가 상부와 비교하여 좁아지는 일이 없다. 이에 의해, 적층체(20)의 상부에 형성되는 메모리 셀 트랜지스터와 하부에 형성되는 메모리 셀 트랜지스터에서, 관통 홀(30)의 직경을 대략 동등하게 할 수 있고, 관통 홀(30)의 직경의 변동에 기인하는 메모리 셀 트랜지스터의 특성의 변동을 억제할 수 있어, 메모리 셀 트랜지스터의 특성을 균일화할 수 있다.
또한, 관통 홀(30)은 실리콘 산화막(26) 내에 있어서는 내면이 경사지고, 하방으로 갈수록 직경이 작아진다. 이로 인해, 관통 홀(30)에 있어서, 게이트 전극(21)에 형성되는 부분의 직경은, 제어 전극(27)에 형성되는 부분의 직경보다도 작아진다. 그러나, 게이트 전극(21)과 실리콘 필러(39)의 교차 부분에 형성되는 메모리 셀 트랜지스터와, 제어 전극(27)과 실리콘 필러(39)의 교차 부분에 형성되는 선택 트랜지스터는 장치(1)에 있어서의 기능이 다르기 때문에, 특성이 상이해도 문제는 없다.
또한, 본 실시 형태에 있어서는, 도 12의 (a) 및 (b)에 나타내는 공정에 있어서, 블록 절연막(35)의 퇴적량을 Z 방향에 있어서의 게이트 전극(21) 사이의 거리의 절반 이상으로 하고 있으므로, 간극(76)의 내부 전체를 블록 절연막(35)에 의해 매립할 수 있다. 이 결과, 그 후에 형성되는 전하 축적막(36)이 간극(76) 내에 침입하는 일이 없고, 따라서 전하 축적막(36)에 있어서의 간극(76) 내에 침입한 부분에 전하가 축적되게 되는 일이 없고, 이 전하의 축적에 의해 메모리 셀 트랜지스터의 특성이 변동되는 일이 없다.
또한, 본 실시 형태에 있어서는, 게이트 전극(21) 및 제어 전극(27)을 형성하는 폴리실리콘에 대해 붕소를 함유시키고 있다. 이에 의해, 논도프 폴리실리콘과의 사이에서, 높은 선택비를 실현할 수 있다. 단, 게이트 전극(21) 및 제어 전극(27)을 형성하는 폴리실리콘에 함유시키는 불순물은, 붕소에 한정되지 않고, 실리콘에 대해 도전성을 부여할 수 있고, 또한 논도프 실리콘과의 사이에 선택비를 확보할 수 있는 것이면 되고, 예를 들어 인이어도 된다.
다음에, 본 실시 형태의 비교예에 대해 설명한다.
도 14 내지 도 27은 본 비교예에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 도면이며, 각 도면의 (a)는 공정 평면도이며, 각 도면의 (b)는 (a)로 나타내는 A-A'선을 따르는 공정 단면도이다.
또한, 도 14 내지 도 27은 메모리 어레이 영역 Rm을 나타내고 있다.
우선, 전술한 제1 실시 형태와 마찬가지로, 도 1에 도시한 바와 같이 실리콘 기판(11)의 상층 부분에 STI(12)를 형성하고, 주변 회로 영역 Rc에 트랜지스터(61)를 형성하고, 메모리 어레이 영역 Rm에 있어서, 실리콘 기판(11)의 상면 상에 실리콘 산화막(13)을 형성한다.
다음에, 도 14의 (a) 및 (b)에 도시한 바와 같이, 메모리 어레이 영역 Rm에 있어서, 실리콘 산화막(13) 상에 백 게이트 전극(14)을 형성하고, 그 상면에 Y 방향을 길이 방향으로 하는 직육면체 형상의 오목부(15)를 형성한다.
다음에, 도 15의 (a) 및 (b)에 도시한 바와 같이, 전면에 실리콘 질화물을 퇴적시키고, 그 후 전면에 대해 에칭을 실시한다. 이에 의해, 백 게이트 전극(14)의 상면 상으로부터 실리콘 질화물을 제거하여, 백 게이트 전극(14)의 상면에 있어서의 오목부(15) 사이의 영역을 노출시킴과 함께, 오목부(15) 내에 실리콘 질화물을 포함하는 희생재(81)를 매립한다.
다음에, 도 16의 (a) 및 (b)에 도시한 바와 같이, 백 게이트 전극(14) 위 및 희생재(81) 상의 전면에 실리콘 산화막(17)을 성막한다. 다음에, 붕소 도프 폴리실리콘층(72)과 논도프 폴리실리콘층(73)을 교대로 적층시켜, 적층체(20)를 형성한다.
다음에, 도 17의 (a) 및 (b)에 도시한 바와 같이, 포토리소그래피 및 에칭을 행하고, 적층체(20)에 그 상면측으로부터 관통 홀(30a)을 형성한다. 관통 홀(30a)은 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열시키고, Y 방향에 있어서 인접하는 한 쌍의 관통 홀(30a)이 오목부(15)의 Y 방향 양단부에 도달하도록 한다.
다음에, 도 18의 (a) 및 (b)에 도시한 바와 같이, 전면에 실리콘 질화물을 퇴적시키고, 그 후, 전면에 에칭을 실시하고, 적층체(20)의 상면 상에 퇴적된 실리콘 질화물을 제거한다. 이에 의해, 관통 홀(30a) 내에 실리콘 질화물을 포함하는 희생재(82)를 매립한다.
다음에, 도 19의 (a) 및 (b)에 도시한 바와 같이, 적층체(20) 상에 최상층의 붕소 도프 폴리실리콘층(72)을 보호하기 위한 실리콘 산화막(83)을 형성한다.
다음에, 도 20의 (a) 및 (b)에 도시한 바와 같이, 적층체(20) 및 실리콘 산화막(83)에 상면측으로부터 복수개의 슬릿(74)을 형성한다. 각 슬릿(74)은 실리콘 산화막(83) 및 적층체(20)를 Z 방향으로 관통하고, 오목부(15)에 있어서의 Y 방향의 중앙부의 바로 위 영역을 통과하여 X 방향으로 연장되도록 형성한다. 이에 의해, 붕소 도프 폴리실리콘층(72)을 복수개의 게이트 전극(21)으로 분단한다.
다음에, 도 21의 (a) 및 (b)에 도시한 바와 같이, 슬릿(74)을 통해 습식 에칭을 행한다. 이 습식 에칭은, 예를 들어 알칼리성의 에칭액을 사용하여 행한다. 이에 의해, 적층체(20) 내의 논도프 폴리실리콘층(73)[도 20의 (b) 참조]이 제거되어, Z 방향에 있어서의 게이트 전극(21) 사이에 간극(76)이 형성된다. 이때, 게이트 전극(21)은 원기둥 형상의 희생재(82)에 의해 지지된다.
다음에, 도 22의 (a) 및 (b)에 도시한 바와 같이, 예를 들어 ALD법에 의해 전면에 실리콘 산화물을 퇴적시킨다. 이에 의해, 간극(76) 내 및 슬릿(74) 내에 실리콘 산화물(84)이 매립된다.
다음에, 도 23의 (a) 및 (b)에 도시한 바와 같이, 적층체(20) 상에 실리콘 산화막(26)을 성막하고, 그 상에 붕소 도프 폴리실리콘막(75)을 성막한다.
다음에, 도 24의 (a) 및 (b)에 도시한 바와 같이, 붕소 도프 폴리실리콘막(75) 및 실리콘 산화막(26)에 관통 홀(30b)을 형성한다. 관통 홀(30b)은 관통 홀(30a)의 바로 위 영역에 형성하고, 관통 홀(30a)에 연통시킨다. 관통 홀(30a 및 30b)에 의해 연속한 관통 홀(30)이 형성된다. 또한, 관통 홀(30) 및 오목부(15)에 의해 U자 홀(31)이 형성된다.
다음에, 도 25의 (a) 및 (b)에 도시한 바와 같이, 고온 인산을 사용하여 습식 에칭을 행하고, 관통 홀(30a) 내로부터 희생재(82)[도 24의 (b) 참조]를 제거함과 함께, 오목부(15) 내로부터 희생재(81)[도 24의 (b) 참조]를 제거한다. 이때, 실리콘 산화막(26) 및 실리콘 산화물(84)에 있어서의 관통 홀(30) 내에 노출된 부분도 어느 정도 제거되어, 관통 홀(30)의 측면에 있어서 오목부를 형성한다. 또한, 붕소 도프 실리콘을 포함하는 게이트 전극(21) 및 붕소 도프 폴리실리콘막(75)에 있어서의 관통 홀(30)에 노출된 부분도 약간 에칭되어 표면이 거칠어진다.
다음에, 도 26의 (a) 및 (b)에 도시한 바와 같이, U자 홀(31)의 내면 상에, 블록 절연막, 전하 축적막 및 터널 절연막을 성막하여 메모리막(33)을 형성하고, 그 후, U자 홀(31) 내에 폴리실리콘을 매립하여 U자 필러(38)를 형성한다.
다음에, 도 27의 (a) 및 (b)에 도시한 바와 같이, 포토리소그래피 및 에칭을 행하고, 붕소 도프 폴리실리콘막(75)에 대해, 그 상면측으로부터 X 방향으로 연장되는 슬릿(77)을 복수개 형성한다. 이에 의해, 붕소 도프 폴리실리콘막(75)이 X 방향으로 연장되는 복수개의 제어 전극(27)이 된다.
이후의 제조 방법은, 전술한 제1 실시 형태와 마찬가지이다. 즉, 적층체(20)의 단부를 계단 형상으로 가공하고, 층간 절연막(42)에 의해 매립하고, 소스선(47) 및 비트선(51) 등을 형성한다. 이에 의해, 본 비교예에 관한 불휘발성 반도체 기억 장치가 제조된다.
본 비교예에 있어서는, 도 25의 (a) 및 (b)에 나타내는 공정에 있어서, 고온 인산을 사용하여 희생재(81 및 82)를 제거하고 있으므로, 게이트 전극(21) 및 제어 전극(27)에 있어서의 관통 홀(30) 내에 노출되는 면이 거칠어지게 된다. 이에 의해, 메모리 셀 트랜지스터 및 선택 트랜지스터에 있어서, 블록 절연막(35)의 내압이 저하되게 된다.
이에 대해, 전술한 제1 실시 형태에 있어서는, 실리콘 질화물을 포함하는 희생재를 매립하는 공정이 없고, 따라서 고온 인산을 사용하여 희생재를 제거하는 공정이 없기 때문에, 이러한 문제는 발생하지 않는다.
또한, 본 비교예에 있어서는, 게이트 전극(21) 사이에 실리콘 산화물(84)이 개재하고 있고, 블록 절연막(35)과 접하고 있다. 그리고, 도 25의 (a) 및 (b)에 나타내는 공정에 있어서, 고온 인산이 실리콘 산화물(84)을 에칭하는 양은, 상하 방향의 위치에 따라 다르므로, 이 에칭에 의한 실리콘 산화물(84)의 후퇴량도 상하 방향의 위치에 따라 상이하다. 일반적으로는, 적층체(20)의 하부로 갈수록, 미반응의 고온 인산이 도달하기 어려워지므로, 실리콘 산화물(84)의 후퇴량은 적어진다. 이 결과, 상하 방향의 위치에 따라 관통 홀(30)의 직경이 변동되고, 메모리 트랜지스터의 특성이 변동하게 된다.
이에 대해, 전술한 제1 실시 형태에 있어서는, Z 방향에 있어서의 게이트 전극(21) 사이는 블록 절연막(35)에 의해 매립되어 있고, 실리콘 산화물(84)은 존재하지 않기 때문에, 실리콘 산화물(84)의 후퇴량에 따라 관통 홀(30)의 직경이 변동하고, 메모리 셀 트랜지스터의 특성이 변동하는 일도 없다.
또한, 본 비교예에 있어서는, 도 15의 (a) 및 (b)에 나타내는 공정에 있어서, 오목부(15) 내에 희생재(81)를 매립하고, 도 18의 (a) 및 (b)에 나타내는 공정에 있어서 관통 홀(30a) 내에 희생재(82)를 매립하고, 도 25의 (a) 및 (b)에 나타내는 공정에 있어서, 희생재(81 및 82)를 제거하고 있다. 이로 인해, 공정수가 많다.
이에 대해, 전술한 제1 실시 형태에 있어서는, 도 11의 (a) 및 (b)에 나타내는 공정에 있어서, 관통 홀(30)을 통해 논도프 폴리실리콘층(73) 및 논도프 실리콘재(71)를 제거하고 있다. 이로 인해, 관통 홀(30) 내에 일단 희생재를 매립하고, 나중에 제거하는 공정이 없다. 또한, 도 7의 (a) 및 (b)에 나타내는 공정에 있어서, 적층체(20)에 슬릿(74)을 형성하고, 그 후, 도 8의 (a) 및 (b)에 나타내는 공정에 있어서, 슬릿(74) 내에 절연판재(22)를 매설하고 있다. 이로 인해, 슬릿(74) 내에 일단 희생재를 매립하고, 나중에 제거하는 공정도 없다. 이 결과, 장치(1)를 적은 공정수로 제조할 수 있다.
게다가 또한, 본 비교예에 있어서는, 도 21의 (a) 및 (b)에 나타내는 공정에 있어서, 논도프 폴리실리콘층(73)을 제거한 후, 게이트 전극(21)을 원기둥 형상의 희생재(82)에 의해 지지하고 있다. 이로 인해, 구조체 전체의 강도가 낮고, 희생재(82)가 무너짐으로써, 구조체가 파손될 가능성이 있다.
이에 대해, 전술한 제1 실시 형태에 있어서는, 도 11의 (a) 및 (b)에 도시한 바와 같이 논도프 폴리실리콘층(73)을 제거한 후, 게이트 전극(21)을 판 형상의 절연판재(22)에 의해 지지하고 있다. 이로 인해, 구조체의 강도가 높고, 취급이 용이하다.
다음에, 본 발명의 제2 실시 형태에 대해 설명한다.
도 28 내지 도 30은, 본 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 도면이며, 각 도면의 (a)는 공정 평면도이며, 각 도면의 (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도이다.
또한, 도 28 내지 도 30은, 메모리 어레이 영역 Rm을 나타내고 있다.
우선, 전술한 제1 실시 형태에 있어서 설명한 방법에 의해, 도 11의 (a) 및 (b)에 도시하는 구조체를 제작한다.
다음에, 도 28의 (a) 및 (b)에 도시한 바와 같이, 예를 들어 CVD(chemical vapor deposition: 화학 기상 성장)법에 의해 니켈 또는 코발트 등의 금속을 U자 홀(31)의 내면 상 및 간극(76)의 내면 상에 퇴적시킨다. 그 후, 열처리를 행한다. 이에 의해, U자 홀(31) 내 및 간극(76) 내에 있어서의 실리콘이 노출된 면, 즉 게이트 전극(21)의 노출면 및 붕소 도프 폴리실리콘막(75)의 노출면에 메탈 실리사이드층(91)이 형성된다. 또한, 퇴적시키는 금속은 니켈 및 코발트에는 한정되지 않고, 실리콘과 반응하여 메탈 실리사이드를 형성하고, 반응 전보다도 전기 저항을 저감시키는 금속이면 된다.
이후의 공정은, 전술한 제1 실시 형태에 있어서 도 12 이후에 나타내는 공정과 마찬가지이다. 즉, 도 29의 (a) 및 (b)에 도시한 바와 같이, 간극(76) 내 및 U자 홀(31) 내에 메모리막(33)을 퇴적시킨다. 이때, 도 3에 도시한 바와 같이, 간극(76) 내를 블록 절연막(35)에 의해 매립하고, 블록 절연막(35) 상에 전하 축적막(36)을 퇴적시키고, 그 위에 터널 절연막(37)을 퇴적시킨다. 그 후, U자 홀(31) 내에 U자 필러(38)를 매립한다. 다음에, 도 30의 (a) 및 (b)에 도시한 바와 같이, 붕소 도프 폴리실리콘막(75)에 슬릿(77)을 형성하여 복수개의 제어 전극(27)으로 분단한다. 다음에, 소스선(47) 및 비트선(51) 등을 형성한다. 본 실시 형태에 있어서의 상기 이외의 제조 방법은 전술한 제1 실시 형태와 마찬가지이다.
본 실시 형태에 따르면, 게이트 전극(21)의 표면 및 제어 전극(27)의 표면에 있어서의 블록 절연막(35)에 대향하는 영역에 메탈 실리사이드층(91)을 형성할 수 있다. 이에 의해, 전술한 제1 실시 형태와 비교하여, 게이트 전극(21) 및 제어 전극(27)의 저항을 저감시킬 수 있다. 본 실시 형태에 있어서의 상기 이외의 구성 및 작용 효과는 전술한 제1 실시 형태와 마찬가지이다.
다음에, 본 발명의 제3 실시 형태에 대해 설명한다.
도 31 내지 도 39는 본 실시 형태에 관한 불휘발성 반도체 기억 장치의 제조 방법을 예시하는 도면이며, 각 도면의 (a)는 공정 평면도이며, 각 도면의 (b)는 (a)에 나타내는 A-A'선을 따르는 공정 단면도이다.
또한, 도 31 내지 도 39는 메모리 어레이 영역 Rm을 나타내고 있다.
우선, 전술한 제1 실시 형태에 있어서 설명한 방법에 의해, 도 7의 (a) 및 (b)에 도시하는 구조체를 제작한다.
다음에, 도 31의 (a) 및 (b)에 도시한 바와 같이, 전면에 실리콘 질화물을 퇴적시킨다. 이 실리콘 질화물은 슬릿(74) 내에도 매립된다. 그 후, 전면에 에칭을 실시하여, 적층체(20)의 상면 상으로부터 실리콘 질화물을 제거하고, 슬릿(74) 내에 잔류시킨다. 이에 의해, 슬릿(74) 내에 희생재(93)가 매립된다. 또한, 적층체(20)의 상면에는 최상단의 게이트 전극(21)이 노출된다.
이후, 도 32 내지 도 35에 나타내는 공정은, 전술한 제1 실시 형태에 있어서, 도9 내지 도 12를 참조하여 설명한 공정과 마찬가지이다.
즉, 도 32의 (a) 및 (b)에 도시한 바와 같이, 적층체(20) 상에 실리콘 산화막(26)을 성막하고, 그 상에 붕소 도프 폴리실리콘막(75)을 성막한다.
다음에, 도 33의 (a) 및 (b)에 도시한 바와 같이, 붕소 도프 폴리실리콘막(75), 실리콘 산화막(26) 및 적층체(20)에 대해, Z 방향으로 연장되는 복수개의 관통 홀(30)을 형성한다. 이때, Y 방향에 있어서 인접하는 한 쌍의 관통 홀(30)을, 오목부(15)의 Y 방향 양단부에 도달시킨다.
다음에, 도 34의 (a) 및 (b)에 도시한 바와 같이, 알칼리성의 에칭액에 의해 관통 홀(30)을 통한 습식 에칭을 행하고, 논도프 폴리실리콘층(73)[도 33의 (b) 참조] 및 논도프 폴리실리콘재(71)[도 33의 (b) 참조]를 제거한다.
다음에, 도 35의 (a) 및 (b)에 도시한 바와 같이, U자 홀(31) 내 및 간극(76) 내에 메모리막(33)을 형성한다. 즉, 도 3에 도시한 바와 같이, 간극(76) 내에 블록 절연막(35)을 매립함과 함께, U자 홀(31)의 내면 상에 블록 절연막(35)을 형성하고, 계속해서 전하 축적막(36) 및 터널 절연막(37)을 순차적으로 성막한다. 그 후, U자 홀(31) 내에 U자 필러(38)를 매립한다.
이후의 공정은, 전술한 제1 실시 형태와는 다르다.
즉, 도 36의 (a) 및 (b)에 도시한 바와 같이, 붕소 도프 폴리실리콘막(75) 및 실리콘 산화막(26)을 관통하도록, X 방향으로 연장되는 슬릿(77)을 형성한다. 이에 의해, 붕소 도프 폴리실리콘막(75)이 복수개의 제어 전극(27)으로 분단된다. 이때, 슬릿(77)은 X 방향을 따라 일렬로 배열된 관통 홀(30)의 열마다 형성되지만, 1개 간격으로 슬릿(77)의 바로 위 영역에 형성되므로, 이들의 슬릿(77)의 저면에 있어서 희생재(93)가 노출된다.
다음에, 도 37의 (a) 및 (b)에 도시한 바와 같이, 고온 인산을 사용하여, 슬릿(77)을 통한 습식 에칭을 행하고, 희생재(93)[도 36의 (b) 참조]를 제거한다. 이에 의해, 슬릿(74) 내가 공동이 되고, 슬릿(74)의 내면에 있어서 게이트 전극(21)이 노출된다.
다음에, 도 38의 (a) 및 (b)에 도시한 바와 같이, 니켈 또는 코발트 등의 금속을 슬릿(74)의 내면 상 및 슬릿(77)의 내면 상에 퇴적시킨다. 그 후, 열처리를 행한다. 이에 의해, 슬릿(74 및 77) 내에 있어서의 실리콘이 노출된 면, 즉, 슬릿(74)의 내면에 있어서 게이트 전극(21)이 노출된 면, 및 슬릿(77)의 내면에 있어서 선택 전극(27)이 노출된 면에, 메탈 실리사이드층(94)이 형성된다. 또한, 전술한 제2 실시 형태와 마찬가지로, 퇴적시키는 금속은 니켈 및 코발트에는 한정되지 않고, 실리콘과 반응하여 메탈 실리사이드를 형성하고, 반응 전보다도 전기 저항을 저감시키는 금속이면 된다.
다음에, 도 39의 (a) 및 (b)에 도시한 바와 같이, 전면에 실리콘 산화물 등의 절연 재료를 퇴적시킨 후, 전면을 에칭함으로써, 슬릿(74 및 77) 내에 절연 재료를 매립한다. 이에 의해, 슬릿(74) 내에 절연판재(22)가 형성된다.
다음에, 전술한 제1 실시 형태와 마찬가지로, 소스선(47) 및 비트선(51) 등을 형성한다. 본 실시 형태에 있어서의 상기 이외의 제조 방법은, 전술한 제1 실시 형태와 마찬가지이다.
본 실시 형태에 따르면, 전술한 제2 실시 형태와 비교하여, 메탈 실리사이드층(94)을 게이트 전극(21)의 표면 및 제어 전극(27)의 표면에 있어서의 절연판재(22)에 대향하는 영역, 즉 실리콘 필러(39)에 대향하고 있지 않은 영역에 형성할 수 있다. 이에 의해, 메탈 실리사이드층(94)의 존재가 메모리 셀 트랜지스터 및 선택 트랜지스터의 동작에 미치는 영향을 억제할 수 있다. 본 실시 형태에 있어서의 상기 이외의 구성 및 작용 효과는, 전술한 제2 실시 형태와 마찬가지이다.
이상, 실시 형태를 참조하여 본 발명을 설명하였지만, 본 발명은 이들 실시 형태에 한정되는 것은 아니다. 전술한 각 실시 형태에 대해, 당업자가 적절하게 구성 요소의 추가, 삭제 혹은 설계 변경을 행한 것, 또는 공정의 추가, 생략 혹은 조건 변경을 행한 것도, 본 발명의 요지를 구비하고 있는 한, 본 발명의 범위에 함유된다.
예를 들어, 전술한 각 실시 형태에 있어서는, 블록 절연막(35)의 퇴적량을 Z 방향에 있어서 인접하는 게이트 전극(21) 사이의 거리의 절반 이상으로 함으로써, 간극(76) 내를 블록 절연막(35)에 의해 완전히 매립하여, 전하 축적막(36)이 간극(76) 내에 침입하지 않도록 하는 예를 나타냈지만, 본 발명은 이에 한정되지 않고, 블록 절연막(35)의 퇴적량을 게이트 전극(21) 사이의 거리의 절반 미만으로 하여 전하 축적막(36)을 간극(76) 내에 침입시켜도 된다. 또한, 전하 축적막(36)과 함께 터널 절연막(37)을 간극(76) 내에 침입시켜도 된다. 단, 실리콘 필러(39)는 간극(76) 내에 침입하지 않도록 할 필요가 있다.
또한, 전술한 각 실시 형태에 있어서는, 적층체(20)의 각 단에 있어서, X 방향을 따라 배열된 2열의 실리콘 필러(39)마다 1개의 게이트 전극(21)을 설치하는 예를 나타냈지만, 본 발명은 이에 한정되지 않고, 예를 들어 1열의 실리콘 필러(39)마다 1개의 게이트 전극(21)을 설치해도 된다.
또한, 전술한 각 실시 형태에 있어서는, U자 형상의 U자 필러(38)를 따라 메모리 스트링을 구성하는 예를 나타냈지만, 본 발명은 이에 한정되지 않고, 실리콘 기판(11)과 적층체(20) 사이에, 백 게이트 전극(14) 대신에 소스선을 배치하고, 적층체(20)의 상방에 배치된 비트선과 하방에 배치된 소스선 사이에 I자 형상의 실리콘 필러를 접속하고, 이 실리콘 필러를 따라 메모리 스트링을 구성해도 된다.

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  12. 기판 상에, 불순물을 도입한 실리콘층과 불순물을 도입하지 않은 실리콘층을 교대로 적층시켜 적층체를 형성하는 공정과,
    상기 적층체에, 그 상면측으로부터 상기 기판의 상면에 대해 평행한 제1 방향으로 연장되는 슬릿을 형성함으로써, 상기 불순물을 도입한 실리콘층을 복수개의 게이트 전극으로 분단하는 공정과,
    상기 슬릿 내에 절연 재료를 매립하여 절연판재를 형성하는 공정과,
    상기 적층체를 관통하도록 상기 기판의 상면에 대해 수직인 상하 방향으로 연장되는 관통 홀을 형성하는 공정과,
    상기 관통 홀을 통해 습식 에칭을 행하고, 상기 불순물을 도입하지 않은 실리콘층을 제거하는 공정과,
    상기 관통 홀의 내면 상 및 상기 게이트 전극의 상하면 상에 블록 절연막을 퇴적시키는 공정과,
    상기 블록 절연막 상에 전하 축적막을 퇴적시키는 공정과,
    상기 전하 축적막 상에 터널 절연막을 퇴적시키는 공정과,
    상기 관통 홀 내에 반도체 재료를 매립하여, 상기 상하 방향으로 연장되는 반도체 필러를 형성하는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  13. 제12항에 있어서, 상기 블록 절연막의 퇴적량을 상기 상하 방향에 있어서의 상기 게이트 전극간의 거리의 절반 이상으로 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  14. 제12항에 있어서, 상기 불순물을 도입하지 않은 실리콘층을 제거한 후, 상기 게이트 전극의 노출면에 메탈 실리사이드층을 형성하는 공정을 더 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  15. 제12항에 있어서, 상기 습식 에칭은 알칼리성의 에칭액을 사용하여 행하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  16. 제12항에 있어서, 상기 불순물로서 붕소를 사용하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  17. 제12항에 있어서, 상기 기판 상에 백 게이트 전극을 형성하는 공정과,
    상기 백 게이트 전극에 오목부를 형성하는 공정을 더 구비하고,
    상기 슬릿은, 상기 오목부에 있어서의 상기 제1 방향 및 상기 상하 방향의 양쪽에 대해 직교하는 제2 방향의 중앙부의 바로 위 영역을 통과하도록 형성하고,
    상기 관통 홀 내에 반도체 재료를 매립하는 공정에 있어서, 상기 오목부 내에도 상기 반도체 재료를 매립하여 접속 부재를 형성하고,
    상기 관통 홀은 상기 접속 부재의 상기 제2 방향의 양단부에 도달하도록 형성되는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  18. 제17항에 있어서, 상기 적층체 상에 절연막을 형성하는 공정과,
    상기 절연막 상에 도전막을 형성하는 공정과,
    상기 도전막을 상기 제1 방향으로 배열된 복수의 상기 관통 홀로 이루어지는 열마다 분단하여 복수개의 제어 전극을 형성하는 공정과,
    상기 제어 전극 상에, 상기 제1 방향으로 연장되고, 상기 접속 부재에 접속된 한 쌍의 반도체 필러 중 어느 한쪽이 접속되도록 소스선을 형성하는 공정과,
    상기 제어 전극 상에, 상기 제2 방향으로 연장되고, 상기 한 쌍의 반도체 필러 중 다른 쪽이 접속되도록 비트선을 형성하는 공정을 더 구비하고,
    상기 관통 홀은 상기 도전막 및 상기 절연막도 관통하도록 형성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  19. 기판 상에, 불순물을 도입한 실리콘층과 불순물을 도입하지 않은 실리콘층을 교대로 적층시켜 적층체를 형성하는 공정과,
    상기 적층체의 상면에, 상기 기판의 상면에 대해 평행한 제1 방향으로 연장되는 슬릿을 형성함으로써, 상기 불순물을 도입한 실리콘층을 복수개의 게이트 전극으로 분단하는 공정과,
    상기 슬릿 내에 희생재를 매립하는 공정과,
    상기 적층체를 관통하도록 상기 기판의 상면에 대해 수직인 상하 방향으로 연장되는 관통 홀을 형성하는 공정과,
    상기 관통 홀을 통해 습식 에칭을 행하고, 상기 불순물을 도입하지 않은 실리콘층을 제거하는 공정과,
    상기 관통 홀의 내면 상 및 상기 게이트 전극의 상하면 상에 블록 절연막을 퇴적시키는 공정과,
    상기 블록 절연막 상에 전하 축적막을 퇴적시키는 공정과,
    상기 전하 축적막 상에 터널 절연막을 퇴적시키는 공정과,
    상기 관통 홀 내에 반도체 재료를 매립하여 상기 상하 방향으로 연장되는 반도체 필러를 형성하는 공정과,
    상기 희생재를 제거하는 공정과,
    상기 게이트 전극에 있어서의 상기 슬릿 내에 노출된 면에 메탈 실리사이드층을 형성하는 공정과,
    상기 슬릿 내에 절연 재료를 매립하여 절연판재를 형성하는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
  20. 제19항에 있어서, 상기 블록 절연막의 퇴적량을 상기 상하 방향에 있어서의 상기 게이트 전극간의 거리의 절반 이상으로 하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
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