JP2022144676A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2022144676A JP2022144676A JP2021045788A JP2021045788A JP2022144676A JP 2022144676 A JP2022144676 A JP 2022144676A JP 2021045788 A JP2021045788 A JP 2021045788A JP 2021045788 A JP2021045788 A JP 2021045788A JP 2022144676 A JP2022144676 A JP 2022144676A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating
- insulating layer
- memory device
- laminate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 238000003860 storage Methods 0.000 title abstract description 11
- 239000010410 layer Substances 0.000 claims description 284
- 238000005192 partition Methods 0.000 claims description 53
- 239000000463 material Substances 0.000 claims description 11
- 239000011247 coating layer Substances 0.000 claims description 10
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 description 39
- 238000004519 manufacturing process Methods 0.000 description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 229910052814 silicon oxide Inorganic materials 0.000 description 24
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 12
- 229910052721 tungsten Inorganic materials 0.000 description 12
- 239000010937 tungsten Substances 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 239000002994 raw material Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 239000007769 metal material Substances 0.000 description 7
- 239000011810 insulating material Substances 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 230000000052 comparative effect Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000000638 solvent extraction Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】 コンタクトを的確に形成することが可能な半導体記憶装置を提供する。【解決手段】 実施形態に係る半導体記憶装置は、複数の導電層１１が第１の方向に互いに離間して積層された積層体１０と、それぞれが積層体内を第１の方向に延伸する半導体層を含む複数のピラー構造２０と、それぞれが積層体内を第１の方向及び第１の方向と交差する第２の方向に延伸し、積層体を第１及び第２の方向と交差する第３の方向で複数の部分に分断する複数の区画構造３０と、積層体及び複数の区画構造を覆い、複数の区画構造の上面を覆う領域における高さが、積層体の前記部分を覆う領域における高さよりも高く位置する被覆層４２と、を備える。【選択図】図２
Description
本発明の実施形態は、半導体記憶装置に関する。
半導体基板上に複数のメモリセルが積層された３次元型の不揮発性メモリでは、コンタクトを的確に形成することが重要である。
コンタクトを的確に形成することが可能な半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、複数の導電層が第１の方向に互いに離間して積層された積層体と、それぞれが前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、それぞれが前記積層体内を前記第１の方向及び前記第１の方向と交差する第２の方向に延伸し、前記積層体を前記第１及び第２の方向と交差する第３の方向で複数の部分に分断する複数の区画構造と、前記積層体及び前記複数の区画構造を覆い、前記複数の区画構造の上面を覆う領域における高さが、前記積層体の前記部分を覆う領域における高さよりも高く位置する被覆層と、を備える。
以下、図面を参照して実施形態を説明する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体記憶装置（ＮＡＮＤ型不揮発性半導体記憶装置）の基本的な構成の平面パターンを模式的に示した図である。図２は、図１のＡ－Ａ線に沿った断面図である。なお、各図に示したＸ方向（第３の方向）、Ｙ方向（第２の方向）及びＺ方向（第１の方向）は、互いに交差する方向である。具体的には、Ｘ方向、Ｙ方向及びＺ方向は、互いに直交する方向である。
図１は、第１の実施形態に係る半導体記憶装置（ＮＡＮＤ型不揮発性半導体記憶装置）の基本的な構成の平面パターンを模式的に示した図である。図２は、図１のＡ－Ａ線に沿った断面図である。なお、各図に示したＸ方向（第３の方向）、Ｙ方向（第２の方向）及びＺ方向（第１の方向）は、互いに交差する方向である。具体的には、Ｘ方向、Ｙ方向及びＺ方向は、互いに直交する方向である。
本実施形態に係る半導体記憶装置は、積層体１０、複数のピラー構造２０、複数の区画構造３０、等を備えている。
積層体１０は、半導体基板１００上に設けられ、第１の積層部分１０ａ、第２の積層部分１０ｂ、中間部分１０ｃ及び上部分１０ｄを含んでいる。第１の積層部分１０ａ及び第２の積層部分１０ｂのそれぞれは、複数の導電層１１と複数の絶縁層１２とがＺ方向に交互に積層された構造を有している。すなわち、第１の積層部分１０ａ及び第２の積層部分１０ｂでは、複数の導電層１１がＺ方向に互いに離間して積層され、複数の絶縁層１２によって複数の導電層１１が電気的に絶縁されている。
導電層１１はタングステン（Ｗ）等の金属材料で形成され、絶縁層１２はシリコン酸化物等の絶縁材料で形成されている。導電層１１及び絶縁層１２はいずれも、Ｚ方向に垂直なＸＹ平面に対して平行に設けられている。導電層１１は、電極層として機能する。より具体的には、各導電層１１は、ワード線又は選択ゲート線として機能する。中間部分１０ｃ及び上部分１０ｄは、シリコン酸化物等の絶縁材料で形成されている。
ピラー構造２０のそれぞれは、積層体１０内をＺ方向に延伸し、第１のピラー部分２０ａ、第２のピラー部分２０ｂ及びジョイント部分２０ｃを含んでいる。また、ピラー構造２０のそれぞれは、Ｚ方向に延伸する半導体層と、半導体層の側面を囲む電荷蓄積層とを含んでいる。第１のピラー部分２０ａ及び第２のピラー部分２０ｂはメモリセル及び選択トランジスタに用いられ、ジョイント部分２０ｃによって第１のピラー部分２０ａと第２のピラー部分２０ｂとがジョイントされている。
図３Ａ及び図３Ｂはそれぞれ、導電層１１とピラー構造２０とによって構成されるメモリセル部の詳細な構成を模式的に示した断面図である。図３ＡはＺ方向に対して平行な方向の断面図であり、図３ＢはＺ方向に対して垂直な方向の断面図である。
ピラー構造２０は、半導体層２１、トンネル絶縁層２２、電荷蓄積層２３、ブロック絶縁層２４及びコア絶縁層２５を含んでいる。半導体層２１、トンネル絶縁層２２、電荷蓄積層２３及びブロック絶縁層２４はいずれも円筒状の形状を有し、コア絶縁層２５は円柱状の形状を有している。より具体的には、半導体層２１がコア絶縁層２５の側面を囲み、トンネル絶縁層２２が半導体層２１の側面を囲み、電荷蓄積層２３がトンネル絶縁層２２の側面を囲み、ブロック絶縁層２４が電荷蓄積層２３の側面を囲んでいる。例えば、半導体層２１はシリコンで形成され、トンネル絶縁層２２はシリコン酸化物で形成され、電荷蓄積層２３はシリコン窒化物で形成され、ブロック絶縁層２４はシリコン酸化物で形成され、コア絶縁層２５はシリコン酸化物で形成されている。
ピラー構造２０を囲む導電層１１がゲート電極として機能し、導電層１１のゲート電極として機能する部分及びピラー構造２０の導電層２１で囲まれた部分によってメモリセルが構成される。
メモリセル部の上層側及び下層側にはそれぞれ、メモリセルを選択するための上部選択トランジスタ部（ドレイン側選択トランジスタ部）及び下部選択トランジスタ部（ソース側選択トランジスタ部）が設けられている。これらの選択トランジスタ部の基本的な構成も、図３Ａ及び図３Ｂに示したメモリセル部の構成と同様である。選択トランジスタ部では、トンネル絶縁層２２、電荷蓄積層２３及びブロック絶縁層２４の全部がゲート絶縁層として機能する。
区画構造３０のそれぞれは、積層体１０内をＺ方向及びＹ方向に延伸しており、複数の区画構造３０によってピラー構造２０がＸ方向で複数のグループに区画されている。区画構造３０はＸ方向に略等間隔で配列され、隣り合った区画構造３０間に配置されているピラー構造２０の列数は一定である。本実施形態では、隣り合った区画構造３０間には、４列のピラー構造２０が配置されている。また、Ｘ方向で隣接する区画構造３０に挟まれた領域では、積層体１０の各導電層１１は電気的に共通に接続されている。
区画構造３０は、後述するリプレース処理に用いられるスリットを所定の材料で埋めることで形成される。スリットは、リプレース処理において、隣接する絶縁層１２間に設けられた犠牲層を除去し、犠牲層が除去された後の空隙に導電層１１を形成するために用いられる。
区画構造３０は積層体１０を貫通しており、区画構造３０によって積層体１０がＸ方向で複数の部分に分断されている。区画構造３０によってＸ方向に分断された積層体１０の各部分は、例えば、半導体記憶装置においてデータの消去単位となる１つのブロックを形成する。区画構造３０は、導電材料で形成された導電部分３１と、シリコン酸化物等の絶縁材料で形成された絶縁部分３２とを含んでいる。導電部分３１の下端は半導体基板１００の共通ソース領域に接続され、導電部分３１の上端は積層体１０の上端から突出している。本実施形態では、導電部分３１は、ポリシリコンで形成された下部分３１ａと、タングステン（Ｗ）等の金属材料で形成された上部分３１ｂとを含んでいる。絶縁部分３２は導電部分３１と積層体１０との間に介在しており、絶縁部分３２によって導電部分３１と積層体１０の導電層１１とが電気的に絶縁されている。
積層体１０上には、シリコン酸化物等の絶縁材料で形成された絶縁層（第１の絶縁層）４１が設けられており、絶縁層４１によって積層体１０が覆われている。
区画構造３０は、絶縁層４１の上面よりも高く位置する突出部分３０ａを含んでいる。すなわち、区画構造３０は、絶縁層４１の上面で規定される平面から突出した突出部分３０ａを含んでいる。より具体的には、区画構造３０の導電部分３１が突出部分３０ａを含んでいる。
区画構造３０上及び絶縁層４１上には被覆層４２が設けられており、被覆層４２によって積層体１０、絶縁層４１及び複数の区画構造３０が覆われている。被覆層４２は、絶縁層４１の上面に沿って及び区画構造３０の突出部分３０ａに沿って（突出部分３０ａの側面及び上面に沿って）設けられており、絶縁層４１の上面及び区画構造３０の突出部分３０ａの側面及び上面に接している。したがって、被覆層４２の複数の区画構造３０の上面を覆う領域の高さが、被覆層４２の積層体１０及び絶縁層４１を覆う領域の高さよりも高く位置している。被覆層４２は、絶縁層４１の材料とは異なった材料で形成されている。具体的には、被覆層４２は、シリコン窒化物等の絶縁材料で形成されている。被覆層４２は、後述するコンタクトホールを形成する際のエッチングストッパーとして用いられる。
被覆層４２上には絶縁層（第２の絶縁層）４３が設けられており、被覆層４２は絶縁層４３で覆われている。絶縁層４３は、被覆層４２の材料とは異なった材料で形成されている。具体的には、絶縁層４３は、シリコン酸化物等の絶縁材料で形成されている。絶縁層４３は、ＴＥＯＳ（Tetraethyl ortho-silicate）を原料として用いて形成された第１層部分４３ａ、シランを原料として用いて形成された第２層部分４３ｂ、及びＴＥＯＳを原料として用いて形成された第３層部分４３ｃを含んでいる。
ピラー構造２０には、絶縁層４３、被覆層４２及び絶縁層４１を貫通するコンタクト５０ａが接続されており、区画構造３０には、絶縁層４３及び被覆層４２を貫通するコンタクト５０ｂが接続されている。コンタクト５０ａ及び５０ｂは、タングステン（Ｗ）等の金属材料で形成されている。
次に、本実施形態に係る半導体記憶装置の製造方法を、図４Ａ～図４Ｍに示した断面図を参照して説明する。
まず、図４Ａに示すように、半導体基板１００上に、予備的な積層体１０Ｐ、ピラー構造２０及び絶縁層（シリコン酸化物層）４１を含む構造を形成する。予備的な積層体１０Ｐは、積層部分１０ａｐ、積層部分１０ｂｐ、中間部分１０ｃ及び上部分１０ｄを含んでいる。積層部分１０ａｐ及び１０ｂｐはいずれも、シリコン酸化物で形成された絶縁層１２及びシリコン窒化物で形成された犠牲層１３が交互に積層された構造を有している。
次に、図４Ｂに示すように、絶縁層４１及び予備的な積層体１０Ｐをパターニングし、半導体基板１００に達する溝５１を形成する。
次に、図４Ｃに示すように、リプレース処理を行う。具体的には、溝５１を通して犠牲層１３をエッチングし、隣接する絶縁層１２間に空隙を形成する。続いて、空隙にタングステン（Ｗ）を充填することで、積層体１０が形成される。
次に、図４Ｄに示すように、溝５１の内壁に沿ってシリコン酸化物層を形成することにより、絶縁部分３２が形成される。続いて、溝５１内及び絶縁層４１上にポリシリコン層３１ｐを形成する。
次に、図４Ｅに示すように、ポリシリコン層３１ｐをＲＩＥ（reactive ion etching）によってエッチングし、絶縁層４１上のポリシリコン層３１ｐを除去する。
次に、図４Ｆに示すように、図４Ｅの工程で得られた構造上に、犠牲層５２としてシリコン窒化物層を形成する。
次に、図４Ｇに示すように、犠牲層５２上にマスク層５３を形成する。マスク層５３は、図４Ｅの工程で得られたポリシリコン層３１ｐのパターンに対応する溝状の開口パターンを有している。
次に、図４Ｈに示すように、マスク層５３のパターンをマスクとして用いて、犠牲層５２及びポリシリコン層３１ｐをＲＩＥによってエッチングする。これにより、ポリシリコン層３１ｐの上面を底面とする溝５４が形成される。
次に、図４Ｉに示すように、溝５４内及び犠牲層５２上にタングステン（Ｗ）層３１ｑを形成する。
次に、図４Ｊに示すように、ＣＭＰ（chemical mechanical polishing）によってＷ層３１ｑ及び犠牲層５２を研磨する。このＣＭＰ工程により、犠牲層５２上のＷ層３１ｑ及び犠牲層５２の上部分が除去され、ポリシリコン層３１ｐ上にＷ層３１ｑが残る。これにより、区画構造３０の導電部分３１の下部分（ポリシリコン部分）３１ａ及び上部分（Ｗ部分）３１ｂが形成される。
次に、図４Ｋに示すように、ウェットエッチングによって犠牲層５２を除去する。この犠牲層５２のウェットエッチングは、絶縁層４１及び区画構造３０に対しての選択性を有する条件で行われる。本実施形態では、犠牲層５２にシリコン窒化物を用いているため、リン酸を用いて選択的なウェットエッチングを行う。その結果、区画構造３０の導電部分３１の一部が絶縁層４１の上面で規定される平面から突出し、突出部分３０ａが形成される。
次に、図４Ｌに示すように、絶縁層４１の上面上及び導電部分３１の突出部分３０ａの表面（側面及び上面）上に、被覆層４２としてシリコン窒化物層を形成することにより、積層体１０、絶縁層４１及び区画構造の３０の突出部分３０ａが被覆層４２で覆われる。絶縁層４１の上面及び区画構造３０の突出部分３０ａに沿って被覆層４２が形成されるため、被覆層４２の区画構造３０の上面を覆う部分の方が、被覆層４２の積層体１０及び絶縁層４１を覆う部分よりも高く位置している。
次に、図４Ｍに示すように、被覆層４２上に、ＴＥＯＳを原料として用いたシリコン酸化物層４３ａｘを形成する。
次に、シリコン酸化物層４３ａｘをＣＭＰによって平坦化した後、図２に示すように、シランを原料として用いたシリコン酸化物層及びＴＥＯＳを原料として用いたシリコン酸化物層を形成する。これにより、第１層部分４３ａ、第２層部分４３ｂ及び第３層部分４３ｃを含む絶縁層４３が得られる。
その後、ピラー構造２０及び区画構造３０に達するコンタクトホールを形成する。具体的には、まず、被覆層４２をエッチングストッパーとして用いて絶縁層４３にホールパターンを形成する。その後、被覆層４２及び絶縁層４１をエッチングすることで、コンタクトホールが形成される。
さらに、コンタクトホールをタングステン（Ｗ）等の金属材料で埋める。これにより、絶縁層４３、被覆層４２及び絶縁層４１を通してピラー構造２０に接続されたコンタクト５０ａと、絶縁層４３及び被覆層４２を通して区画構造３０に接続されたコンタクト５０ｂとが得られる。
以上のように、本実施形態では、図４Ｆの工程で全面に犠牲層５２を形成し、図４Ｉの工程で溝５４内及び犠牲層５２上にＷ層３１ｑを形成し、図４Ｊの工程でＣＭＰによってＷ層３１ｑ及び犠牲層５２を研磨する。このように、本実施形態では、犠牲層５２上にＷ層３１ｑを形成することで、Ｗ層３１ｑに対してＣＭＰを行う際の問題を回避することができ、以下に述べるように、ピラー構造２０に接続されるコンタクト５０ａを的確に形成することが可能となる。
図５Ａ及び図５Ｂは、本実施形態の比較例の製造方法について、メモリセルアレイ領域Ｍと周辺回路領域Ｐとの境界領域近傍の状態を模式的に示した断面図である。この比較例では、犠牲層５２が形成されていない。
図５Ａ及び図５Ｂそれぞれの左側は、半導体ウェハの相対的に内側の領域の状態を示している。図５Ａ及び図５Ｂそれぞれの右側は、半導体ウェハの外周近傍の領域の状態を示している。また、領域Ｍはメモリセルアレイ領域に対応し、領域Ｐは周辺回路領域に対応している。
図５Ａは、区画構造の導電部分の上部分（Ｗ層部分）をＣＭＰによって形成する前の状態（本実施形態の図４Ｉに対応する状態）を模式的に示した図である。
図５Ａに示すように、メモリセルアレイ領域Ｍ及び周辺回路領域Ｐにはシリコン酸化物で形成された絶縁領域６０が設けられており、積層体１０及びピラー構造２０は絶縁領域６０で覆われている。絶縁領域６０上には、Ｗ層３１ｑが形成されている。なお、積層体１０及びピラー構造２０上では、絶縁領域６０は上述した実施形態の絶縁層４１に対応している。
図５Ａの左側に示された半導体ウェハの相対的に内側の領域では、絶縁領域６０の高さは一定であるが、図５Ａの右側に示された半導体ウェハの外周近傍の領域では、半導体ウェハの外周に向かって絶縁領域６０の高さが低くなっている。これは、半導体ウェハの外周近傍の領域では、内側の領域に比べて、絶縁領域６０に用いるシリコン酸化物を厚く堆積することが困難なためである。
図５Ｂは、区画構造の導電部分の上部分（Ｗ層部分）をＣＭＰによって形成した後の状態（本実施形態の図４Ｊに対応する状態）を模式的に示した図である。すなわち、図５Ｂは、図５Ａに示されたＷ層３１ｑをＣＭＰによって研磨した後の状態を示している。
上述したように、半導体ウェハの外周近傍の領域では、半導体ウェハの外周に向かって絶縁領域６０の高さが低くなっている。そのため、絶縁領域６０上のＷ層３１ｑを除去するためのＣＭＰ工程において、絶縁領域６０の高さが低くなっている領域の近傍では、他の領域に比べて、積層体１０及びピラー構造２０を覆う絶縁領域６０の厚さが薄くなる傾向がある。その結果、半導体ウェハの面内で絶縁領域６０の厚さにばらつきが生じる。特に、積層体１０及びピラー構造２０上の絶縁層４１の厚さにばらつきが生じると、以下に述べるように、コンタクトホールを形成する際に問題が生じるおそれがある。
図６は、コンタクトホールを形成する際に生じ得る問題について示した図である。
製造プロセスのばらつきに起因して、ピラー構造２０のパターンに対してコンタクトホールＣＨのパターンがずれて形成される場合がある。上述したように、絶縁層４１の厚さにばらつきがあると、絶縁層４１の厚さが薄い領域では、コンタクトホールＣＨを形成するためのエッチング工程の際にコンタクトホールＣＨが積層構造１０の導電層１１に達してしまうおそれがある。その結果、コンタクトがピラー構造２０に加えてさらに導電層１１に接続されてしまうという問題が生じ得る。
図７Ａ及び図７Ｂは、本実施形態の製造方法について、メモリセルアレイ領域Ｍと周辺回路領域Ｐとの境界領域近傍の状態を示した断面図である。
図７Ａは、区画構造の導電部分の上部分（Ｗ層部分）をＣＭＰによって形成する前の状態（本実施形態の図４Ｉに対応する状態）を模式的に示した図である。図７Ｂは、区画構造の導電部分の上部分（Ｗ層部分）をＣＭＰによって形成した後の状態（本実施形態の図４Ｊに対応する状態）を模式的に示した図である。すなわち、図７Ｂは、図７Ａに示されたＷ層３１ｑをＣＭＰによって研磨した後の状態を示している。
本実施形態では、絶縁領域６０上に犠牲層５２が形成されている。そのため、Ｗ層３１ｑを除去するためのＣＭＰ工程において、犠牲層５２によって絶縁領域６０を保護することができる。すなわち、犠牲層５２によって絶縁層４１を保護することができる。これにより、積層体１０及びピラー構造２０上の絶縁層４１の厚さが薄くなるという問題を防止することが可能である。したがって、本実施形態では、コンタクトホールＣＨが積層構造１０の導電層１１に達してしまうという上述した問題を回避することができ、コンタクトを的確に形成することが可能である。また、犠牲層５２は図４Ｋの工程で除去されるため、犠牲層５２によってコンタクトホールの形成処理が阻害されることはない。
なお、例えば半導体ウェハの外周近傍の領域において、仮にＣＭＰ工程で犠牲層５２下の絶縁領域６０が露出したとしても、絶縁領域６０の研磨量が抑制されるようにするため、絶縁領域６０の研磨レートの方が犠牲層５２の研磨レートよりも低い条件でＣＭＰを行うことが好ましい。
図８Ａ及び図８Ｂは、本実施形態の製造方法について、メモリセルアレイ領域Ｍと周辺回路領域Ｐとの境界領域近傍の状態の変形例を示した断面図である。
図７Ａ及び図７Ｂの例では、半導体ウェハの外周近傍の領域で絶縁領域６０の高さが外周に向かって徐々に低くなっていたが、本変形例では、半導体ウェハの外周近傍の領域で絶縁領域６０に段差が形成されている。このような状態で絶縁領域６０が形成されている場合にも、上述した効果と同様の効果を得ることが可能である。
（第２の実施形態）
次に、第２の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
次に、第２の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。
図９は、本実施形態に係る半導体記憶装置（ＮＡＮＤ型不揮発性半導体記憶装置）の基本的な構成を模式的に示した断面図である。なお、平面パターンについては第１の実施形態の図１と同様であり、図１のＡ－Ａ線に沿った断面が図９に対応している。
本実施形態では、区画構造３０の構造が第１の実施形態とは異なっている。すなわち、第１の実施形態では、区画構造３０の導電部分３１が、ポリシリコンで形成された下部分３１ａと、タングステン（Ｗ）等の金属材料で形成された上部分３１ｂとで形成されていたが、本実施形態では、導電部分３１の全体がタングステン（Ｗ）等の金属材料で形成されている。また、本実施形態では、絶縁部分３２が導電部分３１の上端（上面）と略同じ高さまで延伸している。そのため、本実施形態では、区画構造３０の導電部分３１及び絶縁部分３２が突出部分３０ａを含んでいる。
本実施形態でも、第１の実施形態と同様に、被覆層４２が区画構造３０上及び絶縁層４１上に設けられており、被覆層４２によって積層体１０、絶縁層４１及び複数の区画構造３０が覆われている。本実施形態でも、第１の実施形態と同様に、被覆層４２は、絶縁層４１の上面に沿って及び区画構造３０の突出部分３０ａに沿って（突出部分３０ａの側面及び上面に沿って）設けられ、絶縁層４１の上面及び区画構造３０の突出部分３０ａ（突出部分３０ａの側面及び上面）に接している。したがって、第１の実施形態と同様に、被覆層４２の複数の区画構造３０の上面を覆う領域の高さが、被覆層４２の積層体１０及び絶縁層４１を覆う領域の高さよりも高く位置している。被覆層４２の材料及び機能は、第１の実施形態と同様である。
次に、本実施形態に係る半導体記憶装置の製造方法を、図１０Ａ～図１０Ｊに示した断面図を参照して説明する。
まず、図１０Ａに示すように、第１の実施形態の図４Ａの工程と同様にして、半導体基板１００上に、予備的な積層体１０Ｐ、ピラー構造２０及び絶縁層（シリコン酸化物層）４１を含む構造を形成する。
次に、図１０Ｂに示すように、絶縁層４１上に犠牲層５２を形成する。なお、第１の実施形態では、犠牲層１３及び犠牲層５２のいずれにもシリコン窒化物を用いていたが、本実施形態では、後述するリプレース処理で犠牲層１３を除去する際に犠牲層５２が除去されないようにするため、犠牲層５２には犠牲層１３のエッチング液に対してエッチング耐性を有する材料を用いる。
次に、図１０Ｃに示すように、犠牲層５２、絶縁層４１及び予備的な積層体１０Ｐをエッチングし、半導体基板１００に達する溝５１を形成する。
次に、図１０Ｄに示すように、リプレース処理を行う。具体的には、溝５１を通して犠牲層１３をエッチングし、隣接する絶縁層１２間に空隙を形成する。続いて、空隙にタングステン（Ｗ）を充填することで、積層体１０が形成される。
次に、図１０Ｅに示すように、溝５１の内壁に沿ってシリコン酸化物層を形成することにより、絶縁部分３２が形成される。
次に、図１０Ｆに示すように、絶縁部分３２が形成された溝５１内及び犠牲層５２上にタングステン（Ｗ）層３１ｑを形成する。
次に、図１０Ｇに示すように、ＣＭＰによってＷ層３１ｑ、絶縁部分３２及び犠牲層５２を研磨する。このＣＭＰ工程により、犠牲層５２上のＷ層３１ｑ及び犠牲層５２の上部分が除去される。これにより、導電部分３１及び絶縁部分３２を含む区画構造３０が形成される。
次に、図１０Ｈに示すように、ウェットエッチングによって犠牲層５２を除去する。この犠牲層５２のウェットエッチングは、絶縁層４１及び区画構造３０に対しての選択性を有する条件で行われる。その結果、区画構造３０に含まれる導電部分３１の一部及び絶縁部分３２の一部が絶縁層４１の上面で規定される平面から突出し、突出部分３０ａが形成される。
次に、図１０Ｉに示すように、絶縁層４１の上面上及び区画構造３０の突出部分３０ａの表面（側面及び上面）上に、被覆層４２としてシリコン窒化物層を形成する。これにより、積層体１０、絶縁層４１及び区画構造３０が被覆層４２で覆われる。第１の実施形態と同様に、本実施形態でも、絶縁層４１の上面及び区画構造３０の突出部分３０ａに沿って被覆層４２が形成されるため、被覆層４２の区画構造３０の上面を覆う部分の方が、被覆層４２の積層体１０及び絶縁層４１を覆う部分よりも高く位置している。
次に、図１０Ｊに示すように、被覆層４２上に、ＴＥＯＳを原料として用いたシリコン酸化物層４３ａｘを形成する。
次に、シリコン酸化物層４３ａｘをＣＭＰによって平坦化した後、図９に示すように、シランを原料として用いたシリコン酸化物層及びＴＥＯＳを原料として用いたシリコン酸化物層を形成する。これにより、第１層部分４３ａ、第２層部分４３ｂ及び第３層部分４３ｃを含む絶縁層４３が得られる。
その後、ピラー構造２０及び区画構造３０に達するコンタクトホールを形成する。具体的には、まず、被覆層４２をエッチングストッパーとして用いて絶縁層４３にホールパターンを形成する。その後、被覆層４２及び絶縁層４１をエッチングすることで、コンタクトホールが形成される。
さらに、コンタクトホールをタングステン（Ｗ）等の金属材料で埋める。これにより、絶縁層４３、被覆層４２及び絶縁層４１を通してピラー構造２０に接続されたコンタクト５０ａと、絶縁層４３及び被覆層４２を通して区画構造３０に接続されたコンタクト５０ｂとが得られる。
本実施形態でも、第１の実施形態と同様に、図１０Ｆの工程でＷ層３１ｑを形成したときの状態は、第１の実施形態の図７Ａ或いは図８Ａで示した状態と同様であり、図１０Ｇの工程でＣＭＰによってＷ層３１ｑ及び犠牲層５２を研磨したときの状態は、第１の実施形態の図７Ｂ或いは図８Ｂで示した状態と同様である。したがって、第１の実施形態と同様に、Ｗ層３１ｑに対してＣＭＰを行う際の問題を回避することができ、ピラー構造２０に接続されるコンタクト５０ａを的確に形成することが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…積層体 １０ａ…第１の積層部分 １０ｂ…第２の積層部分
１０ｃ…中間部分 １０ｄ…上部分
１１…導電層 １２…絶縁層 １３…犠牲層
２０…ピラー構造 ２０ａ…第１のピラー部分
２０ｂ…第２のピラー部分 ２０ｃ…ジョイント部分
２１…半導体層 ２２…トンネル絶縁層 ２３…電荷蓄積層
２４…ブロック絶縁層 ２５…コア絶縁層
３０…区画構造 ３０ａ…突出部分
３１…導電部分 ３１ａ…下部分 ３１ｂ…上部分
３１ｐ…ポリシリコン層 ３１ｑ…タングステン層（Ｗ層）
３２…絶縁部分
４１…絶縁層（第１の絶縁層） ４２…被覆層
４３…絶縁層（第２の絶縁層） ４３ａ…第１層部分
４３ｂ…第２層部分 ４３ｃ…第３層部分
５０ａ、５０ｂ…コンタクト
５１…溝 ５２…犠牲層 ５３…マスク層 ５４…溝
６０…絶縁領域 １００…半導体基板
１０ｃ…中間部分 １０ｄ…上部分
１１…導電層 １２…絶縁層 １３…犠牲層
２０…ピラー構造 ２０ａ…第１のピラー部分
２０ｂ…第２のピラー部分 ２０ｃ…ジョイント部分
２１…半導体層 ２２…トンネル絶縁層 ２３…電荷蓄積層
２４…ブロック絶縁層 ２５…コア絶縁層
３０…区画構造 ３０ａ…突出部分
３１…導電部分 ３１ａ…下部分 ３１ｂ…上部分
３１ｐ…ポリシリコン層 ３１ｑ…タングステン層（Ｗ層）
３２…絶縁部分
４１…絶縁層（第１の絶縁層） ４２…被覆層
４３…絶縁層（第２の絶縁層） ４３ａ…第１層部分
４３ｂ…第２層部分 ４３ｃ…第３層部分
５０ａ、５０ｂ…コンタクト
５１…溝 ５２…犠牲層 ５３…マスク層 ５４…溝
６０…絶縁領域 １００…半導体基板
Claims (5)
- 複数の導電層が第１の方向に互いに離間して積層された積層体と、
それぞれが前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、
それぞれが前記積層体内を前記第１の方向及び前記第１の方向と交差する第２の方向に延伸し、前記積層体を前記第１及び第２の方向と交差する第３の方向で複数の部分に分断する複数の区画構造と、
前記積層体及び前記複数の区画構造を覆い、前記複数の区画構造の上面を覆う領域における高さが、前記積層体の前記部分を覆う領域における高さよりも高く位置する被覆層と、
を備えることを特徴とする半導体記憶装置。 - 前記積層体を覆い且つ前記被覆層で覆われ、前記被覆層の材料とは異なる材料で形成された第１の絶縁層をさらに備える
ことを特徴とする請求項１に記載の半導体記憶装置。 - 前記区画構造は、前記第１の絶縁層の上面で規定される平面から突出した突出部分を含み、
前記被覆層は、前記第１の絶縁層の上面及び前記区画構造の前記突出部分に沿って設けられている
ことを特徴とする請求項２に記載の半導体記憶装置。 - 前記被覆層を覆い、前記被覆層の材料とは異なる材料で形成された第２の絶縁層をさらに備える
ことを特徴とする請求項２に記載の半導体記憶装置。 - 前記第２の絶縁層、前記被覆層及び前記第１の絶縁層を貫通して前記複数のピラー構造に接続された複数のコンタクトをさらに備える
ことを特徴とする請求項４に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021045788A JP2022144676A (ja) | 2021-03-19 | 2021-03-19 | 半導体記憶装置 |
| US17/473,358 US20220302141A1 (en) | 2021-03-19 | 2021-09-13 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021045788A JP2022144676A (ja) | 2021-03-19 | 2021-03-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2022144676A true JP2022144676A (ja) | 2022-10-03 |
Family
ID=83284227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021045788A Pending JP2022144676A (ja) | 2021-03-19 | 2021-03-19 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20220302141A1 (ja) |
| JP (1) | JP2022144676A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019165134A (ja) * | 2018-03-20 | 2019-09-26 | 東芝メモリ株式会社 | 半導体記憶装置 |
-
2021
- 2021-03-19 JP JP2021045788A patent/JP2022144676A/ja active Pending
- 2021-09-13 US US17/473,358 patent/US20220302141A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20220302141A1 (en) | 2022-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11222903B2 (en) | Word line structure of three-dimensional memory device | |
| US10522228B2 (en) | Storage device | |
| CN108565266B (zh) | 形成三维存储器的方法以及三维存储器 | |
| US11393755B2 (en) | Three-dimensional semiconductor memory devices | |
| CN106469735B (zh) | 半导体装置及半导体装置的制造方法 | |
| KR101121527B1 (ko) | 불휘발성 반도체 기억 장치의 제조 방법 | |
| KR102135181B1 (ko) | 반도체 장치 및 이의 제조 방법 | |
| CN107833888B (zh) | 半导体装置及其制造方法 | |
| JP2019096880A (ja) | 垂直型メモリ装置 | |
| CN110277395B (zh) | 存储装置 | |
| US20140264549A1 (en) | Vertical memory devices with vertical isolation structures and methods of fabricating the same | |
| US11557605B2 (en) | Semiconductor memory device | |
| KR20120026435A (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| JP2019054162A (ja) | 記憶装置の製造方法および記憶装置 | |
| JP2015028982A (ja) | 不揮発性記憶装置およびその製造方法 | |
| CN113161355A (zh) | 半导体存储器件 | |
| US10381081B2 (en) | Three dimensional memory device with multiple stacked electrode layers | |
| US11832453B2 (en) | Semiconductor storage device and method for producing semiconductor storage device | |
| JP2019057592A (ja) | 半導体記憶装置 | |
| CN110854124A (zh) | 半导体存储装置及其制造方法 | |
| US20180261621A1 (en) | Semiconductor structure and method for manufacturing the same | |
| JP2022144676A (ja) | 半導体記憶装置 | |
| CN113611708A (zh) | 竖直存储器件 | |
| US20240099001A1 (en) | Semiconductor memory device and manufacturing method | |
| US11956956B2 (en) | Semiconductor storage device and manufacturing method of the same |