CN110854124A - 半导体存储装置及其制造方法 - Google Patents

半导体存储装置及其制造方法 Download PDF

Info

Publication number
CN110854124A
CN110854124A CN201811587250.4A CN201811587250A CN110854124A CN 110854124 A CN110854124 A CN 110854124A CN 201811587250 A CN201811587250 A CN 201811587250A CN 110854124 A CN110854124 A CN 110854124A
Authority
CN
China
Prior art keywords
slit
phosphorus
multilayer body
memory device
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811587250.4A
Other languages
English (en)
Other versions
CN110854124B (zh
Inventor
吉水康人
杉田智彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN110854124A publication Critical patent/CN110854124A/zh
Application granted granted Critical
Publication of CN110854124B publication Critical patent/CN110854124B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

实施方式提供一种能够抑制在槽的底部产生析出物的半导体存储装置及其制造方法。本实施方式的半导体存储装置具备衬底。在衬底上，设置着将第1导电层与第1绝缘层在第1方向上交替积层而成的积层体。柱状部在积层体内沿第1方向延伸且具有存储膜。绝缘部件在与积层体内的柱状部不同的位置沿第1方向延伸。含磷绝缘物设置在积层体及绝缘部件的下方。

Description

半导体存储装置及其制造方法
[相关申请]
本申请享有以日本专利申请2018-154947号(申请日：2018年8月21日)作为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体存储装置及其制造方法。
背景技术
在如NAND(Not AND，与非)型闪速存储器般具有将绝缘膜与导电膜交替积层而成的立体型存储单元阵列的非易失性存储器的制造方法中，已知将绝缘膜与牺牲膜积层，且经由贯通该积层膜的狭缝将牺牲膜替换(replace)为导电膜的步骤。
发明内容
实施方式提供一种使可靠性进一步提高的半导体存储装置及其制造方法。
本实施方式的半导体存储装置具备衬底。在衬底上，设置着将第1导电层与第1绝缘层在第1方向上交替积层而成的积层体。柱状部在积层体内沿第1方向延伸且具有存储膜。绝缘部件在与积层体内的柱状部不同的位置沿第1方向延伸。含磷绝缘物设置在积层体及绝缘部件的下方。
附图说明
图1是表示第1实施方式的半导体存储装置的构成的一例的剖视图。
图2是表示柱状部及存储单元的构成例的剖视图。
图3(A)～(C)及图4(A)～(C)是表示第1实施方式的半导体存储装置的制造方法的一例的剖视图。
图5是表示第2实施方式的半导体存储装置的构成的一例的剖视图。
图6是表示第3实施方式的半导体存储装置的构成的一例的剖视图。
图7是表示第4实施方式的半导体存储装置的构成的一例的剖视图。
图8是表示第5实施方式的半导体存储装置的构成的一例的俯视图。
图9是沿着图8的9-9线的剖视图。
图10是表示第5实施方式的牺牲层的蚀刻步骤的状况的剖视图。
图11是表示第6实施方式的半导体存储装置的构成例的俯视图。
图12是沿着图11的12-12线的剖视图。
图13是表示第5实施方式的变化例1的半导体存储装置的构成例的俯视图。
图14是表示第5实施方式的变化例2的半导体存储装置的构成例的俯视图。
图15是表示第6实施方式的变化例3的半导体存储装置的构成例的俯视图。
图16是表示第6实施方式的变化例4的半导体存储装置的构成例的俯视图。
具体实施方式
以下，参考附图对本发明的实施方式进行说明。本实施方式并非限定本发明。在以下的实施方式中，半导体衬底的上下方向表示将供设置半导体元件的面作为上的情况的相对方向，有与顺应重力加速度的上下方向不同的情况。附图是示意图或概念图，各部分的比率等并非必须与实际情况相同。在说明书与附图中，关于已出示的附图，对于与所述要素相同的要素标注相同的符号并适当省略详细的说明。
(第1实施方式)
图1是表示第1实施方式的半导体存储装置1的构成的一例的剖视图。半导体存储装置1例如也可以是NAND型闪速存储器等半导体存储器。半导体存储装置1的存储单元阵列MCA例如也可以是将存储单元三维配置而成的立体型存储单元阵列。此外，在图1中，为了容易观察附图，将存储单元阵列MCA简化而图示，另外，在以下的实施方式中例示硅作为半导体，但也可使用除硅以外的半导体。
另外，为了方便说明，导入XYZ正交坐标系。在此坐标系中，将相对于衬底10的表面平行的方向且相互正交的两个方向设为X方向及Y方向，将相对于X及Y方向正交的方向设为Z方向。作为导电层的字线WL沿Z方向积层。
半导体存储装置1具备半导体衬底10、电路元件20、层间绝缘膜30、存储单元阵列MCA、狭缝40及狭缝50。
半导体衬底10并未特别限定，例如为硅衬底。在半导体衬底10的表面，适当形成着阱构造。
电路元件20设置在半导体衬底10的表面上，例如是由晶体管构成的CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)电路。CMOS电路例如是控制存储单元阵列MCA的控制电路。如图1所示，电路元件20设置在存储单元阵列MCA的下方。此外，图1中，将电路元件20简化作为层而图示。
层间绝缘膜30设置在半导体衬底10的表面上，例如被覆电路元件20。对于层间绝缘膜30，例如使用氧化硅膜等绝缘膜。此外，在图1中，以在电路元件20上形成层间绝缘膜20及积层体30的方式示出，但电路元件20也可设置在半导体衬底10上、且未形成积层体的区域。
在层间绝缘膜30上，设置着存储单元阵列MCA。存储单元阵列MCA具有将作为第1导电层的字线WL与作为第1绝缘层的绝缘层25交替积层而成的积层体ST。在积层体ST的内部，在内存空洞MH内设置着在积层方向(Z方向)上贯通积层体ST的柱状部SP。柱状部SP及积层体ST构成NAND串NS。NAND串NS具有将位于柱状部SP与字线WL之间的存储单元MC通过柱状部SP在Z方向串联连接的构造。在NAND串NS的Z方向的两端，设置着选择栅极(未图示)。柱状部SP及存储单元MC的更详细的构成将在下文参考图2进行说明。以下，也有将存储单元阵列MCA称为积层体ST的情况。
在积层体ST与层间绝缘膜30之间隔着绝缘层设置着源极线SL。源极线SL与柱状部SP电连接。
狭缝40在积层体ST内以沿Z方向延伸的方式设置，且其内部由作为第2绝缘层的氧化硅膜42填充。另外，狭缝40也沿Y方向延伸，但贯通源极线SL的狭缝40局部设置在Y方向，源极线SL并未完全分断。
在狭缝40及积层体ST的下方的层间绝缘膜30上，设置着狭缝50。在狭缝50的内壁面设置着含有磷(P)与硅(Si)的化合物(以下，称为含磷绝缘物或含磷二氧化硅)52，其中心部与狭缝40同样地由氧化硅膜42填充。此外，在狭缝50的中心部，也可存在被氧化硅膜42包围的缝或空隙B。含磷绝缘物52在层间绝缘膜30内，从狭缝40朝±X方向延伸，且一直设置到柱状部SP的下方。狭缝50相比于狭缝40在X方向的宽度更宽。狭缝50的Y方向的大小并未特别限定，可与狭缝40相同程度。含磷绝缘物52例如为含有磷的硅氧化物(二氧化硅)。此外，在狭缝40的内表面，也以一定程度附着有含磷绝缘物52，但图1及图4(C)中省略其图示。另外，在图1中，含磷绝缘物52以覆盖狭缝50的内壁整体的方式而图示，但也可局部存在。
图2是表示柱状部SP及存储单元MC的构成例的剖视图。在内存空洞MH内设置着绝缘体(例如，氧化硅)118。在绝缘体118与字线WL之间，从字线WL侧依次设置着阻挡绝缘膜114、电荷累积膜115、隧穿绝缘膜116以及导电膜(例如硅)117。阻挡绝缘膜114与字线WL接触，隧穿绝缘膜116与导电膜117接触，且在阻挡绝缘膜114与隧穿绝缘膜116之间设置着电荷累积膜115。
导电膜117作为信道发挥功能，字线WL作为控制栅极发挥功能，电荷累积膜115作为将从导电膜117注入的电荷累积的数据存储层发挥功能。也就是说，在导电膜117与各字线WL的交叉部分，形成着由控制栅极将信道周围包围而成的构造的存储单元MC。
本实施方式的半导体存储装置1是非易失性半导体存储装置，能够电性地自由进行数据的删除、写入，且即使切断电源也可保存存储内容。例如，存储单元MC为电荷捕集器构造的存储单元。电荷累积膜115具有许多将电荷(电子)封入的捕集器，例如为氮化硅膜。隧穿绝缘膜116例如为氧化硅膜，在将电荷从导电膜117注入至电荷累积膜115时，或累积在电荷累积膜115中的电荷朝导电膜117扩散时成为电位势垒。阻挡绝缘膜114例如为氧化硅膜，防止累积在电荷累积膜115中的电荷朝字线WL扩散。
接下来，对半导体存储装置1的制造方法进行说明。
图3(A)～图4(C)是表示第1实施方式的半导体存储装置1的制造方法的一例的剖视图。首先，在半导体晶圆的制造步骤中，如图3(A)所示，在半导体衬底10的表面上形成电路元件20。其次，在电路元件20上形成层间绝缘膜30。
其次，使用光刻技术及蚀刻技术，将层间绝缘膜30的一部分区域的上部去除而形成狭缝50。在本实施方式中，狭缝50例如是箱状的空间(空腔)，且由在X方向上比狭缝40宽的平面图案形成。其次，将牺牲层51埋入至狭缝50中。牺牲层51是能够对层间绝缘膜30及之后形成的积层体ST进行蚀刻加工的材料，例如，可为非掺杂多晶硅、非晶硅或金属。其次，使用CMP(Chemical Mechanical Polishing，化学机械研磨)法将牺牲层51平坦化。由此，如图3(A)所示，将牺牲层51埋入至狭缝50内。
其次，如图3(B)所示，在层间绝缘层30及牺牲层51上交替积层绝缘层25与牺牲层35、36。此阶段的积层体ST成为绝缘层25与牺牲层35、36的积层体。此外，为了形成源极线SL的电极，最下层的牺牲层36会在之后被替换。绝缘层25例如为氧化硅膜。牺牲层35是能够对绝缘层25进行选择性地蚀刻的材料，例如为氮化硅膜。牺牲层36是能够对绝缘层25及牺牲层35进行选择性地蚀刻的材料，例如为硅或多晶硅。
其次，使用光刻技术及蚀刻技术，如图3(C)所示，在积层体ST中形成在积层体ST的积层方向上延伸的内存空洞MH。此时，积层体ST是绝缘层(例如氧化硅膜)25与牺牲层(氮化硅膜)35的积层膜，因此，与字线WL的金属材料(例如钨)相比容易加工。
其次，在内存空洞MH内形成图2所示的阻挡绝缘膜114、电荷累积膜115及隧穿绝缘膜116。进而，在内存空洞MH内形成导电膜(例如硅)117。进而，向内存空洞MH内填充绝缘体118。由此，如图3(C)所示，在内存空洞MH内以沿Z方向延伸的方式形成柱状部SP。
其次，使用光刻技术及蚀刻技术，如图4(A)所示，在积层体ST内以沿Z方向延伸的方式形成狭缝40。狭缝40与内存空洞MH分开地另外形成在牺牲层51上，且贯通积层体ST而到达牺牲层51。
其次，经由狭缝40而去除牺牲层36，进而，将与牺牲层36相邻且位于牺牲层36与导电膜117之间的阻挡绝缘膜114及电荷累积膜115也去除。位于牺牲层36与导电膜117之间的隧穿绝缘膜116残置。此时，选择性地去除牺牲层36，牺牲层35未去除。
其次，将源极线SL的材料37埋入至牺牲层36所在的空间中。材料37例如考虑含有硼等的掺杂多晶硅、钨等金属，但并无特别限定。由此，形成源极线SL。
其次，使用蚀刻技术，经由狭缝40将牺牲层51去除，如图4(B)所示，形成作为空腔部的狭缝50。牺牲层51在比积层体ST深的层间绝缘膜30内，相比于狭缝40朝X方向及/或Y方向更宽地形成。由此，狭缝50也在与牺牲层51相同的位置及以相同的大小而形成。也就是说，狭缝50在狭缝40及积层体ST的下方，朝相对于Z方向大致正交的X方向及/或Y方向延伸，且相比于狭缝40朝X方向及/或Y方向更宽地形成。此处，所述牺牲层51的材料也可根据与电极37的材料的蚀刻选择性而决定。例如，在栅极电极37为掺硼多晶硅的情况下，牺牲层51考虑使用非掺杂多晶硅。此时，可使用碱性溶液对牺牲层51进行选择性地蚀刻。
其次，如图4(C)所示，对狭缝40及狭缝50供给蚀刻液而将牺牲层35去除。牺牲层35例如为氮化硅膜，蚀刻液例如考虑热磷酸溶液或硫酸溶液等。以下，以使用热磷酸溶液的情况为例进行说明。使用热磷酸溶液进行的湿式蚀刻无需使用高价的真空装置，可同时处理多个半导体衬底。因此，蚀刻成本低廉，可频繁地使用。
在本实施方式中，狭缝50中不存在氮化硅膜，因此，通过热磷酸溶液的处理而从牺牲层35的氮化硅膜溶出的含有硅(Si)的化合物(以下，称为二氧化硅)朝狭缝50扩散，使狭缝50内的二氧化硅浓度提高。狭缝50使二氧化硅浓度较高的热磷酸溶液滞留，由此如图4(C)所示，包含在热磷酸溶液中的含磷二氧化硅(含磷绝缘物)52也在狭缝50的内壁析出。如图1所示，含磷二氧化硅52也在狭缝50的底面析出。也就是说，含磷二氧化硅52在层间绝缘膜30内，在Z方向的任意高度、在相对于Z方向大致垂直的方向(大致水平方向)上以层状或线状析出。
根据本实施方式，较多的含磷二氧化硅52在狭缝50的内表面析出，因此，能够使在绝缘层25析出的含磷二氧化硅52的量减少相应的量。由此，在Z方向上相邻的绝缘层25间的间隔并不太窄，在图4(C)之后的步骤中，可容易埋入字线WL的材料(例如钨)。此外，如上所述，在图1及图4(C)中，省略在绝缘层25析出的含磷二氧化硅52的图示。
其次，将作为第1导电层的字线WL的材料埋入至牺牲层35所在的位置。对于字线WL的材料，例如使用钨、氮化钛(TiN)等导电性材料。此外，字线WL也可为多个金属材料的积层。例如，也可在牺牲层35所在的位置较薄地形成氮化钛作为势垒金属，然后埋入钨。由此，在狭缝40及狭缝50内形成字线WL的导电性材料。
为了防止在Z方向上相邻的字线WL间的短路，采用蚀刻技术将狭缝40内的绝缘层25的侧面所形成的导电性材料(第1金属)去除。狭缝50内的导电性材料与在绝缘层25的侧面形成的导电性材料的去除同时被去除，但有残留在狭缝50内壁的情况。然而，即使导电性材料残留在狭缝50内，也不会对半导体存储装置1的功能造成恶劣影响。另外，当导电性材料残留在狭缝50内壁的情况下，考虑将导电性材料以与图1所示的含磷二氧化硅52相同的方式在狭缝50内壁以层状析出。狭缝50内的导电性材料与设置在积层体ST及绝缘层42下方的绝缘层42接触。
其次，将绝缘层42埋入至狭缝40及狭缝50内。对于绝缘层42，例如使用氧化硅膜等绝缘膜。由此，获得图1所示的构造。
然后，在积层体ST上形成包含位线的多层配线层(未图示)。由此，完成图1所示的半导体存储装置1。
如上，根据本实施方式，在狭缝40之下形成狭缝50。狭缝50能够使蚀刻液(热磷酸溶液)滞留，且使含磷二氧化硅52也在狭缝50的内壁析出。由此，能够使在狭缝40的绝缘层25析出的含磷二氧化硅52的量减少。结果，能够容易将字线WL的材料(例如钨)埋入至Z方向上相邻的绝缘层25间，而能够抑制字线WL的不良。另外，通过设置狭缝50，能够使积层体ST的积层数、即字线WL的积层数增大，而能够使存储容量的密度提高。
另外，能够根据材质或表面处理方法来变更含磷二氧化硅52的析出速度。例如，考虑将不想要使含磷二氧化硅52析出的狭缝40的内表面以碳材终止，将想要使含磷二氧化硅52析出的狭缝50的内表面以硅氧化物或硅氢氧化物终止。因此，也可按将狭缝50的内表面以硅氧化物或硅氢氧化物终止的方式进行表面处理。
(第2实施方式)
图5是表示第2实施方式的半导体存储装置2的构成的一例的剖视图。第2实施方式中，关于狭缝50的形状，与第1实施方式的狭缝50的形状不同。第2实施方式的狭缝50的侧面形成为凹凸状或锯齿状。由此，使狭缝50的内表面的面积增大。另外，在狭缝50内析出的含磷二氧化硅52是沿狭缝50的内表面析出。因此，第2实施方式能够使在狭缝50的内表面析出的二氧化硅的量增大，相反，能够使在绝缘层25析出的含磷二氧化硅的量进一步减少。
狭缝50的形状并未特别限定。然而，为了使在绝缘层25析出的含磷二氧化硅的量减少，优选狭缝50的内表面的面积较大。
第2实施方式的其它构成也可与第1实施方式的对应构成相同。由此，第2实施方式能够取得与第1实施方式相同的效果。
此外，第2实施方式的狭缝50的形状是通过在图3(A)的步骤中一面变更狭缝50的X方向的宽度，一面分多次反复地进行层间绝缘膜30的形成与牺牲层51的埋入而获得。然后，图3(B)以后的步骤也可与第1实施方式相同。由此，可形成第2实施方式的狭缝50。
(第3实施方式)
图6是表示第3实施方式的半导体存储装置3的构成的一例的剖视图。第3实施方式中，将狭缝50设置在半导体衬底10内，该点与第1实施方式不同。因此，含磷二氧化硅52沿半导体衬底10内的狭缝50的内表面而形成。另外，电路元件20是形成在半导体衬底10上的与形成积层体的区域不同的区域。第3实施方式的其它构成可与第1实施方式的对应构成相同。这样，狭缝50即使设置在半导体衬底10内，也不会失去本实施方式的效果。
此外，第3实施方式中，在图3(A)的步骤之前，事先使用光刻技术及蚀刻技术对半导体衬底10进行加工，且将牺牲层51埋入。图4(A)的狭缝40形成为到达半导体衬底10中的狭缝50。第2实施方式的其它步骤可与第1实施方式的对应步骤相同。由此，可形成第3实施方式的狭缝50。
第3实施方式也可与第2实施方式组合。也就是说，狭缝50的形状并未特别限定。为了使在绝缘层25析出的含磷二氧化硅的量减少，优选狭缝50的内表面的面积较大。
(第4实施方式)
图7是表示第4实施方式的半导体存储装置4的构成的一例的剖视图。第4实施方式中，将狭缝50设置在半导体衬底10内，该点与第3实施方式相同。然而，第4实施方式中，在狭缝40内部而非积层体与半导体衬底10之间设置着源极线接触插塞SC，该点与第3实施方式不同。
狭缝40与狭缝50之间的入口部54的开口宽度形成为比狭缝40的开口宽度窄，因此，源极线接触插塞SC的材料将入口部54堵塞。因此，虽含磷二氧化硅52是沿半导体衬底10内的狭缝50的内表面而形成，但狭缝50的内部成为空腔或空隙B。
对于源极线接触插塞SC，例如使用钨等导电性金属。源极线接触插塞SC的材料即使进入至狭缝50的内部也并无特别的问题。然而，如果考虑材料成本及源极线接触插塞SC与柱状部SP之间的短路等，那么优选源极线接触插塞SC的材料不进入至狭缝50内。根据本实施方式，通过使狭缝50的入口部54的开口宽度狭窄，而在源极线接触插塞SC形成时，源极线接触插塞SC的材料会自然堵塞入口部54。
这样，即使为在狭缝40内部设置着源极线接触插塞SC的形态，也可应用狭缝50。因此，第4实施方式也能够取得与第1实施方式相同的效果。
第4实施方式中，在图3(A)的步骤之前，事先使用光刻技术及蚀刻技术对半导体衬底10进行加工，且将牺牲层51埋入。图4(A)的狭缝40形成为到达半导体衬底10中的狭缝50。然而，在最初的光刻技术及蚀刻技术中，较窄地形成狭缝40且在半导体衬底10上形成较窄的入口部54，在第2次的光刻技术及蚀刻技术中，维持入口部54的宽度且扩大狭缝40的宽度。由此，可较窄地形成狭缝50的入口部54。
其次，经过参考图4(B)及图4(C)所说明的步骤。在狭缝50的内壁析出含磷二氧化硅52。
然后，在绝缘层25间埋入字线WL材料之后在狭缝40的内表面堆积氧化硅膜42，将源极线接触插塞SC的材料(例如钨)埋入至狭缝40内。此时，狭缝50的入口部54比狭缝40窄，因此，由源极线接触插塞SC的材料堵塞，狭缝50的内部保留空腔。
第4实施方式也可与第2实施方式组合。也就是说，狭缝50的形状并未特别限定。为了使在绝缘层25析出的含磷二氧化硅的量减少，优选狭缝50的内表面的面积较大。
(第5实施方式)
图8是表示第5实施方式的半导体存储装置5的构成的一例的俯视图。此外，图8中，省略了积层体ST及上部配线等的图示。另外，以虚线表示积层体的外形。
第1～第4实施方式中，狭缝50设置为闭合成箱状的空腔。相对于此，第5实施方式中，狭缝50具备沿X方向延伸的通路50a及沿Z方向延伸的孔50b。作为第1空腔区域的通路50a是设置在积层体ST的下方，且在从Z方向上方俯视下沿相对于狭缝40大致直行方向(X方向)延伸。多个通路50a在俯视下，以与Y方向平行的方式(呈条纹状)延伸。通路50a与狭缝40及孔50b连通。作为第2空腔区域的孔50b在积层体ST的外侧，形成在无电路元件20的区域。孔50b在积层体ST的外侧朝Z方向(积层方向)延伸。此外，孔50b并不限定于孔形状，只要为与通路50a连通的凹形状即可。
在通路50a的内壁，设置着作为第1绝缘物区域的含磷二氧化硅52a，在孔50b的内壁，设置着作为第2绝缘物区域的含磷二氧化硅52b。含磷二氧化硅52a在积层体ST的下方，沿通路50a朝X方向延伸。含磷二氧化硅52b在积层体ST的外侧，沿孔50b朝Z方向延伸。
图8中，含磷二氧化硅52a、52b在积层体ST的外侧局部重叠。这表示通路50a与孔50b相连。
图9是沿图8的9-9线的剖视图。积层体ST的构造可与第1～第4实施方式的积层体ST的构造相同。此外，图9中，也图示位线BL及接触插塞的构造。位线BL朝X方向延伸，且与朝X方向排列的多个柱状部SP共通地电连接。字线的配线(未图示)朝Y方向延伸，且与形成为阶梯状的字线WL个别地电连接。
在积层体ST之下，通路50a沿X方向延伸，且在积层体ST的外侧，与孔50b相连。孔50b在积层体ST的外侧，沿Z方向从通路50a延伸至积层体ST的上表面的高度为止。
如上所述，在通路50a的内壁设置着含磷二氧化硅52a，在孔50b的内壁设置着含磷二氧化硅52b。含磷二氧化硅52a在积层体ST的下方，沿通路50a朝X方向延伸。含磷二氧化硅52b在积层体ST的外侧，沿孔50b朝Z方向延伸。此外，图9中，省略了在狭缝40的内壁析出的含磷二氧化硅的图示。另外，在通路50a的中心部，也可具有由氧化硅膜42所包围的缝或空隙B。
图10是表示第5实施方式的牺牲层35的蚀刻步骤的状况的剖视图。此外，通路50a只要将图3(A)所示的牺牲层51如图8所示形成为线状的图案即可。另外，孔50b只要在狭缝40的形成步骤中与狭缝40同时形成即可。狭缝40及孔50b形成后，经由狭缝40及孔50b将通路50a的牺牲层51去除。由此，能够使用与第1实施方式相同的制造方法，形成图8及图9所示的通路50a及孔50b。
此处，如图10所示，狭缝40、通路50a及孔50b相互连通。由此，对牺牲层35利用热磷酸溶液进行湿式蚀刻时，如图10的箭头所示，热磷酸溶液可经由狭缝40、通路50a及孔50b而流动。也就是说，热磷酸溶液可经由通路50a及孔50b而排出。相反，热磷酸溶液也可从通路50a及孔50b流入而从狭缝40的上部排出。由此，如图9所示，可使含磷二氧化硅52a、52b在通路50a及孔50b析出。另外，含有二氧化硅的热磷酸溶液可从孔50b或狭缝40排出。因此，第5实施方式能够使含磷二氧化硅52的排出效率提高，而能够使狭缝40底部的绝缘层25中析出的含磷二氧化硅52的量进一步减少。另外，热磷酸溶液的流动提高，因此，狭缝40的上部与底部的含磷二氧化硅的析出量的差进一步减少。热磷酸溶液流经通路50a及孔50b，因此，狭缝50(通路50a及孔50b)本身的容积也可较小。
另外，如图8所示，通路50a朝相对于狭缝40大致直行方向延伸。由此，通路50a能够使来自狭缝40的、或朝向狭缝40的热磷酸溶液大致均匀有效率地流动。由此，能够藉由狭缝40来抑制含磷二氧化硅的析出量的不均。
第5实施方式的其它步骤可与第1实施方式的步骤相同。因此，利用热磷酸溶液去除牺牲层35，形成字线WL之后，狭缝40、通路50a及孔50b由氧化硅膜等绝缘膜填充。然后，形成接触插塞、位线BL等，由此完成图9所示的半导体存储装置5。
(第6实施方式)
图11是表示第6实施方式的半导体存储装置6的构成例的俯视图。半导体存储装置6的通路50a并非如第5实施方式中所示的沿X方向延伸且在Y方向分开的矩形状，而是整体(整面)设置在积层体ST的下方。如图11所示从Z方向上方俯视下，通路50a并无特别限定，形成为方形状。通路50a整体设置在积层体ST的下方，因此，以不使通路50a上的积层体ST陷落的方式，将柱状部53设置在通路50a内的积层体ST与层间绝缘膜30之间。柱状部53支撑积层体ST以免积层体ST陷落而堵塞通路50a。如图11所示从Z方向上方俯视下，柱状部53优选在通路50a内大致均匀地配置。
另一方面，孔50b以包围积层体ST周围的方式大致均匀地配置。将孔50b相对于积层体ST大致均匀地配置，由此，孔50b能够将热磷酸溶液从通路50a大致均匀地排出。另外，将通路50a整体设置在积层体ST的下方，因此，孔50b的配置自由度变高。
含磷二氧化硅52在热磷酸溶液接触的通路50a及孔50b的内壁析出。因此，含磷二氧化硅52整体设置在积层体ST的下方，形成为层状。另外，如图11所示，含磷二氧化硅52a也在柱状部53的侧壁析出。因此，含磷二氧化硅52a在积层体ST的下方也以柱状残置。
图12是半导体存储装置6的任意位置的XZ剖视图。然而，图12是剖视图的一例，表示将柱状部53及孔50b配置在同一直线状(例如X线上)的情况。积层体ST的构造可与第5实施方式的积层体ST的构造相同。
在积层体ST之下，通路50a在XY平面延伸，在积层体ST的外侧，与孔50b相连。孔50b在积层体ST的外侧，从通路50a沿Z方向延伸至积层体ST的上表面的高度。孔50b位于积层体ST的外侧，因此，孔50b中并未露出积层体ST的牺牲层35。由此，牺牲层35经由狭缝40而去除，但并未经由孔50b而蚀刻。
如上所述，在通路50a的内壁设置着含磷二氧化硅52a，在孔50b的内壁，设置着与含磷二氧化硅52a相同材料的含磷二氧化硅52b。进而，有含磷二氧化硅52a也在柱状部53的侧壁析出的情况。含磷二氧化硅52a在积层体ST的下方，沿通路50a在XY平面延伸。含磷二氧化硅52b在积层体ST的外侧，沿孔50b朝Z方向延伸。此外，图12中，省略了在狭缝40的内壁析出的含磷二氧化硅的图示。
第6实施方式的牺牲层35的蚀刻步骤的状况如参考图10所作的说明。然而，在图12的通路50a中设置着柱状部53，热磷酸溶液流过柱状部53的周围且经由孔50b或狭缝40排出。因此，在柱状部53的侧面也析出含磷二氧化硅52a。
第6实施方式的通路50a只要将图3(A)所示的牺牲层51如图11所示的50a般形成在积层体ST整体的下部及其周围即可。此外，在柱状部53的形成区域未形成牺牲层51。另外，孔50b只要在狭缝40的形成步骤中与狭缝40同时形成即可。在狭缝40及孔50b形成后，经由狭缝40及孔50b而去除通路50a的牺牲层51。由此，能够使用与第1实施方式相同的制造方法，形成图11及图12所示的通路50a及孔50b。
在图11所示的俯视图中，柱状部53只要大致均匀地分散配置在狭缝40及孔50b以外的区域即可，未必要整齐排列配置。另外，在柱状部53与狭缝40或/及孔50b分别局部重叠的情况下，只要具有能供热磷酸溶液流通的开口即可。
(变化例1)
图13是表示第5实施方式的变化例1的半导体存储装置的构成例的俯视图。在变化例1中，将狭缝40的平面布局配置成错位状，该点与第5实施方式不同。换句话说，狭缝40的平面布局并非在X及Y方向上连续而是断续地配置。变化例1的其它构成可与第5实施方式相同。因此，通路50a、孔50b、含磷二氧化硅52a、52b的构成可与第5实施方式的情况相同。第5实施方式对于此种错位配置的狭缝40也可应用。
(变化例2)
图14是表示第5实施方式的变化例2的半导体存储装置的构成例的俯视图。变化例2中，孔50b的平面布局与狭缝40同样地在Y方向连续地延伸，该点与第5实施方式不同。也就是说，孔50b是在Y方向延伸的槽。变化例2的其它构成可与第5实施方式相同。通过使孔50b连续地形成为细长形状，能够使含磷二氧化硅52的排出效率进一步提高。
(变化例3)
图15是表示第6实施方式的变化例3的半导体存储装置的构成例的俯视图。变化例3中，将狭缝40的平面布局配置成错位状，该点与第6实施方式不同。换句话说，狭缝40的平面布局并非在X及Y方向上连续而是断续地配置。变化例3的其它构成可与第6实施方式相同。因此，通路50a、孔50b、含磷二氧化硅52a、52b的构成可与第6实施方式的情况相同。第6实施方式对于此种错位配置的狭缝40也可应用。
(变化例4)
图16是表示第6实施方式的变化例4的半导体存储装置的构成例的俯视图。变化例4中，将孔50b的平面布局以在积层体ST的周围连续包围的方式而设置，该点与第6实施方式不同。变化例4的其它构成可与第6实施方式相同。通过将孔50b连续地设置在积层体ST的周围，能够使含磷二氧化硅52的排出效率进一步提高。
所述第5、第6实施方式以及变化例1～4的狭缝50是设置在层间绝缘膜30内。然而，狭缝50也可如第3及第4实施方式般设置在半导体衬底10。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并未意图限定发明的范围。这些实施方式能够以其它各种方式实施，且可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围及主旨中，同样地包含在权利要求书所记载的发明及其均等的范围内。

Claims (7)

1.一种半导体存储装置，具备：
衬底；
积层体，设置在所述衬底上，将第1导电层与第1绝缘层在第1方向上交替积层而成；
柱状部，在所述积层体内沿所述第1方向延伸且具有存储膜；
绝缘部件，在与所述积层体内的所述柱状部不同的位置沿所述第1方向延伸；以及
含磷绝缘物，设置在所述积层体及所述绝缘部件的下方。
2.根据权利要求1所述的半导体存储装置，其中
所述含磷绝缘物在形成在所述衬底或所述衬底与所述积层体之间的层间绝缘层内，以层状或线状设置在所述第1方向的某高度。
3.根据权利要求1或2所述的半导体存储装置，其中所述含磷绝缘物是含有磷的硅氧化物。
4.根据权利要求1或2所述的半导体存储装置，其中
所述含磷绝缘物具备：第1绝缘物区域，在所述积层体的下方朝相对于所述第1方向大致正交的方向延伸；以及第2绝缘物区域，在所述积层体的外侧沿所述第1方向延伸且与所述第1绝缘物区域连接。
5.根据权利要求4所述的半导体存储装置，其中
所述含磷绝缘物在所述积层体的下方设置成柱状。
6.根据权利要求2所述的半导体存储装置，其还具备空隙，
所述空隙由层状或箱状的所述含磷绝缘物包围。
7.一种半导体存储装置的制造方法，具备：
在衬底上将第1绝缘层与牺牲层在第1方向上交替积层而形成积层体；
在所述积层体内形成沿所述第1方向延伸且具有存储膜的柱状部，
在与所述积层体内的所述柱状部不同的位置沿所述第1方向形成狭缝，
在所述狭缝及所述积层体的下方形成朝相对于所述积层体的积层方向大致正交的方向延伸的空腔部；
对所述狭缝及所述空腔部供给蚀刻液而去除所述牺牲层；以及
在所述牺牲层所在的位置形成第1导电层。
CN201811587250.4A 2018-08-21 2018-12-25 半导体存储装置及其制造方法 Active CN110854124B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-154947 2018-08-21
JP2018154947A JP2020031113A (ja) 2018-08-21 2018-08-21 半導体記憶装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN110854124A true CN110854124A (zh) 2020-02-28
CN110854124B CN110854124B (zh) 2023-11-24

Family

ID=69586386

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811587250.4A Active CN110854124B (zh) 2018-08-21 2018-12-25 半导体存储装置及其制造方法

Country Status (3)

Country Link
US (1) US11145670B2 (zh)
JP (1) JP2020031113A (zh)
CN (1) CN110854124B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102679565B1 (ko) 2019-07-08 2024-07-01 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
JP7500332B2 (ja) * 2020-08-05 2024-06-17 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2024087306A (ja) * 2022-12-19 2024-07-01 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120213006A1 (en) * 2011-02-21 2012-08-23 Kabushiki Kaisha Toshiba Semiconductor storage device and manufacturing method of semiconductor storage device
CN104835824A (zh) * 2014-02-06 2015-08-12 株式会社东芝 半导体存储装置及其制造方法
CN105977257A (zh) * 2015-03-11 2016-09-28 爱思开海力士有限公司 半导体器件及其制造方法
CN106531738A (zh) * 2015-09-09 2017-03-22 株式会社东芝 半导体存储装置及其制造方法
CN107204337A (zh) * 2016-03-18 2017-09-26 东芝存储器株式会社 半导体存储装置及其制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4691124B2 (ja) 2008-03-14 2011-06-01 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101137929B1 (ko) * 2010-05-31 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101778287B1 (ko) 2010-08-30 2017-09-14 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US9773803B2 (en) 2014-09-08 2017-09-26 Toshiba Memory Corporation Non-volatile memory device and method of manufacturing same
KR102449571B1 (ko) * 2015-08-07 2022-10-04 삼성전자주식회사 반도체 장치
US10109641B2 (en) 2015-08-10 2018-10-23 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
JP2017103328A (ja) 2015-12-01 2017-06-08 株式会社東芝 半導体装置及びその製造方法
KR102566770B1 (ko) 2016-07-27 2023-08-16 삼성전자주식회사 반도체 장치의 제조 방법
JP2018041907A (ja) 2016-09-09 2018-03-15 東芝メモリ株式会社 半導体装置及びその製造方法
KR102545165B1 (ko) 2016-09-23 2023-06-19 삼성전자주식회사 반도체 소자의 제조 방법
KR102686930B1 (ko) * 2016-12-19 2024-07-19 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP2019046918A (ja) 2017-08-31 2019-03-22 東芝メモリ株式会社 記憶装置及び記憶装置の製造方法
KR102682342B1 (ko) * 2018-05-23 2024-07-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102577427B1 (ko) * 2018-05-28 2023-09-15 에스케이하이닉스 주식회사 반도체 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120213006A1 (en) * 2011-02-21 2012-08-23 Kabushiki Kaisha Toshiba Semiconductor storage device and manufacturing method of semiconductor storage device
CN104835824A (zh) * 2014-02-06 2015-08-12 株式会社东芝 半导体存储装置及其制造方法
CN105977257A (zh) * 2015-03-11 2016-09-28 爱思开海力士有限公司 半导体器件及其制造方法
CN106531738A (zh) * 2015-09-09 2017-03-22 株式会社东芝 半导体存储装置及其制造方法
CN107204337A (zh) * 2016-03-18 2017-09-26 东芝存储器株式会社 半导体存储装置及其制造方法

Also Published As

Publication number Publication date
US20200066751A1 (en) 2020-02-27
CN110854124B (zh) 2023-11-24
JP2020031113A (ja) 2020-02-27
US11145670B2 (en) 2021-10-12

Similar Documents

Publication Publication Date Title
CN107180835B (zh) 半导体存储装置
JP5279403B2 (ja) 不揮発性半導体記憶装置及びその製造方法
CN106469735B (zh) 半导体装置及半导体装置的制造方法
CN107170745B (zh) 半导体装置及其制造方法
US9812461B2 (en) Honeycomb cell structure three-dimensional non-volatile memory device
KR102108879B1 (ko) 수직형 메모리 장치 및 그 제조 방법
JP5364336B2 (ja) 半導体記憶装置
CN110277395B (zh) 存储装置
US8592890B2 (en) Semiconductor memory device and method for manufacturing same
US8405141B2 (en) Nonvolatile semiconductor memory device and method for manufacturing same
US7989880B2 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
CN107833888B (zh) 半导体装置及其制造方法
JP5551132B2 (ja) 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
CN109119426B (zh) 3d存储器件
JP2012009701A (ja) 不揮発性半導体記憶装置
JP2013065636A (ja) 不揮発性半導体記憶装置およびその製造方法
CN107403803B (zh) 三维半导体器件及其制造方法
CN109712986B (zh) 3d存储器件及其制造方法
JP2018160529A (ja) 記憶装置
CN110854124B (zh) 半导体存储装置及其制造方法
JP2013098391A (ja) 不揮発性半導体記憶装置
JP2019050268A (ja) 記憶装置
US10381081B2 (en) Three dimensional memory device with multiple stacked electrode layers
JP2015095650A (ja) 不揮発性半導体記憶装置
JP2019057592A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: Tokyo

Applicant after: Kaixia Co.,Ltd.

Address before: Tokyo

Applicant before: TOSHIBA MEMORY Corp.

GR01 Patent grant
GR01 Patent grant