JP2018041907A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2018041907A
JP2018041907A JP2016176672A JP2016176672A JP2018041907A JP 2018041907 A JP2018041907 A JP 2018041907A JP 2016176672 A JP2016176672 A JP 2016176672A JP 2016176672 A JP2016176672 A JP 2016176672A JP 2018041907 A JP2018041907 A JP 2018041907A
Authority
JP
Japan
Prior art keywords
layer
semiconductor layer
semiconductor
semiconductor device
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016176672A
Other languages
English (en)
Inventor
明生 金子
Akio Kaneko
明生 金子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2016176672A priority Critical patent/JP2018041907A/ja
Priority to US15/422,313 priority patent/US9929178B1/en
Priority to US15/908,921 priority patent/US10312257B2/en
Publication of JP2018041907A publication Critical patent/JP2018041907A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】チャネル領域をより効率的に結晶化させた半導体装置及びその製造方法を提供する。【解決手段】実施形態の半導体装置の製造方法は、金属層上に第１半導体層を形成し、前記第１半導体層上に、交互に積層された第１層と第２層とを含む積層体を形成し、前記積層体の上面から前記第１半導体層に貫くメモリホールを形成して前記第１半導体層を露出させ、前記メモリホールの内壁を覆う第１絶縁層を形成し、前記メモリホール内において前記第１絶縁層を覆い、前記第１半導体層に電気的に接続された第２半導体層を形成し、前記第２半導体層形成後に、アニールを行なう。【選択図】図５

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
メモリデバイスにおけるコントロールゲートとして機能する電極層と、絶縁層とを交互
に複数積層した積層体にメモリホールを形成し、そのメモリホールの内壁に電荷蓄積層を
形成した後、メモリホール内にシリコンを設けることでメモリセルを３次元配列する技術
が知られている。
特開２０１４‐１７５３４８号公報
本実施形態が解決しようとする課題は、チャネル領域をより効率的に結晶化させた半導
体装置及びその製造方法を提供する。
実施形態の半導体装置の製造方法は、金属層上に第１半導体層を形成し、前記第１半導
体層上に、交互に積層された第１層と第２層とを含む積層体を形成し、前記積層体の上面
から前記第１半導体層に貫くメモリホールを形成して前記第１半導体層を露出させ、前記
メモリホールの内壁を覆う第１絶縁層を形成し、前記メモリホール内において前記第１絶
縁層を覆い、前記第１半導体層に電気的に接続された第２半導体層を形成し、前記第２半
導体層形成後に、アニールを行なう。
第１及び第２の実施形態に係る半導体装置のメモリセル部を説明する図。 第１の実施形態に半導体装置のメモリセル部を説明する断面図。 第１の実施形態に係る半導体装置の製造方法を説明する図。 第１の実施形態に係る半導体装置の製造方法を説明する図。 第１の実施形態に係る半導体装置の製造方法を説明する図。 第１の実施形態に係る半導体装置の製造方法を説明する図。 第１の実施形態に係る半導体装置の製造方法を説明する図。 第１の実施形態に係る半導体装置の製造方法を説明する図。 第１の実施形態に係る半導体装置の製造方法を説明する図。 変形例に係る半導体装置の製造方法を説明する図。 第２の実施形態に係る半導体装置のメモリセル部を説明する断面図。 第２の実施形態に係る半導体装置の製造方法を説明する図。 第２の実施形態に係る半導体装置の製造方法を説明する図。
以下、発明を実施するための実施形態について説明する。
（第１の実施形態）
第１の実施形態に係る半導体装置について図１乃至図１０を参照して説明する。
なお、以下の図面の記載において、同一な部分には同一の符号で表している。ただし、
図面は厚さと平面寸法との関係、比率等は現実のものとは異なり、模式的なものである。
実施形態に係る半導体装置は、例えば、ＮＡＮＤ型不揮発性記憶装置であり、３次元配
置されたメモリセルを含むメモリセル部ＭＣＰを備える。図１は、半導体装置１のメモリ
セル部ＭＣＰを示す斜視図である。なお、図１では、ビット線ＢＬと積層体１００との間
に設けられる絶縁層を省略している。
本明細書においては、説明の便宜上、ＸＹＺ直交座標系を用いる。この座標系において
は、絶縁層１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ
方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。複数の
電極層５０はＺ方向に積層され、Ｘ方向に延在している。
図１に示すメモリセル部ＭＣＰは、図示しない基板上に絶縁層１０、ソース線２０及び
ソース層３０を介して設けられる積層体１００、及び、Ｚ方向に積層体１００を貫く柱状
部ＣＬを含む。積層体１００は、Ｚ方向に積層された複数の電極層５０を含む。Ｚ方向に
おいて隣接する電極層５０の間には、絶縁層４０が設けられる。電極層５０は、メモリセ
ルの制御ゲート、すなわち、ワード線として機能する。なお、積層体１００のうち最上段
の電極層５０を電極層５０ａとし、最下段の電極層５０を電極層５０ｂとする。
図１に示すように、積層体１００は、ソース層３０上においてＹ方向に並べて配置され
る。隣接する積層体１００の間には、絶縁層６０が設けられる。柱状部ＣＬは、半導体層
７０を含み、半導体層７０は、コンタクトプラグＣｂを介してビット線ＢＬに電気的に接
続される。また、半導体層７０は、ソース層３０に電気的に接続される（図２（ａ）参照
）。
次に、図２（ａ）、（ｂ）を参照して、メモリセル部ＭＣＰの構造を詳細に説明する。
図２（ａ）は、メモリセル部ＭＣＰのＹ−Ｚ平面に沿った模式断面図である。図２（ｂ）
は、図２（ａ）中の破線部に示すメモリセルＭＣを示す模式断面図である。
図２（ａ）に示すように、絶縁層１０の上にソース線２０、ソース線２０上にソース層
３０が設けられる。ソース線２０は、絶縁層１０に接し、例えばタングステン、タンタル
などの高融点金属を含む。また、ソース線２０は、例えば、窒化タングステン（ＷＮ）、
タングステンシリサイド（ＷＳｉ）などの金属化合物であっても良い。なお、ソース線２
０の位置は特に限定されず、ソース層３０上でも良い。
ソース層３０は、例えば、Ｎ形半導体層であり、第１部分３１と、第２部分３３と、を
含む。第１部分３１は、ソース線２０と第２部分３３との間に位置する。第１部分３１は
、例えば、不純物濃度が１ｅ１８〜１ｅ２１/ｃｍ３の結晶化シリコン層である。第２部
分３３は、例えば、不純物濃度が１ｅ１５〜１ｅ１９/ｃｍ３の結晶化シリコン層であり
、第１部分３１よりも低濃度のＮ形不純物を含む。なお、結晶化シリコン層は単結晶であ
り結晶粒径の大きなポリシリコンを含んでも良く、以降も同様のこととして扱う。
なお、ソース層３０は、上記の例に限定される訳ではない。ソース層３０は、例えば、
Ｎ形不純物を均一に含む半導体層であっても良い。ソース層３０は、例えば、Ｐ形半導体
層であっても良い。その場合、第２部分３３は、第１部分３１よりも低濃度のＰ形不純物
を含む。
図２（ａ）に示すように、柱状部ＣＬは、Ｚ方向に延在し、絶縁層４０及び電極層５０
を貫くように設けられる。絶縁層６０は、隣接する積層体１００の間に設けられる。なお
、絶縁層６０内にコンタクトプラグとなる電極層６５を設けても良い。
柱状部ＣＬは、半導体層７０と、コア７５と、絶縁層８０と、を含む。コア７５は、例
えば、酸化シリコンであり、柱状部ＣＬ中をＺ方向に延在する。半導体層７０は、第１半
導体層７１と第２半導体層７３とを含み、Ｚ方向に延在する。半導体層７０は、例えば、
結晶化シリコン層であり、コア７５を囲むように設けられる。絶縁層８０は、半導体層７
０の外周を囲むように設けられる。すなわち、半導体層７０は、コア７５と絶縁層８０と
の間に位置する。第１半導体層７１は絶縁層８０に接し、第２半導体層７３はコア７５に
接する。
図２（ａ）に示すように、積層体１００に含まれる複数の電極層のうちの最下層である
電極層５０ｂを柱状部ＣＬが貫く部分には、ソース側選択トランジスタＳＴＳが設けられ
る。半導体層７０は、選択トランジスタＳＴＳのチャネルとして機能し、電極層５０ｂは
、ソース側選択ゲートとして機能する。絶縁層８０は、電極層５０ｂと半導体層７０との
間に位置する部分において、選択トランジスタＳＴＳのゲート絶縁層として機能する。
柱状部ＣＬが複数の電極層５０のうちの最上層である電極層５０ａ（図１参照）を貫く
部分には、図示しないドレイン側選択トランジスタＳＴＤが設けられる。電極層５０ａは
、ドレイン側選択ゲートとして機能する。電極層５０ａと電極層５０ｂとの間に位置する
電極層５０には複数のメモリセルＭＣが設けられる。電極層５０と接する絶縁層８０はゲ
ート絶縁層として機能し、メモリセルＭＣ中の半導体層７０はチャネルとして機能する。
図２（ｂ）に示すように、絶縁層８０は、例えば、第１層８１と第２層８３と第３層８
５とを含む。第１層８１、第２層８３及び第３層８５は、それぞれ半導体層７０に沿って
Ｚ方向に延在する。第２層８３は、第１層８１と第３層８５との間に位置する。第１層８
１は、電極層５０と第２層８３との間に位置する。第３層８５は、半導体層７０と第２層
８３との間に位置する。第１層８１及び第３層８５は、例えば、酸化シリコン層であり、
第２層８３は、例えば、窒化シリコン層である。
絶縁層８０は、電極層５０と半導体層７０との間に位置する部分に、電荷蓄積層を有す
る。例えば、電極層５０と半導体層７０との間に印加されるバイアスにより半導体層７０
から絶縁層８０に電荷が注入される。そして、注入された電荷は、第１層８１と第２層８
３との間の界面準位、もしくは、第２層８３と第３層８５との間の界面準位にトラップさ
れる。また、これらの界面準位にトラップされた電荷は、電極層５０と半導体層７０との
間に印加される逆バイアスにより半導体層７０へ放出される。これにより、メモリセルＭ
Ｃへのデータ書き込み及びデータ消去が実施される。なお、上記の例とは別に、絶縁層８
０は、電極層５０と半導体層７０との間に位置する部分に浮遊ゲートとなる導電体を含ん
でも良い。
本実施形態において、ソース層３０及び半導体層７０はアモルファスシリコン層がＭＩ
ＬＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｉｚａｔｉｏｎ）
法によって結晶化している。詳細は後述するが、ＭＩＬＣ法は金属触媒を用いたアニール
によって結晶粒径の大きなポリシリコン及び単結晶を形成する方法である。以降、本明細
書においては結晶化により単結晶が形成される。ただし、部分的に結晶粒径の大きなポリ
シリコンを含んでいても良い。
ソース層３０及び半導体層７０が結晶化することによって、ソース層３０及び半導体層
７０の抵抗を下げることが可能になる。これにより例えば３次元配列のメモリセルにおい
て電極層５０の積層数が大きくなることでチャネル全体が長くなり、抵抗が増え、読み書
き速度が遅くなるといった問題を回避することが可能になる。
次に、本実施形態の半導体装置１の製造方法について説明する。
以下、実施形態に係る半導体装置１の製造方法を図３乃至図９を参照して説明する。
図３（ａ）に示すように、絶縁層１０上に例えばタングステン等の金属を含むソース線
２０を形成し、ソース線２０上に金属層２５を成膜する。絶縁層１０は、例えば、ＴＥＯ
Ｓ−ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて形成され
る酸化シリコン層である。金属層２５は、例えばニッケル、コバルト、パラジウム、金、
銅等を含む。
次に、ソース層３０ａを成膜する。ソース層３０ａは例えばＣを用いて形成されるアモ
ルファスシリコン層である。ソース層３０ａの上面側に、Ｎ形不純物であるリン（Ｐ）を
イオン注入しＮ形不純物であるリンがドーピングされる。第２部分３３ａは、ソース層３
０の上面側に位置し、第１部分３１ａよりも低濃度のＮ形不純物を含む。なお、Ｎ形不純
物のドーピング方法は特に限定されない。
図３（ｂ）に示すように、ソース層３０ａの上に積層体１００ａを形成する。積層体１
００ａは、例えば、Ｚ方向に交互に積層された絶縁層４０及び４５を含む。絶縁層４０は
、例えば、ＣＶＤを用いて形成される酸化シリコン層である。絶縁層４５は、例えば、Ｃ
ＶＤを用いて形成される窒化シリコン層である。絶縁層４５には、所定のエッチング条件
により絶縁層４０に対して選択的に除去できる材料を用いる。
図４（ａ）に示すように、積層体１００ａの上面からソース層３０ａに至るメモリホー
ルＭＨを形成する。メモリホールＭＨは、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ）を用いて絶縁層４０及び４５を選択的に除去することにより形成される
。メモリホールＭＨは、例えば、ソース層３０ａのエッチング速度が絶縁層４０及び４５
のエッチング速度よりも遅いエッチング条件を用いて除去される。すなわち、ソース層３
０ａは、エッチングストップ層として機能する。
図４（ｂ）に示すようにメモリホールＭＨの内面を覆う絶縁層８０及び第１半導体層７
１ａを形成する。絶縁層８０は、例えば、ＣＶＤを用いてメモリホールＭＨの内面上に形
成される。絶縁層８０は、例えば、酸化シリコン層、窒化シリコン層及び酸化シリコン層
を順に積層した構造を有する。第１半導体層７１ａは、例えば、アモルファスシリコン層
であり、ＣＶＤを用いて絶縁層８０上に形成される。第１半導体層７１ａは、メモリホー
ルＭＨの内部に第２半導体層７３ａ及びコア７５を形成する空間（図２（ａ）参照）を残
す厚さに形成される。
図４（ｃ）に示すように、メモリホールＭＨの底面に形成された第１半導体層７１ａの
一部及び絶縁層８０の一部を選択的に除去する。第１半導体層７１ａの一部及び絶縁層８
０の一部は、例えば、異方性ＲＩＥを用いて除去される。
図５（ａ）に示すように、メモリホールＭＨの内面を覆う第２半導体層７３ａを形成す
る。第２半導体層７３ａは、例えば、アモルファスシリコン層であり、ＣＶＤを用いて形
成される。第２半導体層７３ａは、メモリホールＭＨの内壁上に形成された第１半導体層
７１ａを覆い、メモリホールＭＨの底面においてソース層３０ａに電気的に接続される。
さらに、コア７５を形成し、メモリホールＭＨの内部を埋め込む。コア７５は、例えば、
ＣＶＤを用いて形成される酸化シリコンを含む。以上のようにしてメモリホールＭＨが形
成される。なお、第１半導体層７１ａ及び第２半導体層７３ａを合わせて半導体層７０ａ
とする。
次に、形成したメモリホールＭＨ上及び積層体１００ａ最表面に犠牲層となる例えばシ
リコン酸化膜等を含む絶縁膜４０ａを形成する（図５（ｂ））。なお、絶縁膜４０ａは後
に除去される。
図５（ｃ）に示すように、例えば５００〜７５０℃でアニールを行う。これにより、金
属層２５を触媒としてソース層３０ａ及び半導体層７０ａのアモルファスシリコン層のＭ
ＩＬＣ結晶化が進行する。金属膜２５がソース層３０ａ及び半導体層７０ａを拡散してい
く過程でソース層３０ａ及び半導体層７０ａのアモルファスシリコン層のＳｉ−Ｓｉ結合
が再配列し、金属膜２５が通過した領域が結晶化する。なお、金属層２５の拡散はＺ方向
に下層側から上層側に進む。つまり、始めに第１部分３１ａの結晶化が行われ、次に第２
部分３３ａの結晶化が行われる。これにより、第１部分３１ａはアモルファスシリコン層
から結晶化シリコン層を有する第１部分３１となり、第２部分３３ａはアモルファスシリ
コン層から結晶化シリコン層を有する第２部分３３となる。なお、これらの結晶化シリコ
ン層は、結晶化され単結晶または結晶粒径の大きいポリシリコンが形成されている。
金属層２５上昇拡散が進むにつれて、続いて半導体層７０ａが結晶化する。この時半導
体層７０ａは、前過程で結晶化した結晶化シリコン層を有するソース層３０と結晶方位を
揃えて結晶化する。これにより、半導体層７０ａは結晶化シリコン層を有する半導体層７
０になる。
この時上述したように、半導体層７０は単結晶となるが、多結晶を含んでいても良い。
換言すると、半導体層７０のうち、電気的に接続された少なくとも２つのメモリセルＭＣ
（例えば最上段及び最下段の電極層５０に隣接したメモリセル）のチャネル（半導体層７
０）はそれぞれ単結晶となる。ただし、メモリセルは最上段及び最下段のメモリセルに限
定されない。
なお、本実施形態において、金属層２５をＺ方向の下層側から上層側に拡散させるため
、上層側から拡散させる場合と比較しても下層ほど結晶粒径が大きく、大きさが揃いやす
くなる。なお、結晶粒径とは、Ｚ方向に対する最大縦幅のことを指す。この時、例えば半
導体層７０はその膜厚（絶縁層８０とコア７５との間の寸法）以上の結晶粒径を有する。
つまり半導体層７０においては、結晶粒径の平均が上層と比較して下層ほど大きくなる。
なお、結晶粒径の平均は、例えば半導体層７０のＺ-Ｙ断面における単位面積中に含まれ
る結晶の結晶粒径の平均値のことをいう。また、単位面積とは少なくとも複数個の結晶を
含む面積とする。
５００〜７５０℃でさらにアニールを続けると、図６（ａ）に示すよう金属層２５が最
表面の絶縁膜４０ａと積層体１００ａとの間に偏析する。より具体的には、第２半導体層
７３と絶縁膜４０ａとの境界に偏析する。
次に図６（ｂ）に示すように、ＣＭＰ法やドライエッチング等により、絶縁膜４０ａを
剥離する。さらに、メモリホールＭＨの上層に不純物を注入しても良い。
図７（ａ）に示すように、積層体１００ａを複数の部分に分割するスリットＳＴを形成
する。スリットＳＴは、例えば、異方性ＲＩＥを用いて積層体１００ａの上面からソース
層３０に至る深さに形成される。スリットＳＴはＸ方向に延在し、積層体１００ａを積層
体１００となる複数の部分に分割する。
図７（ｂ）に示すように、スリットＳＴを介して絶縁層４５を選択的に除去する。絶縁
層４５は、例えば、スリットＳＴを介してエッチング液を供給することにより選択的にエ
ッチングされる。絶縁層４５が窒化シリコン層であり、絶縁層４０が酸化シリコン層であ
る場合には、エッチング液として熱燐酸を用いることにより、絶縁層４０を残して絶縁層
４５を選択的に除去することができる。なお、ソース層３０には、絶縁層４５のエッチン
グ液に耐性を有する材料を用いる。
図８（ａ）に示すように、絶縁層４５を除去した後のスペース４５ｓに金属層５５を形
成する。金属層５５は、例えば、ＣＶＤを用いて形成されたタングステン層である。ＣＶ
Ｄの原料ガスは、スリットＳＴを介して供給される。
図８（ｂ）に示すように、スリットＳＴの内面を覆う金属層５５の一部を除去し、電極
層５０を形成する。これにより、複数の電極層５０を含む積層体１００（図１参照）が完
成する。Ｚ方向において隣接する電極層５０は、絶縁層４０により電気的に絶縁される。
図９（ａ）に示すように、スリットＳＴ内に絶縁層６０を形成する。絶縁層６０は、例
えば、ＣＶＤを用いて形成される酸化シリコン層であり、Ｙ方向において隣接する積層体
１００の間を電気的に絶縁する（図１参照）。さらに、積層体１００の上に層間絶縁層（
図示しない）を介してビット線ＢＬを形成し、メモリセル部ＭＣＰを完成させる。また、
図２に示すように絶縁層６０内に例えばタングステン層等を含む電極層６５を形成し、コ
ンタクトプラグとしても良い。
このようにして本実施形態の半導体装置１のメモリセル部ＭＣＰが完成する。
上記の製造方法において、積層体１００下部にあらかじめ金属層２５を形成し、アニー
ルすることによって金属が上層に移動し、金属を触媒として結晶化し、単結晶または結晶
粒径の大きなポリシリコンである結晶化シリコン層を有するソース層３０及び半導体層７
０を形成することが可能になる。結晶化シリコン層を有することにより、チャネルの抵抗
が減少する。したがって、たとえば３次元配列の半導体装置等において電極層を多く積層
した場合に、抵抗が大きくなり読み書きの速度が遅くなるという問題を回避できる。
さらには、あらかじめ金属層２５を半導体装置の上層ではなく、例えばソース層３０と
ソース線２０との間に形成することにより、金属層が上層側に移動し、最表面（最上層）
に位置する絶縁層に偏析する。偏析した金属層は後に除去されるため、金属層を半導体装
置の上層に形成する場合と比較して、ソース層及び半導体層内に金属が残らない。したが
って、半導体層内に金属が残ることにより、メモリセルの寄生抵抗のばらつき、オフ電源
上昇、後工程での金属拡散によるトンネル膜の信頼性劣化等のセルトランジスタ特性の悪
化を引き起こす可能性が低減される。
なお、本実施形態の半導体装置は図９（ｂ）に示すように、例えばソース線２０とソー
ス層３０との間（Ａ）、ソース層３０のうち第２部分３３と絶縁層４０との間等のＳｉＯ
２／Ｓｉ界面（Ｂ）、及びメモリホールＭＨ内（Ｃ）の少なくともいずれかには上述した
トランジスタ特性の悪化が危惧されない程度に金属層２５の一部が残ることがある。この
場合、残存した金属の濃度はＺ方向において上層側よりも下層側のほうが高い。
以下、第１の実施形態に係る半導体装置の製造方法の変形例について図１０を用いて説
明する。
変形例に係る半導体装置の製造方法は、第１の実施形態と比較してアニール前の金属層
の形成位置が異なる。
図１０（ａ）に示すように、例えばソース層３０ａの第１部分３１aと第２部分３３ａ
との間に金属層２５を設ける。この場合、アニール時に金属層２５はＺ方向の上層側に移
動するため、第２部分３３ａ及び半導体層７０ａが結晶化する。第１部分３１ａはポリシ
リコン層となる。なお、アニール時の温度やその他の条件は第１の実施形態と同様である
。
一方で、図１０（ｂ）に示すように、ソース層３０ａと積層体最下段の絶縁層４０との
間に金属層２５を形成することも可能である。この場合、ソース層３０ａは例えばポリシ
リコン層となる。
以上のように、メモリセル部ＭＣＰにおいて結晶化したい領域を考慮し金属層２５の形
成する位置を変化させても良い。つまり、抵抗を低減させたい領域の下部に金属層２５を
設ければよい。
なお、変形例において、金属層２５を形成する位置が異なるが、その他の製造方法及び
効果については第１の実施形態と同様である。
変形例に係る半導体装置の製造方法によれば、結晶化したい領域のみを選択的に結晶化
することが可能になる。よって広範囲に金属層が残る虞を低減できる。
（第２の実施形態）
以下、第２の実施形態について図１１乃至図１３を用いて説明する。
第２の実施形態に係る半導体装置１は、第１の実施形態と比較して、メモリホールＭＨ
の下部領域に第３半導体層９０を有する点で異なる。つまり、半導体層７０とソース層３
０との間は第３半導体層９０となる。なお、第１の実施形態と同様な部分はその説明を省
略する。
図１１は第２の実施形態に係る半導体装置１のメモリセル部ＭＣＰを示す模式断面図で
ある。図１１に示すように、本実施形態のメモリセル部ＭＣＰはメモリホールＭＨ下部に
結晶化された第３半導体層９０を有する。第３半導体層９０は例えば単結晶であるが、多
結晶を含んでいても良い。第３半導体層９０は例えばＺ方向においてソース層３０に達す
るように形成されている。なお、その他の構造は第１の実施形態と同様である。
第３半導体層９０は、例えば、結晶化シリコン層であり、たとえばソース層３０と同じ
不純物を含む。第３半導体層９０の濃度は特に限定されない。
本実施形態では、第３半導体層９０が形成された電極層（例えば５０ｂ）には絶縁層８
０や半導体層７０がなく、閾値が変動しないため信頼性を向上できる。この時第３半導体
層９０の不純物濃度が低い場合に、第３半導体層９０に接する電極層５０ｂをトランジス
タとして使用する。
次に、本実施形態の半導体装置１の製造方法について図１２乃至図１３を用いて説明す
る。
初めに、絶縁層１０上に金属層２５を含む積層体１００ａを形成し、エッチング等によ
ってメモリホールＭＨを形成する（図３及び図４（ａ）参照）。
図１２（ａ）に示すように、メモリホールＭＨ内に第３半導体層９０ａを形成する。こ
の時、第３半導体層は例えば、アモルファスシリコン層である。
次に、図１２（ｂ）に示すように、例えばＲＩＥによってメモリホールＭＨ下部を除い
た第３半導体層９０ａを除去する。
図１２（ｃ）に示すように、第１の実施形態と同様な方法でメモリホールＭＨ内の第３
半導体層９０ａ上に絶縁層８０、半導体層７０、及びコア７５を形成し、最表面に絶縁層
４０ａを形成する（図４（ｂ）乃至図５（ｂ）参照）。
次に、図１３（ａ）に示すように、例えば５００〜７５０℃でアニールを行う。アニー
ルによって金属層２５がＺ方向の上層側に移動しながら、金属を触媒としてアモルファス
シリコン層を結晶化する。よって、ソース層３０ａ、第３半導体層９０ａ、半導体層７０
ａの順に結晶化し、ソース層３０、第３半導体層９０、及び半導体層７０は例えば結晶化
シリコン層となる。なお、結晶化シリコン層は単結晶であり、また、結晶粒径の大きなポ
リシリコンを含んでも良い。
上記の設定温度でさらにアニールを続けると、図１３（ｂ）に示すように最表面の絶縁
膜４０ａと積層体１００ａの境界に金属層２５が偏析する。第１の実施形態同様にしてド
ライエッチング等により金属層２５を除去し、最後にスリットＳＴを形成し本実施形態に
係る半導体装置１が完成する。
本実施形態に係る半導体装置によれば、第１の実施形態と同様な効果を有し、さらには
メモリホールの下部に半導体層を設けることで、積層体下段の導電層と接するメモリホー
ル内には絶縁層（電荷蓄積層）を設けることがない。よって閾値変動を抑制でき、より信
頼性が向上した半導体装置を製造することが可能になる。
なお、第２の実施形態においても、第１の実施形態で示した変形例を適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その
他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の
省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や
要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる
。
１・・・半導体装置、
１０、４０、４０ａ、４５、６０、８０・・・絶縁層、
２０・・・ソース線、
２５・・・金属層
３０、３０ａ・・・ソース層
３１、３１ａ・・・第１部分、
３３、３３ａ・・・第２部分、
４５ｓ・・・スペース、
５０、５０ａ、５０ｂ・・・電極層、
５５・・・金属層、
７０、７０ａ・・・半導体層、
７１、７１ａ・・・第１半導体層
７３、７３ａ・・・第２半導体層
７５・・・コア、
８１・・・第１層、
８３・・・第２層、
８５・・・第３層、
９０、９０ａ…第３半導体層
１００、１００ａ・・・積層体

Claims (14)

  1. 金属層上に第１半導体層を形成し、
    前記第１半導体層上に、交互に積層された第１層と第２層とを含む積層体を形成し、
    前記積層体の上面から前記第１半導体層に貫くメモリホールを形成して前記第１半導体
    層を露出させ、
    前記メモリホールの内壁を覆う第１絶縁層を形成し、
    前記メモリホール内において前記第１絶縁層を覆い、前記第１半導体層に電気的に接続
    された第２半導体層を形成し、
    前記第２半導体層形成後に、アニールを行なう半導体装置の製造方法。
  2. 金属層上に第１半導体層を形成し、
    前記第１半導体層上に、交互に積層された第１層と第２層とを含む積層体を形成し、
    前記積層体の上面から前記第１半導体層に貫くメモリホールを形成して前記第１半導体
    層を露出させ、
    前記メモリホールの下部に前記第１半導体層と電気的に接続された第３半導体層を形成
    し、
    前記メモリホールの内壁及び前記第３半導体層を覆う第１絶縁層を形成し、
    前記メモリホール内において前記第１絶縁層を覆い、前記第３半導体層に電気的に接続
    された第２半導体層を形成し、
    前記第２半導体層形成後に、アニールを行なう半導体装置の製造方法。
  3. 前記アニール前に前記積層体上に第２絶縁層を形成し、
    前記アニールによって、前記積層体と前記第２絶縁層との間に前記金属層を偏析させ、
    前記偏析した金属層及び前記第２絶縁層を除去することを特徴とする請求項１または２
    に記載の半導体装置の製造方法。
  4. 前記アニールによって、前記金属層は前記積層体の積層方向に向かって移動することを
    特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記金属層は、前記第１半導体層の下部に代えて前記第１半導体層中に形成されること
    を特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記金属層は、前記第１半導体層の下部に代えて、前記第１半導体層と前記積層体との
    間に形成されることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製
    造方法。
  7. 前記金属層はニッケル、コバルト、パラジウム、金、及び銅の少なくともいずれか１つ
    を含むことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記アニールの温度は５００〜７５０度で行うことを特徴とする請求項１乃至７のいずれ
    か１項に記載の半導体装置の製造方法。
  9. 前記アニールによって前記第２半導体層の結晶粒径の平均は前記積層体の積層方向にお
    いて上層側よりも下層側の方が大きくなることを特徴とする請求項１乃至８のいずれか１
    項に記載の半導体装置の製造方法。
  10. 第１半導体層と、
    前記第１半導体層上に形成され、第１方向に積層された複数の電極層を含む積層体と、
    前記第１方向に貫き前記電極層に隣接して設けられた第１絶縁層と、
    前記第１絶縁層に隣接し前記第１方向に貫いて前記第１半導体層と電気的に接続し、前
    記複数の電極層と交差する領域に複数のメモリセルが設けられ、かつ、結晶化した第２半
    導体層と、
    を備え、
    前記複数のメモリセルのうち、電気的に接続された少なくとも２つのメモリセルの前記
    第２半導体層はそれぞれ単結晶を有し、
    前記第２半導体層の結晶粒径の平均は、前記第１方向において上層側よりも下層側の方
    が大きい半導体装置。
  11. 前記第１半導体層の下面、上面、及び第２半導体層の少なくともいずれかには金属を有
    することを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１方向において、前記金属の濃度は上側よりも下側の方が高いことを特徴とする
    請求項１１に記載の半導体装置。
  13. 前記金属はニッケル、コバルト、パラジウム、金、及び銅の少なくともいずれか１つを
    含むことを特徴とする請求項１１または１２に記載の半導体装置。
  14. 前記第１半導体層と前記第２半導体層との間には、前記第１半導体層と電気的に接続す
    る第３半導体層を有することを特徴とする請求項１０乃至１３のいずれか１項に記載の半
    導体装置。
JP2016176672A 2016-09-09 2016-09-09 半導体装置及びその製造方法 Pending JP2018041907A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016176672A JP2018041907A (ja) 2016-09-09 2016-09-09 半導体装置及びその製造方法
US15/422,313 US9929178B1 (en) 2016-09-09 2017-02-01 Semiconductor device and method for manufacturing the same
US15/908,921 US10312257B2 (en) 2016-09-09 2018-03-01 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016176672A JP2018041907A (ja) 2016-09-09 2016-09-09 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2018041907A true JP2018041907A (ja) 2018-03-15

Family

ID=61560750

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016176672A Pending JP2018041907A (ja) 2016-09-09 2016-09-09 半導体装置及びその製造方法

Country Status (2)

Country Link
US (2) US9929178B1 (ja)
JP (1) JP2018041907A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019165058A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体記憶装置
JP2020096042A (ja) * 2018-12-11 2020-06-18 キオクシア株式会社 基板処理装置、基板処理方法、および半導体装置の製造方法
US11107802B2 (en) 2019-03-04 2021-08-31 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10186521B2 (en) * 2016-09-16 2019-01-22 Toshiba Memory Corporation Semiconductor device and method for manufacturing semiconductor device
CN106876401B (zh) * 2017-03-07 2018-10-30 长江存储科技有限责任公司 存储器件的形成方法
JP2020031113A (ja) 2018-08-21 2020-02-27 キオクシア株式会社 半導体記憶装置およびその製造方法
JP2020064969A (ja) * 2018-10-17 2020-04-23 キオクシア株式会社 半導体装置およびその製造方法
CN110473876B (zh) * 2019-07-10 2020-06-09 长江存储科技有限责任公司 一种三维存储器及其制备方法
JP2021048296A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
KR20210087818A (ko) * 2020-01-03 2021-07-13 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012003301A2 (en) 2010-06-30 2012-01-05 Sandisk Technologies Inc. Ultrahigh density vertical nand memory device and method of making thereof
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
JP2014175348A (ja) 2013-03-06 2014-09-22 Toshiba Corp 不揮発性半導体記憶装置
JP2014179465A (ja) 2013-03-14 2014-09-25 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US9478495B1 (en) * 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019165058A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体記憶装置
JP7013293B2 (ja) 2018-03-19 2022-01-31 キオクシア株式会社 半導体記憶装置
JP2020096042A (ja) * 2018-12-11 2020-06-18 キオクシア株式会社 基板処理装置、基板処理方法、および半導体装置の製造方法
JP7208779B2 (ja) 2018-12-11 2023-01-19 キオクシア株式会社 基板処理装置
US11107802B2 (en) 2019-03-04 2021-08-31 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
US11948929B2 (en) 2019-03-04 2024-04-02 Kioxia Corporation Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
US9929178B1 (en) 2018-03-27
US20180076213A1 (en) 2018-03-15
US20180190669A1 (en) 2018-07-05
US10312257B2 (en) 2019-06-04

Similar Documents

Publication Publication Date Title
US10312257B2 (en) Semiconductor device and method for manufacturing the same
US11296114B2 (en) Semiconductor memory device and method for manufacturing the same
JP6842386B2 (ja) 半導体装置
US10263009B2 (en) Semiconductor devices with vertical channel structures
CN106558591B (zh) 三维半导体器件
US9929177B2 (en) Semiconductor memory device and method for manufacturing same
JP4897009B2 (ja) 不揮発性半導体記憶装置の製造方法
JP6095908B2 (ja) 不揮発性メモリ素子及びその製造方法
US8476708B2 (en) Semiconductor memory device having a circuit formed on a single crystal semiconductor layer with varied germanium concentration
JP5288877B2 (ja) 不揮発性半導体記憶装置
US9123749B2 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
US20160027796A1 (en) Semiconductor devices
US20120139027A1 (en) Vertical structure non-volatile memory devices including impurity providing layer
US9748261B2 (en) Method of fabricating memory device
US10872901B2 (en) Integrated circuit device and method of manufacturing the same
JP2014175348A (ja) 不揮発性半導体記憶装置
JP2012227326A (ja) 不揮発性半導体記憶装置とその製造方法
US10950620B2 (en) Vertical-type memory device
KR20150041537A (ko) 반도체 장치
KR20080035799A (ko) 노어형 불 휘발성 메모리 소자 및 이를 형성하기 위한 형성방법
JP2018160593A (ja) 半導体装置及びその製造方法
JP2006526284A (ja) ビット線構造およびその製造方法
JP2010212604A (ja) 半導体装置及びその製造方法
JP2021136346A (ja) 半導体記憶装置およびその製造方法
CN215496716U (zh) 半导体器件

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170531

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20170821

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180907

RD07 Notification of extinguishment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7427

Effective date: 20180907