JP2020064969A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2020064969A
JP2020064969A JP2018195696A JP2018195696A JP2020064969A JP 2020064969 A JP2020064969 A JP 2020064969A JP 2018195696 A JP2018195696 A JP 2018195696A JP 2018195696 A JP2018195696 A JP 2018195696A JP 2020064969 A JP2020064969 A JP 2020064969A
Authority
JP
Japan
Prior art keywords
semiconductor layer
layer
grain size
atoms
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018195696A
Other languages
English (en)
Inventor
貴士 石田
Takashi Ishida
貴士 石田
尚丈 杉本
Takahiro Sugimoto
尚丈 杉本
菅野　裕士
Yuji Sugano
裕士 菅野
岡本　達也
Tatsuya Okamoto
達也 岡本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2018195696A priority Critical patent/JP2020064969A/ja
Priority to TW108125568A priority patent/TWI739133B/zh
Priority to CN201910709932.6A priority patent/CN111063689B/zh
Priority to US16/549,826 priority patent/US11018217B2/en
Publication of JP2020064969A publication Critical patent/JP2020064969A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】半導体層内の結晶粒の粒径を小さくすることが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、導電性を有する多結晶半導体層である第１半導体層と、前記第１半導体層上に設けられ、導電性を有し前記第１半導体層よりも粒径の小さい多結晶半導体層である第２半導体層と、前記第２半導体層上に、第１方向に互いに離間して積層された複数の電極層とを備える。前記装置はさらに、前記第１半導体層、前記第２半導体層、および各々の前記電極層内に、前記第１方向に延びるように設けられ、かつ、前記第２半導体層と接するように設けられた第３半導体層と、前記複数の電極層と前記第３半導体層との間に設けられた電荷蓄積層とを備える。【選択図】図１８

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
半導体メモリのチャネル半導体層に接する配線層（例えばソース層）として半導体層を形成する場合に、配線層内の結晶粒の粒径を小さくすることが望ましい場合がある。
特開２００４−３２８００５号公報
半導体層内の結晶粒の粒径を小さくすることが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、導電性を有する多結晶半導体層である第１半導体層と、前記第１半導体層上に設けられ、導電性を有し前記第１半導体層よりも粒径の小さい多結晶半導体層である第２半導体層と、前記第２半導体層上に、第１方向に互いに離間して積層された複数の電極層とを備える。前記装置はさらに、前記第１半導体層、前記第２半導体層、および各々の前記電極層内に、前記第１方向に延びるように設けられ、かつ、前記第２半導体層と接するように設けられた第３半導体層と、前記複数の電極層と前記第３半導体層との間に設けられた電荷蓄積層とを備える。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の構造を示す拡大断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(4/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(5/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(6/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(7/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(8/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(9/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(10/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(11/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(12/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(13/14)である。 第１実施形態の半導体装置の製造方法を示す断面図(14/14)である。 第１実施形態の粒界について説明するための断面図である。 第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図である。 第１実施形態の粒径について説明するための図である。 第２実施形態の半導体装置の構造を示す断面図である。 第２実施形態の半導体装置の製造方法を示す断面図である。 第３実施形態の半導体装置の構造を示す断面図である。 第３実施形態の半導体装置の製造方法を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図２４において、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、例えば３次元メモリである。
図１の半導体装置は、基板１と、第１層間絶縁膜２と、ソース層３と、第２層間絶縁膜４と、ゲート層５と、複数の絶縁層６と、複数の電極層７と、第３層間絶縁膜８と、メモリ絶縁膜１１と、チャネル半導体層１２と、コア絶縁膜１３と、複数の素子分離絶縁膜１４とを備えている。
基板１は例えば、シリコン基板などの半導体基板である。図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。Ｚ方向は、第１方向の例である。
第１層間絶縁膜２、ソース層３、第２層間絶縁膜４、およびゲート層５は、基板１上に順に形成されている。第１層間絶縁膜２は例えば、シリコン酸化膜またはシリコン窒化膜である。ソース層３は、第１層間絶縁膜２上に順に形成された金属層３ａ、下部半導体層３ｂ、中間半導体層３ｃ、および上部半導体層３ｄを含んでいる。金属層３ａは例えば、タングステン層またはタングステンシリサイド層である。下部半導体層３ｂ、中間半導体層３ｃ、および上部半導体層３ｄは、例えば導電性を有する多結晶半導体層であり、より詳細にはポリシリコン層である。第２層間絶縁膜４は例えば、シリコン酸化膜またはシリコン窒化膜である。ゲート層５は例えば、ポリシリコン層である。
複数の絶縁層６と複数の電極層７は、ゲート層５上に交互に形成された積層膜となっている。第３層間絶縁膜８はこの積層膜上に形成されている。絶縁層６は例えば、シリコン酸化膜である。電極層７は例えば、タングステン層である。第３層間絶縁膜８は例えば、シリコン酸化膜である。電極層７間に絶縁層６が形成されているため、電極層７同士は互いにＺ方向に離間して積層されている。なお、絶縁層６は、エアギャップに置き換えてもよい。
図１は、第３層間絶縁膜８、複数の電極層７、複数の絶縁層６、ゲート層５、第２層間絶縁膜４、上部半導体層３ｄ、および中間半導体層３ｃを貫通するよう形成された複数の柱状部ＣＬを示している。柱状部ＣＬは、Ｚ方向に延びる柱状の形状を有している。各柱状部ＣＬは、第３層間絶縁膜８、複数の電極層７、複数の絶縁層６、ゲート層５、第２層間絶縁膜４、上部半導体層３ｄ、中間半導体層３ｃ、および下部半導体層３ｂの表面に順に形成されたメモリ絶縁膜１１、チャネル半導体層１２、およびコア絶縁膜１３を含んでいる。チャネル半導体層１２は、中間半導体層３ｃに接しており、中間半導体層３ｃに電気的に接続されている。下部半導体層３ｂ、中間半導体層３ｃ、およびチャネル半導体層１４はそれぞれ、第１、第２、および第３半導体層の例である。
メモリ絶縁膜１１は、図２に示すように、複数の電極層７や複数の絶縁層６などの表面に順に形成されたブロック絶縁膜１１ａ、電荷蓄積層１１ｂ、およびトンネル絶縁膜１１ｃを含んでいる。図２は、第１実施形態の半導体装置の構造を示す拡大断面図であり、具体的には、図１に示す領域Ａを示している。ブロック絶縁膜１１ａは例えば、シリコン酸化膜である。電荷蓄積層１１ｂは例えば、シリコン窒化膜である。電荷蓄積層１１ｂは、絶縁膜でなくてもよく、例えばポリシリコン層としてもよい。トンネル絶縁膜１１ｃは例えば、シリコン酸化膜である。チャネル半導体層１２は、例えば導電性を有する多結晶半導体層であり、より詳細にはポリシリコン層である。コア絶縁膜１３は例えば、シリコン酸化膜である。各電極層７は、柱状部ＣＬと共にメモリセルＭＣを構成しており、ワード線として機能する。チャネル半導体層１２は、電荷蓄積層１１ｂを介して各電極層７の側面に形成されている。
図１はさらに、第３層間絶縁膜８、複数の電極層７、複数の絶縁層６、ゲート層５、第２層間絶縁膜４、および上部半導体層３ｄを貫通するよう形成された複数の素子分離絶縁膜１４を示している。素子分離絶縁膜１４は、Ｙ方向に延びる板状の形状を有している。素子分離絶縁膜１４は例えば、シリコン酸化膜である。
図３から図１６は、第１実施形態の半導体装置の製造方法を示す断面図である。
まず、基板１上に、第１層間絶縁膜２、金属層３ａ、下部半導体層３ｂ、第１保護膜２１、犠牲層２２、第２保護膜２３、上部半導体層３ｄ、第２層間絶縁膜４、およびゲート層５を順に形成する（図３）。第１保護膜２１は例えば、シリコン酸化膜である。犠牲層２２は例えば、ポリシリコン層である。第２保護膜２３は例えば、シリコン酸化膜である。第１保護膜２１、犠牲層２２、および第２保護膜２３は、第１膜の例である。
次に、ゲート層５上に、複数の絶縁層６と複数の犠牲層２４とを順に形成し、これらの絶縁層６および犠牲層２４上に、第３層間絶縁膜８を形成する（図４）。犠牲層２４は例えば、シリコン窒化膜である。犠牲層２４は、第２膜の例である。犠牲層２４は、後述する工程により電極層７に置き換えられる。なお、この後述する工程を省略する手順を採用する場合には、図４の工程にて犠牲層２４の代わりに電極層７を形成する。この場合の電極層７も、第２膜の例である。
次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、第３層間絶縁膜８、複数の犠牲層２４、複数の絶縁層６、ゲート層５、第２層間絶縁膜４、上部半導体層３ｄ、第２保護膜２３、犠牲層２２、および第１保護膜２１を貫通する複数のメモリホールＭＨを形成する（図５）。
次に、これらのメモリホールＭＨ内に、メモリ絶縁膜１１、チャネル半導体層１２、およびコア絶縁膜１３を順に形成する（図６）。その結果、これらのメモリホールＭＨ内に、複数の柱状部ＣＬが形成される。なお、メモリ絶縁膜１１は、メモリホールＭＨ内に、上述のブロック絶縁膜１１ａ、電荷蓄積層１１ｂ、およびトンネル絶縁膜１１ｃを順に形成することで形成される。
次に、リソグラフィおよびＲＩＥにより、第３層間絶縁膜８、複数の犠牲層２４、複数の絶縁層６、およびゲート層５を貫通する複数の素子分離溝ＳＴを形成する（図７および図８）。本実施形態のＲＩＥは、図７に示す段階以前は第１のエッチングガスを用いて行われ、図７に示す段階以後は第１のエッチングガスと異なる第２のエッチングガスを用いて行われる。
次に、素子分離溝ＳＴの底面から第２保護膜２３をエッチングにより除去し（図９）、素子分離溝ＳＴの表面にライナー層２５を形成し（図１０）、素子分離溝ＳＴの底面からライナー層２５をエッチングにより除去する（図１１）。その結果、素子分離溝ＳＴの側面がライナー層２５により保護される一方で、素子分離溝ＳＴの底面に犠牲層２２が露出する。ライナー層２５は例えば、シリコン窒化膜である。
次に、素子分離溝ＳＴを用いたウェットエッチングにより、犠牲層２２を除去する（図１２）。その結果、第１保護膜２１と第２保護膜２３との間に空洞（エアギャップ）Ｃ１が形成され、空洞Ｃ１の側面にメモリ絶縁膜１１が露出する。
次に、素子分離溝ＳＴを用いたＣＤＥ（Chemical Dry Etching）により、第１保護膜２１と、第２保護膜２３と、空洞Ｃ１の側面に露出したメモリ絶縁膜１１とを除去する（図１３）。その結果、空洞Ｃ１の上面に上部半導体層３ｄが露出し、空洞Ｃ１の下面に下部半導体層３ｂが露出し、空洞Ｃ１の側面にチャネル半導体層１２が露出する。
次に、空洞Ｃ１内に露出した上部半導体層３ｄ、下部半導体層３ｂ、およびチャネル半導体層１２の表面に中間半導体層３ｃを形成することで、空洞Ｃ１内に中間半導体層３ｃを形成する（図１４）。その結果、上部半導体層３ｄ、下部半導体層３ｂ、およびチャネル半導体層１２に接する中間半導体層３ｃが、上部半導体層３ｄと下部半導体層３ｂとの間に形成される。なお、図１４の工程の詳細、すなわち、本実施形態の中間半導体層３ｃの形成方法の詳細については、後述する。
次に、素子分離溝ＳＴを用いたウェットエッチングまたはドライエッチングにより、素子分離溝ＳＴ内のライナー層２５と、絶縁層６間の犠牲層２４とを除去する（図１５）。その結果、これらの絶縁層６間に複数の空洞（エアギャップ）Ｃ２が形成される。
次に、ＣＶＤ（Chemical Vapor Deposition）により、これらの空洞Ｃ２内に複数の電極層７を形成する（図１６）。その結果、ゲート層５と第３層間絶縁膜８との間に、複数の絶縁層６と複数の電極層７とを交互に含む積層膜が形成される。
その後、素子分離溝ＳＴ内に素子分離絶縁膜１４が形成される。さらには、基板１上に種々のプラグ、配線、層間絶縁膜などが形成される。このようにして、図１に示す半導体装置が製造される。
図１７は、第１実施形態の粒界について説明するための断面図である。
図１７は、下部半導体層３ｂと、中間半導体層３ｃと、上部半導体層３ｄとを示している。本実施形態の下部半導体層３ｂ、中間半導体層３ｃ、および上部半導体層３ｄは、ポリシリコン層であり、多数の結晶粒を含んでいる。
より詳細には、本実施形態の下部半導体層３ｂと上部半導体層３ｄは、結晶粒の粒径が大きくなるように形成される。これにより、下部半導体層３ｂと上部半導体層３ｄの抵抗を低くすることが可能となる。
また、本実施形態の中間半導体層３ｃは、上部半導体層３ｄや下部半導体層３ｂの表面に形成される（図１４参照）。この場合、中間半導体層３ｃを一般的な手法で形成すると、上部半導体層３ｄや下部半導体層３ｂの粒径のサイズが中間半導体層３ｃの粒径のサイズに影響を与えることで、中間半導体層３ｃも結晶粒の粒径が大きくなるように形成される。
図１７は、この場合に下部半導体層３ｂ、中間半導体層３ｃ、および上部半導体層３ｄ内に形成される粒界Ｓの一例を模式的に示している。これらの半導体層内の結晶粒の粒径が大きくなると、これらの半導体層内に粒界Ｓがまばらに形成されることとなる。その結果、チャネル半導体層１２の表面では、粒界Ｓに接するまたは近い箇所と、粒界Ｓから遠く離れた箇所とが生じる。この場合、前者の箇所と後者の箇所でチャネル半導体層１２や中間半導体層３ｃの特性が大きく異なる可能性が生じ、半導体装置の性能を悪化させる可能性がある。例えば、前者の箇所と後者の箇所で、不純物のリン原子の拡散ばらつきが変化する可能性がある。
そこで、本実施形態では、以下で説明するように、中間半導体層３ｃの結晶粒の粒径が小さくなるように中間半導体層３ｃを形成する。これにより、粒界Ｓに起因する上記の現象を抑制することが可能となる。
図１８は、第１実施形態の半導体装置の構造を示す断面図である。図１８は、図１に示す下部半導体層３ｂと、中間半導体層３ｃと、上部半導体層３ｄとを示している。
本実施形態の下部半導体層３ｂと上部半導体層３ｄは、不純物として、Ｂ（ボロン）原子、Ｐ（リン）原子、Ａｓ（ヒ素）原子などのドーパント原子と、ドーパント原子以外の不純物原子とを含むポリシリコン層である。ドーパント原子以外の不純物原子は、例えばＣ（炭素）原子やＮ（窒素）原子である。例えば、下部半導体層３ｂおよび上部半導体層３ｄは、Ｐ原子とＣ原子（またはＮ原子）とを含み、下部半導体層３ｂおよび上部半導体層３ｄ内のＣ原子（またはＮ原子）の平均濃度は、１．４×１０２１個／ｃｍ３よりも低い値（例えば４．０×１０２０個／ｃｍ３程度）となっている。
本実施形態の下部半導体層３ｂと上部半導体層３ｄは、結晶粒の粒径が大きくなるように形成される。本実施形態の下部半導体層３ｂおよび上部半導体層３ｄ内の結晶粒の平均粒径は、１００ｎｍよりも大きい値（例えば３００ｎｍ程度）である。本実施形態の下部半導体層３ｂと上部半導体層３ｄでは、結晶粒の粒径が大きいため、粒界Ｓが疎になっている。
中間半導体層３ｃは、第１領域の例である小粒径層３１と、第２領域の例である中粒径層３２とを備えている。小粒径層３１は、下部半導体層３ｂと上部半導体層３ｄとの間において、下部半導体層３ｂの上面や、上部半導体層３ｄの下面や、チャネル半導体層１２の側面などに形成されている。中粒径層３２は、下部半導体層３ｂと上部半導体層３ｄとの間に小粒径層３１を介して形成されている。逆に言うと、小粒径層３１は、中粒径層３２の下面と下部半導体層３ｂの上面との間や、中粒径層３２の上面と上部半導体層３ｄの下面との間や、中粒径層３２の側面とチャネル半導体層３ｄの側面との間などに形成されている。
本実施形態の中間半導体層３ｃは、下部半導体層３ｂや上部半導体層３ｄと比べて結晶粒の粒径が小さくなるように形成される。よって、中間半導体層３ｃ内の粒界Ｓは、下部半導体層３ｂや上部半導体層３ｄ内の粒界Ｓよりも密になっている。さらに、中粒径層３２は、小粒径層３１と比べて結晶粒の粒径が大きくなるように形成される。よって、中粒径層３２内の粒界Ｓは、小粒径層３１内の粒界Ｓよりも疎になっている。本実施形態の小粒径層３１内の結晶粒の平均粒径は、５０ｎｍよりも小さい値（例えば２０ｎｍ程度）である。本実施形態の中粒径層３２内の結晶粒の平均粒径は、５０ｎｍよりも大きく１００ｎｍよりも小さい値（例えば７０ｎｍ程度）である。小粒径層３１内の結晶粒の粒径は第１粒径の例であり、中粒径層３２内の結晶粒の粒径は第２粒径の例である。
本実施形態の小粒径層３１は、不純物として、Ｂ原子、Ｐ原子、Ａｓ原子などのドーパント原子と、ドーパント原子以外の不純物原子とを含むポリシリコン層である。ドーパント原子以外の不純物原子は、例えばＣ原子やＮ原子である。例えば、小粒径層３１は、Ｐ原子とＣ原子（またはＮ原子）とを含み、小粒径層３１内のＣ原子（またはＮ原子）の平均濃度は、１．４×１０２１個／ｃｍ３よりも高い値（例えば２．０×１０２１個／ｃｍ３程度）となっている。本実施形態では、小粒径層３１がこのように高濃度のＣ原子（またはＮ原子）を含むように形成されることで、小粒径層３１内の結晶粒の粒径が小さくなる。
本実施形態の中粒径層３２は、不純物として、Ｂ原子、Ｐ原子、Ａｓ原子などのドーパント原子を含むが、ドーパント原子以外の不純物原子はまったく含まないか微量にしか含まないポリシリコン層である。例えば、中粒径層３２は、Ｐ原子を含むが、Ｃ原子（またはＮ原子）はまったく含まないか微量にしか含まず、中粒径層３２内のＣ原子（またはＮ原子）の平均濃度は、１．４×１０２１個／ｃｍ３よりも低い値（例えばほぼゼロ）となっている。本実施形態の中粒径層３２は、高濃度のＣ原子（またはＮ原子）は含まないが、後述するように小粒径層３１の表面に形成される。そのため、中粒径層３２内の結晶粒の粒径は、小粒径層３１内の結晶粒の粒径ほど小さくはならないが、小粒径層３１の影響により下部半導体層３ｂや上部半導体層３ｄ内の結晶粒の粒径よりは小さくなる。
なお、本実施形態のチャネル半導体層１２内の結晶粒の平均粒径は、例えば１００ｎｍ程度である。よって、本実施形態では、下部半導体層３ｂと上部半導体層３ｄ内の結晶粒の平均粒径は、チャネル半導体層１２内の結晶粒の平均粒径より大きくなり、小粒径層３１や中粒径層３２内の結晶粒の平均粒径は、チャネル半導体層１２内の結晶粒の平均粒径より小さくなる。
図１９は、第１実施形態の半導体装置の製造方法を示す断面図である。
まず、図３〜図１３の工程を実行する。この際、下部半導体層３ｂや上部半導体層３ｄは、不純物として、ドーパント原子と、ドーパント原子以外の低濃度の不純物原子とを含むように形成される。これにより、平均粒径が１００ｎｍよりも大きい結晶粒を含む下部半導体層３ｂや上部半導体層３ｄを形成することができる。
次に、上部半導体層３ｄ、下部半導体層３ｂなどの表面に小粒径層３１を形成することで、空洞Ｃ１の表面に小粒径層３１を形成する（図１９）。この際、小粒径層３１は、不純物として、ドーパント原子と、ドーパント原子以外の高濃度の不純物原子とを含むように形成される。これにより、平均粒径が５０ｎｍよりも小さい結晶粒を含む小粒径層３１を形成することができる。例えば、小粒径層３１は、Ｃ原子の平均濃度が１．４×１０２１個／ｃｍ３よりも高くなるように形成される。
次に、小粒径層３１の表面に中粒径層３２を形成することで、空洞Ｃ１内に中粒径層３２を形成する。これにより、図１８に示す構造が実現される。この際、中粒径層３２は、不純物として、ドーパント原子を含むが、ドーパント原子以外の不純物原子はまったく含まないか微量にしか含まないように形成される。これにより、平均粒径が５０ｎｍよりも大きく１００ｎｍよりも小さい結晶粒を含む中粒径層３２を形成することができる。例えば、中粒径層３２は、Ｃ原子の平均濃度が１．４×１０２１個／ｃｍ３よりも低くなるように形成される。
本実施形態ではその後、図１５および図１６の工程を実行する。このようにして、図１に示す半導体装置が製造される。
図２０は、第１実施形態の粒径について説明するための図である。
図２０(ａ)は、小粒径層３１のある断面Ｓ１を示している。図２０(ａ)の符号Ｐ１は、断面Ｓ１内のある結晶粒Ｐ１を示す。図２０(ｂ)は、結晶粒Ｐ１の断面と同じ面積を有する円Ｃ１を示している。符号Ｄ１は、円Ｃ１の直径を示す。
図２０(ｃ)は、中粒径層３２のある断面Ｓ２を示している。図２０(ｃ)の符号Ｐ２は、断面Ｓ２内のある結晶粒Ｐ２を示す。図２０(ｄ)は、結晶粒Ｐ２の断面と同じ面積を有する円Ｃ２を示している。符号Ｄ２は、円Ｃ２の直径を示す。
本実施形態の結晶粒Ｐ１の粒径は、円Ｃ１の直径Ｄ１とする。例えば、小粒径層３１の断面Ｓ１の顕微鏡画像を取得し、顕微鏡画像を用いて断面Ｓ１内の結晶粒Ｐ１の断面積を算出し、結晶粒Ｐ１の断面積から直径Ｄ１を算出することで、結晶粒Ｐ１の粒径を算出可能である。結晶粒Ｐ１の断面積は例えば、顕微鏡画像内の結晶粒Ｐ１のピクセル数から算出可能である。同様に、本実施形態の結晶粒Ｐ２の粒径は、円Ｃ２の直径Ｄ２とする。
本実施形態では、断面Ｓ１内の個々の結晶粒の粒径を算出し、これらの結晶粒の粒径の平均値を算出することにより、小粒径層３１内の結晶粒の平均粒径を算出可能である。本実施形態や後述するその他の実施形態では、その他の半導体層内の結晶粒の平均粒径も同様に算出可能である。
以上のように、本実施形態によれば、中間半導体層３ｃ内の結晶粒の粒径を、下部半導体層３ｂや上部半導体層３ｄ内の結晶粒の粒径よりも小さくすることで、チャネル半導体層１２に接する半導体層内の結晶粒の粒径を小さくすることができる。よって、本実施形態によれば例えば、チャネル半導体層１２の表面付近に粒界Ｓがまばらに形成されることを抑制することが可能となり、粒界Ｓに起因する半導体装置の性能の悪化を抑制することが可能となる。
（第２実施形態）
図２１は、第２実施形態の半導体装置の構造を示す断面図である。図２１は、図１に示す下部半導体層３ｂと、中間半導体層３ｃと、上部半導体層３ｄとを示している。
本実施形態の下部半導体層３ｂは、ほぼ全体が大粒径層３５により形成されているが、大粒径層３５の上面に小粒径層３３を備えている。一方、本実施形態の中間半導体層３ｃは、中粒径層３４のみにより形成されている。その結果、小粒径層３３は、中粒径層３４の下面と大粒径層３５の上面との間に形成されている。なお、本実施形態の上部半導体層３ｄの構造は、第１実施形態の上部半導体層３ｄの構造と同様である。本実施形態では、大粒径層３５が第１半導体層の例であり、小粒径層３３および中粒径層３４が第２半導体層の例であり、上部半導体層３ｄが第３半導体層の例である。また、小粒径層３３は第１領域の例であり、中粒径層３４は第２領域の例である。
本実施形態の大粒径層３５と上部半導体層３ｄの構造はそれぞれ、第１実施形態の下部半導体層３ｂと上部半導体層３ｄの構造と同様である。例えば、大粒径層３５および上部半導体層３ｄは、Ｐ原子とＣ原子とを含み、大粒径層３５および上部半導体層３ｄ内のＣ原子の平均濃度は、１．４×１０２１個／ｃｍ３よりも低い値となっている。大粒径層３５および上部半導体層３ｄ内の結晶粒の平均粒径は、１００ｎｍよりも大きい値である。
本実施形態の小粒径層３３と中粒径層３４の構造はそれぞれ、第１実施形態の小粒径層３１と中粒径層３２の構造と同様である。例えば、小粒径層３３は、Ｐ原子とＣ原子とを含み、小粒径層３３内のＣ原子の平均濃度は、１．４×１０２１個／ｃｍ３よりも高い値となっている。例えばまた、中粒径層３４は、Ｐ原子を含むが、Ｃ原子はまったく含まないか微量にしか含まず、中粒径層３４内のＣ原子の平均濃度は、１．４×１０２１個／ｃｍ３よりも低い値となっている。小粒径層３３内の結晶粒の平均粒径は、５０ｎｍよりも小さい値である。中粒径層３４内の結晶粒の平均粒径は、５０ｎｍよりも大きく１００ｎｍよりも小さい値である。
図２２は、第２実施形態の半導体装置の製造方法を示す断面図である。
まず、図３〜図１３の工程を実行する。この際、下部半導体層３ｂや上部半導体層３ｄは、Ｐ原子とＣ原子とを含むように形成される。これにより、平均粒径が１００ｎｍよりも大きい結晶粒を含む下部半導体層３ｂや上部半導体層３ｄを形成することができる。さらには、図３の工程で、下部半導体層３ｂの形成後に下部半導体層３ｂの上面にＣ原子を高濃度にドープする（図２２）。これにより、平均粒径が５０ｎｍよりも小さい結晶粒を含む小粒径層３３を下部半導体層３ｂ内に形成することができる。その結果、下部半導体層３ｂ内の残りの部分は、大粒径層３５となる。
次に、小粒径層３３の表面に中粒径層３４を形成することで、空洞Ｃ１内に中粒径層３４を形成する。これにより、図２１に示す構造が実現される。この際、中粒径層３４は、Ｐ原子を含むが、Ｃ原子はまったく含まないか微量にしか含まないように形成される。これにより、平均粒径が５０ｎｍよりも大きく１００ｎｍよりも小さい結晶粒を含む中粒径層３４を形成することができる。
本実施形態ではその後、図１５および図１６の工程を実行する。このようにして、図１に示す半導体装置が製造される。
以上のように、本実施形態によれば、小粒径層３３内や中粒径層３４内の結晶粒の粒径を、大粒径層３５内や上部半導体層３ｄ内の結晶粒の粒径よりも小さくすることで、チャネル半導体層１２に接する半導体層内の結晶粒の粒径を小さくすることができる。
（第３実施形態）
図２３は、第３実施形態の半導体装置の構造を示す断面図である。図２３は、図１に示す下部半導体層３ｂと、中間半導体層３ｃと、上部半導体層３ｄとを示している。
本実施形態の下部半導体層３ｂは、ほぼ全体が大粒径層３８により形成されているが、メモリ絶縁膜１１、チャネル半導体層１２、およびコア絶縁膜１３の下方の大粒径層３８の上面に小粒径層３６を備えている。小粒径層３６は、大粒径層３８の上面とメモリ絶縁膜１１の下面との間に形成されている。一方、本実施形態の中間半導体層３ｃは、中粒径層３７のみにより形成されている。なお、本実施形態の上部半導体層３ｄの構造は、第１実施形態の上部半導体層３ｄの構造と同様である。本実施形態では、大粒径層３８が第１半導体層の例であり、小粒径層３６および中粒径層３７が第２半導体層の例であり、上部半導体層３ｄが第３半導体層の例である。また、小粒径層３６は第１領域の例であり、中粒径層３７は第２領域の例である。
本実施形態の大粒径層３８と上部半導体層３ｄの構造はそれぞれ、第１実施形態の下部半導体層３ｂと上部半導体層３ｄの構造と同様である。例えば、大粒径層３８および上部半導体層３ｄは、Ｐ原子とＣ原子とを含み、大粒径層３８および上部半導体層３ｄ内のＣ原子の平均濃度は、１．４×１０２１個／ｃｍ３よりも低い値となっている。大粒径層３８および上部半導体層３ｄ内の結晶粒の平均粒径は、１００ｎｍよりも大きい値である。
本実施形態の小粒径層３６と中粒径層３７の構造はそれぞれ、第１実施形態の小粒径層３１と中粒径層３２の構造と同様である。例えば、小粒径層３６は、Ｐ原子とＣ原子とを含み、小粒径層３６内のＣ原子の平均濃度は、１．４×１０２１個／ｃｍ３よりも高い値となっている。例えばまた、中粒径層３７は、Ｐ原子を含むが、Ｃ原子はまったく含まないか微量にしか含まず、中粒径層３７内のＣ原子の平均濃度は、１．４×１０２１個／ｃｍ３よりも低い値となっている。小粒径層３６内の結晶粒の平均粒径は、５０ｎｍよりも小さい値である。中粒径層３７内の結晶粒の平均粒径は、５０ｎｍよりも大きく１００ｎｍよりも小さい値である。
図２４は、第３実施形態の半導体装置の製造方法を示す断面図である。
まず、図３〜図１３の工程を実行する。この際、下部半導体層３ｂや上部半導体層３ｄは、Ｐ原子とＣ原子とを含むように形成される。これにより、平均粒径が１００ｎｍよりも大きい結晶粒を含む下部半導体層３ｂや上部半導体層３ｄを形成することができる。さらには、図５の工程で、メモリホールＭＨの形成後にメモリホールＭＨ内の下部半導体層３ｂの上面にＣ原子を高濃度にドープする（図２４）。これにより、平均粒径が５０ｎｍよりも小さい結晶粒を含む小粒径層３６を下部半導体層３ｂ内に形成することができる。その結果、下部半導体層３ｂ内の残りの部分は、大粒径層３８となる。
次に、小粒径層３６の表面に中粒径層３７を形成することで、空洞Ｃ１内に中粒径層３７を形成する。これにより、図２３に示す構造が実現される。この際、中粒径層３７は、Ｐ原子を含むが、Ｃ原子はまったく含まないか微量にしか含まないように形成される。これにより、平均粒径が５０ｎｍよりも大きく１００ｎｍよりも小さい結晶粒を含む中粒径層３７を形成することができる。
本実施形態ではその後、図１５および図１６の工程を実行する。このようにして、図１に示す半導体装置が製造される。
以上のように、本実施形態によれば、小粒径層３６内や中粒径層３７内の結晶粒の粒径を、大粒径層３８内や上部半導体層３ｄ内の結晶粒の粒径よりも小さくすることで、チャネル半導体層１２に接する半導体層内の結晶粒の粒径を小さくすることができる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：第１層間絶縁膜、３：ソース層、３ａ：金属層、
３ｂ：下部半導体層、３ｃ：中間半導体層、３ｄ：上部半導体層、
４：第２層間絶縁膜、５：ゲート層、６：絶縁層、７：電極層、
８：第３層間絶縁膜、１１：メモリ絶縁膜、１１ａ：ブロック絶縁膜、
１１ｂ：電荷蓄積層、１１ｃ：トンネル絶縁膜、１２：チャネル半導体層、
１３：コア絶縁膜、１４：素子分離絶縁膜、２１：第１保護膜、
２２：犠牲層、２３：第２保護膜、２４：犠牲層、２５：ライナー層、
３１：小粒径層、３２：中粒径層、３３：小粒径層、３４：中粒径層、
３５：大粒径層、３６：小粒径層、３７：中粒径層、３８：大粒径層

Claims (16)

  1. 導電性を有する多結晶半導体層である第１半導体層と、
    前記第１半導体層上に設けられ、導電性を有し前記第１半導体層よりも粒径の小さい多結晶半導体層である第２半導体層と、
    前記第２半導体層上に、第１方向に互いに離間して積層された複数の電極層と、
    前記第１半導体層、前記第２半導体層、および各々の前記電極層内に、前記第１方向に延びるように設けられ、かつ、前記第２半導体層と接するように設けられた第３半導体層と、
    前記複数の電極層と前記第３半導体層との間に設けられた電荷蓄積層と、
    を備える半導体装置。
  2. 前記第１半導体層の粒径は、１００ｎｍよりも大きく、前記第２半導体層の粒径は、１００ｎｍよりも小さい、請求項１に記載の半導体装置。
  3. 前記第２半導体層は、第１粒径を有する多結晶半導体層である第１領域と、前記第１粒径よりも大きい第２粒径を有する多結晶半導体層である第２領域とを備える、請求項１または２に記載の半導体装置。
  4. 前記第１粒径は５０ｎｍよりも小さく、前記第２粒径は５０ｎｍよりも大きい、請求項３に記載の半導体装置。
  5. 前記第１領域が、前記第２領域と前記第１半導体層との間に設けられているか、あるいは、前記第２領域が、前記第１領域と前記第１半導体層との間に設けられている、請求項３または４に記載の半導体装置。
  6. 前記第１領域は、前記第２領域と前記第３半導体層との間に設けられている、請求項３から５のいずれか１項に記載の半導体装置。
  7. 前記第１領域は、前記第１半導体層の上面と前記第３半導体層の下面との間に設けられている、請求項３から６のいずれか１項に記載の半導体装置。
  8. 前記第１領域は少なくとも、ボロン原子、リン原子、およびヒ素原子以外の不純物原子を含む、請求項３から７のいずれか１項に記載の半導体装置。
  9. 前記不純物原子は、炭素原子または窒素原子である、請求項８に記載の半導体装置。
  10. 前記第１領域内の前記不純物原子の濃度は、１．４×１０２１個／ｃｍ３よりも高い、請求項８または９に記載の半導体装置。
  11. 第１半導体層と、
    前記第１半導体層上に設けられ、ボロン原子、リン原子、およびヒ素原子以外の不純物原子を少なくとも含む第２半導体層と、
    前記第２半導体層上に、第１方向に互いに離間して積層された複数の電極層と、
    前記第１半導体層、前記第２半導体層、および各々の前記電極層内に、前記第１方向に延びるように設けられ、かつ、前記第２半導体層と接するように設けられた第３半導体層と、
    前記複数の電極層と前記第３半導体層との間に設けられた電荷蓄積層とを備え、
    前記第２半導体層は、前記不純物原子の濃度が１．４×１０２１個／ｃｍ３よりも高い第１領域と、前記不純物原子の濃度が１．４×１０２１個／ｃｍ３よりも低い第２領域とを備える、半導体装置。
  12. 多結晶半導体層である第１半導体層を形成し、
    前記第１半導体層上に第１膜を形成し、
    前記第１膜上に、第１方向に互いに離間して複数の第２膜を積層し、
    前記第１半導体層、前記第２半導体層、および各々の前記第２膜内に、前記第１方向に延びるように電荷蓄積層と第３半導体層とを順に形成し、
    前記第３半導体層の形成後に前記第１膜を除去し、
    前記第１半導体層と前記複数の第２膜との間に、前記第１半導体層よりも粒径の小さい多結晶半導体層であり、前記第３半導体層と接する第２半導体層を形成する、
    ことを含む半導体装置の製造方法。
  13. 前記第２半導体層は、第１粒径を有する多結晶半導体層である第１領域と、前記第１粒径よりも大きい第２粒径を有する多結晶半導体層である第２領域とを備える、請求項１２に記載の半導体装置の形成方法。
  14. 前記第１領域は、前記第１膜の除去前または除去後に形成され、前記第２領域は、前記第１膜の除去後に形成される、請求項１３に記載の半導体装置の形成方法。
  15. 前記複数の第２膜を除去し、前記複数の第２膜の除去により形成された複数の空洞内に複数の電極層を形成することをさらに含む、請求項１２から１４のいずれか１項に記載の半導体装置の製造方法。
  16. 第１半導体層を形成し、
    前記第１半導体層上に第１膜を形成し、
    前記第１膜上に、第１方向に互いに離間して複数の第２膜を積層し、
    前記第１半導体層、前記第２半導体層、および各々の前記第２膜内に、前記第１方向に延びるように電荷蓄積層と第３半導体層とを順に形成し、
    前記第３半導体層の形成後に前記第１膜を除去し、
    前記第１半導体層と前記複数の第２膜との間に、ボロン原子、リン原子、およびヒ素原子以外の不純物原子を少なくとも含み、前記第３半導体層と接する第２半導体層を形成することを含み、
    前記第２半導体層は、前記不純物原子の濃度が１．４×１０２１個／ｃｍ３よりも高い第１領域と、前記不純物原子の濃度が１．４×１０２１個／ｃｍ３よりも低い第２領域とを備える、半導体装置の製造方法。
JP2018195696A 2018-10-17 2018-10-17 半導体装置およびその製造方法 Pending JP2020064969A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018195696A JP2020064969A (ja) 2018-10-17 2018-10-17 半導体装置およびその製造方法
TW108125568A TWI739133B (zh) 2018-10-17 2019-07-19 半導體裝置及其製造方法
CN201910709932.6A CN111063689B (zh) 2018-10-17 2019-08-01 半导体装置及其制造方法
US16/549,826 US11018217B2 (en) 2018-10-17 2019-08-23 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018195696A JP2020064969A (ja) 2018-10-17 2018-10-17 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2020064969A true JP2020064969A (ja) 2020-04-23

Family

ID=70279680

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018195696A Pending JP2020064969A (ja) 2018-10-17 2018-10-17 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US11018217B2 (ja)
JP (1) JP2020064969A (ja)
CN (1) CN111063689B (ja)
TW (1) TWI739133B (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210125625A (ko) * 2020-04-08 2021-10-19 삼성전자주식회사 3차원 반도체 메모리 장치
US11476332B2 (en) 2020-06-02 2022-10-18 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
JP2022046329A (ja) * 2020-09-10 2022-03-23 キオクシア株式会社 半導体装置およびその製造方法
JP2022136540A (ja) * 2021-03-08 2022-09-21 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP2023044519A (ja) * 2021-09-17 2023-03-30 キオクシア株式会社 半導体記憶装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2918307B2 (ja) * 1990-08-07 1999-07-12 沖電気工業株式会社 半導体記憶素子
JP3599500B2 (ja) 1996-10-25 2004-12-08 株式会社ルネサステクノロジ 半導体装置
US6040605A (en) 1998-01-28 2000-03-21 Hitachi, Ltd. Semiconductor memory device
TW587252B (en) 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
JP2004328005A (ja) 2004-06-01 2004-11-18 Hitachi Ltd 半導体記憶素子、半導体記憶装置とその制御方法
JP2014093319A (ja) * 2012-10-31 2014-05-19 Toshiba Corp 半導体装置およびその製造方法
KR102408657B1 (ko) * 2015-07-23 2022-06-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102437779B1 (ko) * 2015-08-11 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치
KR102607825B1 (ko) * 2016-01-18 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP6542149B2 (ja) * 2016-03-18 2019-07-10 東芝メモリ株式会社 半導体記憶装置
JP2018041907A (ja) * 2016-09-09 2018-03-15 東芝メモリ株式会社 半導体装置及びその製造方法
JP2019041054A (ja) * 2017-08-28 2019-03-14 東芝メモリ株式会社 半導体装置

Also Published As

Publication number Publication date
TWI739133B (zh) 2021-09-11
US20200127081A1 (en) 2020-04-23
TW202016995A (zh) 2020-05-01
CN111063689A (zh) 2020-04-24
CN111063689B (zh) 2023-10-27
US11018217B2 (en) 2021-05-25

Similar Documents

Publication Publication Date Title
JP2020064969A (ja) 半導体装置およびその製造方法
US9991282B1 (en) Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
US8994094B2 (en) Nonvolatile semiconductor memory device and method for manufacturing same
JP5660651B2 (ja) 複数の平行な導電材料含有構造を備える半導体構造およびスタティック・ランダム・アクセス・メモリ（ｓｒａｍ）・セル、ならびに半導体構造を形成する方法
TWI702723B (zh) 形成具有相同深度接觸之互補奈米片／線電晶體裝置之方法
JP2019096880A (ja) 垂直型メモリ装置
JP2011040533A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2013055136A (ja) 不揮発性半導体記憶装置及びその製造方法
TW201939675A (zh) 半導體裝置及其製造方法
JP2013038186A (ja) 不揮発性半導体記憶装置の製造方法
JP2013055142A (ja) 不揮発性半導体記憶装置
KR101176900B1 (ko) 반도체 소자의 제조 방법
CN111276490A (zh) 一种三维存储器及其制作方法
CN114902415A (zh) 使用3d晶体管堆叠体之间的连接来制作六晶体管sram单元的方法
JP2020047752A (ja) 半導体装置
JP2018137299A (ja) 半導体装置
JP2013069841A (ja) 半導体記憶装置及びその製造方法
JP2019161067A (ja) 半導体装置およびその製造方法
JP2020043211A (ja) 半導体装置およびその製造方法
US20230253452A1 (en) Epitaxial semiconductor 3d horizontal nano sheet with high mobility 2d material channel
US20210296239A1 (en) Semiconductor storage device
US11315826B2 (en) Three dimensional memory device and method for fabricating the same
JP2018152413A (ja) 半導体装置及びその製造方法
JP2022143319A (ja) 半導体装置およびその製造方法
US20180277559A1 (en) Semiconductor memory device and method for manufacturing same