CN114902415A - 使用3d晶体管堆叠体之间的连接来制作六晶体管sram单元的方法 - Google Patents

使用3d晶体管堆叠体之间的连接来制作六晶体管sram单元的方法 Download PDF

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马克·加德纳
H·吉姆·富尔福德
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Tokyo Electron Ltd
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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Abstract

披露一种制作半导体器件的方法，该方法包括：在衬底上形成第一晶体管结构的第一堆叠体；以及在该衬底上与该第一堆叠体相邻地形成第二晶体管结构的第二堆叠体。与该第一堆叠体相邻地形成该第二堆叠体，使得在该第一堆叠体的一端处的经堆叠S/D区面对在该第二堆叠体的一端处的相应堆叠S/D区。通过形成连接结构来连接该第一堆叠体和该第二堆叠体的第一对面对的S/D区，该连接结构在水平方向上延伸以将该第一对面对的S/D区彼此物理连接。将该第一堆叠体和该第二堆叠体的第二对面对的S/D区维持为彼此物理分离的一对分离的面对的S/D区。将第一金属互连结构和第二金属互连结构连接到该第二对面对的S/D区中的相应S/D区。

Description

使用3D晶体管堆叠体之间的连接来制作六晶体管SRAM单元的 方法
相关申请的交叉引用
本申请要求于2019年12月31日提交的美国临时专利申请号62/956,038和2020年11月5日提交的美国非临时专利申请号17/090,501的提交日期的优先权和权益，这些申请通过援引以其全部内容并入本文。
发明背景
技术领域
本披露内容涉及集成电路和3D微电子器件的制作。
在制造半导体器件时(尤其是在微观尺度上)，执行各种制作工艺，比如成膜沉积、刻蚀掩模产生、图案化、材料刻蚀和移除、以及掺杂处理等。重复执行这些工艺以在衬底上形成期望的半导体器件元件。从历史上看，已经利用微制作在一个平面中产生晶体管，并在有源器件平面上方形成布线/金属化层，并且因此，这些晶体管被表征为二维(2D)电路或2D制作。缩放努力已极大地增加了在2D电路中每单位面积的晶体管数量，但是由于缩放进入个位数纳米半导体器件制作节点，因此缩放努力正遭遇更大的挑战。二维晶体管密度缩放的接触栅极节距由于制造可变性和静电器件限制而达到其缩放限制。如垂直沟道全环绕栅极晶体管等新晶体管设计可以能够克服一些接触栅极节距缩放限制，然而，电阻、电容和可靠性问题限制了线节距缩放，从而限制了晶体管可以被布线到电路中的密度。半导体器件制作商已表达了对晶体管堆叠在彼此顶部上的三维(3D)半导体电路的期望。
发明内容
注意，本发明内容部分并未指明本披露内容或要求保护的发明的每个实施例和/或递增的新颖方面。而是，本发明内容仅提供了对不同实施例以及胜过常规技术的对应新颖性点的初步讨论。对于本发明和实施例的附加细节和/或可能的观点而言，读者应专注于如下文进一步讨论的本披露内容的具体实施方式部分和对应附图。
方面(1)包括一种制作半导体器件的方法。该方法包括在衬底上形成第一晶体管结构的第一堆叠体，每个第一晶体管结构包括沿着该衬底的表面在水平方向上延伸的沟道和形成于该沟道的相反端上的一对S/D区。沿着该衬底的厚度方向在垂直方向上堆叠这些第一晶体管结构，使得该第一堆叠体的沟道区定位在彼此上方并且该第一堆叠体的S/D区定位在彼此上方。在该衬底上与该第一堆叠体相邻地形成第二晶体管结构的第二堆叠体，每个第二晶体管结构包括在水平方向上延伸的沟道和形成于该沟道的相反端上的一对S/D区，其中，沿着该垂直方向堆叠这些第二晶体管结构，使得该第二堆叠体的沟道区定位在彼此上方并且该第二堆叠体的S/D区定位在彼此上方。与该第一堆叠体相邻地形成该第二堆叠体，使得在该第一堆叠体的一端处的经堆叠S/D区面对在该第二堆叠体的一端处的相应经堆叠S/D区。通过形成连接结构来连接该第一堆叠体和该第二堆叠体的第一对面对的S/D区，该连接结构在该水平方向上延伸以将该第一对面对的S/D区彼此物理连接。将该第一堆叠体和该第二堆叠体的第二对面对的S/D区维持为彼此物理分离的一对分离的面对的S/D区。将第一金属互连结构和第二金属互连结构连接到该第二对面对的S/D区中的相应S/D区。
方面(2)包括方面(1)的方法，其中，形成该第一堆叠体和该第二堆叠体包括：形成该第一堆叠体的沟道；与该第一堆叠体相邻地形成该第二堆叠体的沟道；形成该第一堆叠体的S/D区，同时用保护性材料覆盖该第二堆叠体的区域；以及形成该第二堆叠体的S/D区，同时用保护性材料覆盖该第一堆叠体的区域。
方面(3)包括方面(2)的方法，其中，形成该第一堆叠体的S/D区包括在该第一堆叠体的所有沟道上形成相同导电类型的S/D区。
方面(4)包括方面(3)的方法，其中，形成该第二堆叠体的S/D区包括：在该第二堆叠体的沟道中的一个沟道上形成第一导电类型的S/D区，同时用保护性材料来覆盖该第二堆叠体的其他沟道；以及在该第二堆叠体的沟道中的另一个沟道上形成第二导电类型的S/D区，同时用保护性材料来覆盖该第一导电类型的S/D区。
方面(5)包括方面(1)的方法，其中，连接第一对面对的S/D区包括从该第一对中的每个S/D区朝向该第一对面对的S/D区中的每个其他S/D区生长连接材料。
方面(6)包括方面(5)的方法，其中，该生长包括从该第一对中的每个S/D区朝向该第一对面对的S/D区中的每个其他S/D区生长连接材料，直到该连接材料接合以将该第一对面对的S/D区的S/D区彼此物理连接为止。
方面(7)包括方面(6)的方法，进一步包括在该连接材料上形成金属。
方面(8)包括方面(5)的方法，其中，该生长包括从该第一对中的每个S/D区朝向该第一对面对的S/D区中的每个其他S/D区生长连接材料，而不接合该连接材料。
方面(9)包括方面(8)的方法，进一步包括在该连接材料上形成金属，使得该金属接合该连接材料以将该第一对面对的S/D区的S/D区彼此物理连接。
方面(10)包括三维(3D)半导体器件，该三维半导体器件包括形成于衬底上的第一晶体管结构的第一堆叠体，每个第一晶体管结构包括沿着该衬底的表面在水平方向上延伸的沟道和形成于该沟道的相反端上的一对S/D区。沿着该衬底的厚度方向沿着垂直方向堆叠这些第一晶体管结构，使得该第一堆叠体的沟道区定位在彼此上方并且该第一堆叠体的S/D区定位在彼此上方。在该衬底上与该第一堆叠体相邻地形成第二晶体管结构的第二堆叠体，每个第二晶体管结构包括在该水平方向延伸的沟道和形成于该沟道的相反端上的一对S/D区。沿着该垂直方向堆叠这些第二晶体管结构，使得该第二堆叠体的沟道区定位在彼此上方并且该第二堆叠体的S/D区定位在彼此上方，并且与该第一堆叠体相邻地形成该第二堆叠体，使得该第一堆叠体的一端处的经堆叠S/D区面对该第二堆叠体的一端处的相应经堆叠S/D区。连接结构在水平方向上延伸以将第一对面对的S/D区彼此物理连接。第一金属互连结构和第二金属互连结构，该第一金属互连结构和该第二金属互连结构连接到该第一堆叠体和该第二堆叠体的第二对面对的S/D区中的相应S/D区，该第一堆叠体和该第二堆叠体的该第二对面对的S/D区被彼此物理分离成彼此物理分离的一对分离的面对的S/D区。
方面(11)包括方面(10)的器件，其中，该第一堆叠体和该第二堆叠体中的至少一个具有都为相同导电类型的S/D区。
方面(12)包括方面(10)的器件，其中，该第一堆叠体和该第二堆叠体中的至少一个具有不同导电类型的S/D区。
方面(13)包括方面(10)的器件，其中，该连接结构包括将该第一对面对的S/D区的S/D区彼此物理连接的外延生长的连接材料。
方面(14)包括方面(10)的器件，其中，该连接结构包括：外延生长的连接材料，该外延生长的连接材料未连接该第一对面对的S/D区的S/D区；以及金属，该金属形成于该连接材料上，使得该金属接合该连接材料以将该第一对面对的S/D区的S/D区彼此物理连接。
方面(15)包括一种制作半导体器件的方法。该方法包括：与晶体管沟道的第二堆叠体相邻地形成晶体管沟道的第一堆叠体，晶体管沟道的这些堆叠体是水平地延伸并垂直对齐的全环绕栅极晶体管沟道，其中，晶体管沟道定位在彼此上方；以及在该第一堆叠体的晶体管沟道上形成第一源极/漏极区，同时覆盖该第二堆叠体的晶体管沟道。在该第二堆叠体的晶体管沟道上形成源极/漏极区，同时覆盖该第一堆叠体上的源极/漏极区，其中，在执行在该第二堆叠体的晶体管沟道上形成源极/漏极区时，逐步露出沟道端以选择性地形成N掺杂源极/漏极区或P掺杂源极/漏极区。在该第一堆叠体与该第二堆叠体之间一起生长第一相邻源极/漏极区，同时将第二相邻源极/漏极区维持为彼此物理分离。将该第一堆叠体和该第二堆叠体中的晶体管电连接以形成SRAM单元。
方面(16)包括方面(15)的方法，其中，使第一相邻源极/漏极区一起生长形成用于SRAM单元的一对倒相晶体管的源极/漏极连接。
方面(17)包括方面(16)的方法，其中，将第二相邻源极/漏极区维持为彼此物理分离形成用于SRAM单元的通路晶体管。
方面(18)包括方面(17)的方法，其中，该SRAM单元是六晶体管SRAM单元，该方法进一步包括在该第一堆叠体与该第二堆叠体之间一起生长第三第一相邻源极/漏极区以形成用于SRAM单元的另一对倒相晶体管，同时将第二相邻源极/漏极区维持为彼此物理分离。
方面(19)包括方面(18)的方法，进一步包括形成被定位为该第一堆叠体和该第二堆叠体的顶部沟道的通路晶体管。
方面(20)包括方面(18)的方法，进一步包括形成被定位为该第一堆叠体和该第二堆叠体的底部沟道的通路晶体管。
上文对说明性实施例的一般描述及其下文详细描述仅是本披露内容的传授内容的示例性方面，而不是限制性的。
附图说明
由于通过参考以下在结合附图考虑时的具体实施方式，本发明变得更好理解，因此将容易获得对本发明及其许多附带优点的更完整的理解，在附图中：
图1是示出根据本披露内容的实施例的示例3D半导体器件的衬底分段的截面。
图2是用于形成根据本披露内容的实施例的3D半导体器件的流程图。
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J、图3K、图3L、图3M、图3M’和3N是形成图1的SRAM单元的示例工艺中的中间结构的截面视图。
图4是展示根据本披露内容的另一实施例的示例3D半导体器件的衬底分段的截面。
图5A、图5B、图5C、图5D、图5E、图5E’和图5F是形成图4的SRAM单元的示例工艺中的中间结构的截面视图。
图6描绘了SRAM单元的电路图。
具体实施方式
在附图中，相似的附图标记在所有这几个视图中指代相同或对应的部分。进一步，如本文所使用，除非另有陈述，否则词语“一(a/an)”等通常带有“一个或多个”的含义。除非另有规定或展示示意性结构或流程图，否则通常不按比例绘制附图。
此外，术语“大约”、“近似”、“约”和类似术语通常是指包括在20％、10％或优选5％的裕度内的认定值的范围以及介于这些范围之间的任何值。
进一步，为了便于描述，在本文可以使用如“下面”、“下方”、“下部”、“上方”、“上部”、“顶部”等空间相关的术语来描述如附图中展示的一个元素或特征与(多个)其他元素或特征的关系。除了在附图中描绘的取向之外，空间相关的术语还旨在涵盖装置在使用或操作中的不同取向。可以以其他方式定向该装置(旋转90度或处于其他取向)，并且相应地可以以类似的方式解释本文使用的空间相关的描述符。
在整个说明书中对“一个实施例”或“实施例”的提及意味着与实施例相结合描述的特定特征、结构、材料或特性包括在至少一个实施例中，但是不表示它们存在于每个实施例中。因此，在整个说明书中各处出现的短语“在一个实施例中”不一定是指同一个实施例。此外，在一个或多个实施例中，可以以任何合适的方式来组合特定特征、结构、材料或特性。
如发明背景中所述，半导体器件制作商已表达了对晶体管堆叠在彼此顶部上的三维(3D)半导体电路的期望。3D集成是克服临界尺寸缩放中不可避免的饱和的一种选择。3D集成(即，多个器件的垂直堆叠)可以通过在体积而非面积上增加晶体管密度来克服这些缩放限制。虽然通过采用3D NAND，闪存存储器行业已成功地证明并实施了垂直堆叠，但是将垂直堆叠应用于随机逻辑设计要困难得多。例如，用于CPU或GPU产品中的主流CMOS VLSI缩放正在研究将3D集成作为推动半导体蓝图向前发展的主要手段，并且因此需要使能技术。
本文的技术通过例如消除连接并简化布局和晶体管接线来克服使3D逻辑集成变得可行的重大挑战。由于连接空间减小，因此实现了减小的3D布局大小。此外，本文3D堆叠体中的所有晶体管都可以用于逻辑单元和存储器，包括静态随机存取存储器(SRAM)。
SRAM单元包括两对倒相晶体管M2/M1和M4/M3。本文的技术包括用于连接这些器件的源极/漏极区的方法和设计。实现了多个优点。可以消除两个连接。由于连接空间减小，因此实现了减小的布局大小。此外，可以分离通路晶体管，并且可以集成埋式电源轨。
本披露内容的各方面描述了具有倒相平面的3D逻辑器件，比如SRAM(静态随机存取存储器)单元。本文的方法包括用于SRAM缩放的生长的外延连接的工艺流程。一个实施例包括生长在顶部上具有SRAM存取晶体管、NMOS存取晶体管的3D晶体管堆叠体之间的硅连接。另一实施例包括生长在底部上具有SRAM存取晶体管、NMOS存取晶体管的3D晶体管堆叠体之间的硅连接。
图6是SRAM单元的电路图，SRAM单元具有两个倒相器(M1与M2串联，并且M3与M4串联)和包括SRAM单元的两个通路晶体管(M5和M6)。WL是指“字线”，而BL是指“位线”。BL！表示与BL量值相同但极性相反的位线。注意，通路晶体管M5和M6的栅极连接到字线WL，而M1和M2的栅极是串联的并且连接到位线BL。M2的栅极将来自位线BL的信号倒相(当M6使来自WL的信号通过时)，因此取决于BL上的信号的极性而使M1接通或使M2接通。类似地，M3和M4的栅极是串联的并且连接到位线BL！。M4的栅极将来自位线BL的信号倒相(当M5使来自WL的信号通过时)，因此取决于BL！上的信号的极性而使M3接通或使M4接通。VDD和接地将通过SRAM单元内的埋式电源轨(BPR)连接到该单元。注意，M2和M4是PMOS器件，而M1、M3、M5和M6是NMOS器件。然而，可以颠倒这个配置使得M2和M4是NMOS器件，而M1、M3、M5和M6是PMOS器件。
图1是展示根据本披露内容的实施例的示例3D半导体器件的衬底分段的截面。这个示例通过并列式6T SRAM单元来实施图6的SRAM单元。在图1的实施例中，存取晶体管是在单元的顶部上，并且位线(BL和BL！)和字线(WL)从顶部接线到单元。用于Vdd和GND的埋式电源轨从单元的底部接线。埋式电源轨是定位在有源器件下方的电源轨。埋式电源轨可以在体硅区域中形成。
如图1中所见，3D SRAM单元包括定位在彼此上方的晶体管M1、M3和M5的堆叠体110，和定位在彼此上方的晶体管M2、M4和M6的堆叠体120。每个晶体管M1至M6包括沿着衬底的表面在水平方向上延伸的沟道，和形成于沟道的相反端上的一对S/D区。如所见，堆叠体110包括具有N+外延S/D区115的晶体管，而堆叠体120包括P+外延S/D区114和N+外延S/D区两者。在图1的实施例中，晶体管被实施为纳米沟道。纳米沟道是指纳米片或纳米线。这些是作为场效应晶体管(FET)的一部分的半导体沟道，该场效应晶体管是栅极材料形成或将形成在沟道的截面周围的全环绕栅极(GAA)器件。全环绕栅极(GAAFET)是非平面3D晶体管，它在概念上类似于FinFET，除了栅极材料在所有侧都包围沟道区之外。取决于设计，全环绕栅极FET可以具有两个或更多个有效栅极。全环绕栅极FET可以利用硅纳米线堆叠体，其中，栅极完全包围该堆叠体。沟道可以是圆形的、方形的、矩形的或其他形状。可以通过外延生长来形成纳米沟道。例如，在第一衬底的顶侧表面上形成第一外延堆叠体。例如，可以在CFET(互补FET)工艺流程之后进行后纳米堆叠体外延生长。
如也图1中所见，堆叠体110与堆叠体120彼此相邻地形成，使得堆叠体110的一端处的经堆叠S/D区面对堆叠体120的一端处的相应经堆叠S/D区。连接结构111a在水平方向延伸以将堆叠体的M1和M2的第一对面对的S/D区彼此物理连接。类似地，连接结构111b在水平方向延伸以将堆叠体的M3和M4的第二对面对的S/D区彼此物理连接。连接结构111a与图6的Q！相对应，且连接结构111b与图6的Q相对应。M5和M6的面对的S/D区保持分离。局部金属互连结构将晶体管电连接以形成SRAM单元，其中，电连接由节点101来表示。在图1的实施例中，第一金属互连结构131a和第二金属互连结构131b接触M5和M6的被维持为彼此物理分离的面对的S/D区。
图2是用于形成如图1的SRAM单元等3D半导体器件的流程图。在步骤201中，工艺开始于在衬底上形成第一晶体管结构的第一堆叠体。每个第一晶体管结构包括沿着衬底的表面在水平方向上延伸的沟道，和形成于沟道的相反端上的一对S/D区。沿着衬底的厚度方向在垂直方向上堆叠第一晶体管结构，使得第一堆叠体的沟道区定位在彼此上方并且第一堆叠体的S/D区定位在彼此上方。
在步骤203中，在衬底上与第一堆叠体相邻地形成第二晶体管结构的第二堆叠体。每个第二晶体管结构包括沿着衬底的表面在水平方向上延伸的沟道，和形成于沟道的相反端上的一对S/D区。沿着衬底的厚度方向、沿着垂直方向堆叠第二晶体管结构，使得第一堆叠体的沟道区定位在彼此上方并且第一堆叠体的S/D区定位在彼此上方。与第一堆叠体相邻地形成晶体管结构的第二堆叠体，使得第一堆叠体的一端处的经堆叠S/D区正面对第二堆叠体的一端处的相应经堆叠S/D区。
在步骤205中，通过形成连接结构来连接第一堆叠体和第二堆叠体的第一对面对的S/D区，该连接结构在水平方向上延伸以将第一对面对的S/D区彼此物理连接。进行连接，同时将第一堆叠体和第二堆叠体的第二对面对的S/D区维持为彼此物理分离的一对分离的面对的S/D区。
在步骤207中，将第一金属互连结构和第二金属互连结构连接到第二对面对的S/D区中的相应S/D区，同时将这些面对的区维持为彼此分离。
图3A至图3N是在制作图2的3D SRAM的工艺期间形成的中间结构的截面。图3A示出了具有形成图2的晶体管M1至M6的经堆叠纳米沟道的SRAM单元的截面。注意，可以使用可以被选择性地移除和替换的交替的外延生长的半导体材料层来形成最初堆叠体。在一个示例实施例中，形成多达约12个或更多个交替的硅锗(SiGe)和硅单平面堆叠体。注意，可以形成少于12个层。接下来，可以使用刻蚀掩模将外延堆叠体切割成鳍片结构。可以可选地移除SiGe材料并用电介质替换SiGe材料。可以在形成源极/漏极之前或之后完成沟道材料的掺杂。结果是，GAA沟道的垂直堆叠体可以形成在衬底上，如图3A中示出的。栅极保护材料117被展示为保护沟道(M1至M6)。示出了未来的S/D区，但这些S/D区尚未形成。沟道M1、M3、M5和M6具有未来的N+区113，而沟道M4和M2具有未来的P+区112。可以使用掩埋式电源线(未示出)来形成Vdd和接地接线。
尽管图3A仅示出了两个相邻的堆叠体，但是可以存在通过本披露内容的工艺形成的多个堆叠体。例如，可以存在在第一组堆叠体后面延伸和/或延伸到第一组堆叠体的右侧和/或左侧的第二组堆叠体。为了清晰起见，图3A至图3N展示了对两个相邻的堆叠体的处理，但并不解释为限制可以通过本披露内容的方法在衬底上形成并处理的堆叠体的数量。
每个沟道可以具有不同的材料成分和掺杂，或可以具有统一的材料。沟道可以具有栅极保护材料117，该栅极保护材料形成于这些沟道上以用于随后替换为完全包围每个纳米沟道的功能栅极。在非限制性示例中，栅极保护材料可以是高K电介质。在非限制性示例中，高K电介质可以选自由以下各项组成的群组：氧化铪硅(HfSiO)、氧化铪(HfO2)、氧化铪铬(HfCrO)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、氧化钪(III)Sc2O3、氧化镧La2O3、氧化镥Lu2O3、氧化铌(V)Nb2O5、五氧化二钽Ta2O5或它们的组合。
内间隔件119将每个相应纳米沟道与相邻的纳米沟道(也就是说，M1与M3、M3与M5、M2与M4、和M4与M6)分离。可以用氧化物填充材料或其他电介质来填充纳米沟道堆叠体之间的空间。在非限制性示例中，填充材料可以是SiO、SiO2、氮化硅、氮氧化物或其他电介质。这些其他电介质可以是低K或高K电介质，其中，K的范围是1.5至3.0。一些示例是：氧化物的衍生物，比如氟(F)掺杂氧化物、碳(C)掺杂氧化物、铪(H)掺杂氧化物；或气相沉积的有机材料，比如聚酰亚胺；或多孔氧化物，比如硅酸铪(HfSiO4)、硅酸锆(ZrSiO4)和钛酸钡(BaTiO3)。
在图3B中，沉积氧化物118(硅氧化物或其他电介质)，并向下抛光到晶体管堆叠体的顶部。在右侧堆叠体120上方形成刻蚀掩模122(光刻胶)，如图3C中示出，然后定向地刻蚀(移除)露出的氧化物。在图3C中，在光刻胶刻蚀掩模122覆盖右侧堆叠体120的同时，已通过定向刻蚀移除了覆盖左侧堆叠体110的氧化物118。定向刻蚀露出了沟道M1、M3和M5的未来的N+S/D区113。
在图3D中，已移除了光刻胶刻蚀掩模122，而氧化物118保持为覆盖堆叠体120的侧面。氧化物118可以是如氮化物的任何保护性材料。在此之后，在左侧堆叠体110上进行N+外延生长以形成每个S/D区115。外延生长是指一种类型的晶体生长或材料沉积，其中，以相对于晶体衬底的明确取向形成新的晶体层。N+表示掺杂有高浓度的比如磷、砷或锑等掺杂剂的硅。P+表示掺杂有高浓度的比如硼原子等掺杂剂的硅。使用硼、砷、磷、偶尔还有镓来掺杂硅。硼是硅集成电路生产中的首选p型掺杂剂，因为它的扩散速率使得可以容易地控制结深度。磷通常用于硅晶片的体掺杂，而砷用于扩散结，因为砷的扩散速度比磷慢且因此更可控。高浓度可能是“退化(degenerate)”的，或在室温下大于1018原子/厘米3，从而导致材料表现地像金属一样。硅半导体的掺杂浓度的范围可以是从1013/cm3到1018/cm3的任何值。退化掺杂硅含有的杂质与硅的比例为大约千分之几。通过使用气相外延(VPE)(化学气相沉积的修改)来执行S/D区的N+外延生长或P+外延生长。在沉积期间，取决于正在形成N+S/D区还是P+S/D区，通过向源气体添加杂质(比如砷化氢、磷化氢或乙硼烷)来掺杂外延层。
如图3E中示出的，然后用保护膜116来选择性地覆盖新生长的N+S/D区115。例如，执行选择性高K沉积以覆盖住左侧堆叠体110上的N+区。替代性地，可以执行低温氧化物生长来保护露出的S/D区。保护性膜(例如，高k层)116可以选自包括以下各项的群组：HfO2、Al2O3、Y2O3、ZrO2、HfZrO4、TiO2、Sc2O3、La2O3、Lu2O3、Nb2O5、Ta2O5。
接下来，按从上到下的方向露出第二纳米沟道堆叠体120的一部分，同时将定位在该部分下方的一个或多个纳米沟道保持为被覆盖。可以通过定向地刻蚀氧化物直到露出沟道为止的反应性离子刻蚀(RIE)来执行该步骤。露出的该部分可以展现一个或多个纳米沟道的端。在图3F的示例中，露出沟道M6，同时将沟道M4和M2保持为被覆盖。然后针对沟道M6生长N+外延S/D区115。在此之后，可以在右侧堆叠体120的N+S/D区上方进行保护性膜116(比如，高K膜)的选择性沉积，如图3G中示出的。
通过反应性离子刻蚀来移除覆盖右侧的第二纳米沟道堆叠体120的端的其余氧化物，这露出了未来的P+S/D区112。然后在右侧的堆叠体120上生长P+外延S/D区114，如图3H中示出的。这些是要由S/D区形成的最后的东西，因此不需要在这些P+S/D区上沉积保护性膜。图3I示出了从所有S/D区移除的保护性膜，其中，两个堆叠都完成了并且每个堆叠具有不同的S/D形成。在这个时候，针对3D SRAM形成了所有S/D区。
然后，在衬底上沉积氧化物或绝缘体来覆盖6T 3D单元的所有S/D区，并进行背抛光，如图3J中示出的。在步骤3K中，执行刻蚀步骤来露出M5和M6，在此之后在这些晶体管的S/D区上进行保护性材料(例如，高K材料)116的选择性沉积以免受后续工艺的影响。然后，执行另一刻蚀步骤来露出M3/M4的S/D边缘140和M1/M2的S/D边缘150，如图3L中示出的边缘。
在图3M中，外延地生长连接材料160以将M3区和M4区连接在一起，并将M1区和M2区连接在一起。注意，M5/M6区将不会一起生长，因为它们由高k材料或其他保护剂覆盖。这些晶体管保持分离以变为通路晶体管。图3M’示出了图3M的替代方案。如所见，可以在M3区与M4区之间以及在M1区与M2区之间留下小的间距。在如图3M或图3M’中示出形成连接结构之后，使用湿式氧化物刻蚀来露出M1至M4晶体管的N+区和P+区的其余边缘。然后，在连接结构和所暴露边缘上沉积如Ru的金属170，如图3N中所见。其中，部分地生长连接材料160，如3M’中示出，金属170填充间距来完成连接结构。可以将Ru抛光，并且然后可以执行硅化物自对齐(salicidation)，然后进行剥离以形成良好的连接。在这个时候，形成了成对的倒相SRAM单元的S/D区，并且通路晶体管的S/D区并不连接并且可以在SRAM电路中单独地存取。
用于完成SRAM电路的进一步步骤包括形成局部互连件、替换栅极处理、以及在栅极切割之后进行附加金属化(未示出)。步骤可以包括：TiN、TaN、TiAl沉积，替换金属栅极P型功函数金属(RMG PWFM)移除，RMG结束，栅极切割(CMG)，和形成M0和M1双镶嵌金属层水平和垂直连接，其中，M0是指堆叠体的下部金属层，而M1是指堆叠体的上部金属层。可以使用垂直通孔将布线连接到M0层和M1层，如本领域中已知的。
取决于器件的类型(PFET或NFET)，功函数金属层可以是p型功函数层或n型功函数层。p型功函数层包括选自但不限于包括以下各项的群组的金属：氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)或它们的组合。n型功函数层包括选自但不限于包括以下各项的群组的金属：钛(Ti)、铝(Al)、碳化钽(TaC)、碳氮化钽(TaCN)、碳硅化钽(TaSiN)、碳硅化钛(TiSiN)或它们的组合。金属填充层可以包括铝(Al)、钨(W)、钴(Co)和/或其他合适的材料。
在双镶嵌工艺中，该结构经历扩散势垒刻蚀步骤，在该扩散势垒刻蚀步骤之后沉积通孔电介质。然后，刻蚀步骤形成间距，在该间距中形成线路和通孔。
使用物理气相沉积(PVD)来沉积钽(Ta)和氮化钽(TaN)材料的薄势垒层。Ta用于形成衬垫，而TaN用于结构中的势垒。经由物理气相沉积(PVD)由铜晶种势垒涂布该势垒层。并且最终，用铜来电镀该结构并使用化学机械抛光(CMP)对该结构进行平面抛光。
图4是展示根据本披露内容的另一实施例的示例3D半导体器件的衬底分段的截面。这个示例通过并列式6T SRAM单元来实施图6的SRAM单元。在图4的实施例中，存取晶体管是在单元的底部上，并且位线(B和B！)和字线(WL)从底部接线到该单元。用于Vdd和GND的电源轨从单元的顶部接线。
图4示出了全环绕栅极沟道(其中栅极保护材料包围沟道M1至M6)的两个垂直堆叠体的形成。如所见，3D SRAM单元包括与图1的堆叠体类似的堆叠体410和堆叠体420。在图4中，如同图1，沟道M1、M3、M5和M6具有未来的N+区，其中，沟道M2和M4具有未来的P+区。图4中的一个差别在于沟道M2和M4是作为右侧堆叠体的顶部沟道和中间沟道来定位，而非作为右侧堆叠体的底部沟道和中间沟道。连接结构411a在水平方向上延伸以将堆叠体的M1和M2的第一对面对的S/D区彼此物理连接。类似地，连接结构411b在水平方向上延伸以将堆叠体的M3和M4的第二对面对的S/D区彼此物理连接。连接结构411a与图6的Q！相对应，而连接结构411b与图6的Q相对应。M5和M6的面对的S/D区保持分离。局部金属互连结构将晶体管电连接以形成SRAM单元，其中，电连接由节点101来表示。在图1的实施例中，第一金属互连结构131a和第二金属互连结构131b接触M5和M6的被维持为彼此物理分离的面对的S/D区。
图5A至图5F是在制作图4的3D SRAM的工艺期间形成的中间结构的截面。用于形成图4的器件的最初处理步骤与被执行以形成图1的器件的那些步骤的类似之处在于：首先在一个堆叠体中形成S/D区，同时保护其他堆叠体，并且然后渐进地显露另一堆叠体的沟道端以形成第二堆叠体(右侧堆叠体)上的对应S/D区。用于形成图4的器件的最初处理步骤与图3A至图3E类似，并产生图5A的结构，图5A示出了用保护膜416覆盖的N+S/D区和由氧化物418保护的堆叠体420。
接下来，按从上到下的方向露出第二纳米沟道堆叠体420的一部分，同时将定位在该部分下方的一个或多个纳米沟道保持为被覆盖。可以通过定向地刻蚀氧化物直到露出沟道为止的反应性离子刻蚀(RIE)来执行该步骤。露出的该部分可以展现一个或多个纳米沟道的端。在图5B中的示例中，露出沟道M4和M2，而将沟道M6保持为被覆盖。然后，针对沟道M4和M2生长P+外延S/D区415，在此之后在右侧堆叠体420的P+S/D区上方进行如高K膜的保护性膜416的选择性沉积，如图5B中展示。
通过反应性离子刻蚀移除覆盖右边的垂直堆叠体420的端的其余氧化物，这露出未来的N+S/D区413。然后，在右侧的堆叠体120上生长N+外延S/D区114，在此之后从所有S/D区移除保护性膜，其中，两个堆叠体都完成了并且每个堆叠体具有不同的S/D形成。在这个时候，针对3D SRAM形成了所有S/D区，如图5C中示出的。
然后，在衬底上沉积氧化物或绝缘体以覆盖6T 3D单元的所有S/D区，并进行背抛光，随后进行刻蚀步骤以露出M3/M4的S/D边缘440和M1/M2的S/D边缘450，如图5D中示出的。
在图5E中，生长连接材料460以将M3区和M4区连接在一起，并将M1区和M2区连接在一起。注意，M5/M6区将不会一起生长，因为它们由氧化物418覆盖。这些晶体管保持分离以变为通路晶体管。图5E’示出了图5E的替代方案。如所见，可以在M3区与M4区之间以及在M1区与M2区之间留下小的间距。在形成如图5E或图5E’中示出的连接结构之后，使用湿式氧化物刻蚀来露出M1至M4晶体管的N+区和P+区的其余边缘。然后，在连接结构和所暴露边缘上沉积如Ru的金属470，如图5F中所见。其中，如图5E’中示出，部分地生长连接材料460，金属470填充间距来完成连接结构。可以将Ru抛光，并且然后可以执行硅化物自对齐，然后进行剥离以形成良好的连接。在这个时候，形成了成对的倒相SRAM单元的S/D区，并且通路晶体管的S/D区并不连接并且可以在SRAM电路中单独地存取。
用于完成SRAM电路的进一步步骤包括形成局部互连件、替换栅极处理、以及在栅极切割之后进行附加金属化(未示出)。步骤可以包括：TiN、TaN、TiAl沉积，替换金属栅极p型功函数金属(RMG PWFM)移除，RMG结束，栅极切割(CMG)，和形成M0和M1双镶嵌金属层水平和垂直连接，其中，M0是指堆叠体的下部金属层，而M1是指堆叠体的上部金属层。可以使用垂直通孔将布线连接到M0层和M1层，如本领域中已知的。
取决于器件的类型(PFET或NFET)，功函数金属层可以是p型功函数层或n型功函数层。p型功函数层包括选自但不限于包括以下各项的群组的金属：氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)或它们的组合。n型功函数层包括选自但不限于包括以下各项的群组的金属：钛(Ti)、铝(Al)、碳化钽(TaC)、碳氮化钽(TaCN)、碳硅化钽(TaSiN)、碳硅化钛(TiSiN)或它们的组合。金属填充层可以包括铝(Al)、钨(W)、钴(Co)和/或其他合适的材料。
在双镶嵌工艺中，该结构经历扩散势垒刻蚀步骤，在该扩散势垒刻蚀步骤之后沉积通孔电介质。然后，刻蚀步骤形成间距，在该间距中形成线路和通孔。
使用物理气相沉积(PVD)来沉积钽(Ta)和氮化钽(TaN)材料的薄势垒层。Ta用于形成衬垫，而TaN用于结构中的势垒。经由物理气相沉积(PVD)由铜晶种势垒涂布该势垒层。并且最终，用铜来电镀该结构并使用化学机械抛光(CMP)对该结构进行平面抛光。
为了清晰起见，已经呈现了如本文描述的不同步骤的讨论顺序。通常，这些步骤可以以任何合适的顺序执行。另外，尽管可能在本披露内容的不同地方讨论了本文的每个不同特征、技术、配置等，但是旨在每个构思可以彼此独立地或彼此组合地执行。相应地，可以以许多不同方式来体现和查看本披露内容的方面。
在前面的描述中，已经陈述了具体细节，比如处理系统的特定几何结构以及对其中使用的各种部件和工艺的描述。然而，应理解，可以在脱离这些具体细节的其他实施例中实践本文的技术，并且这样的细节是出于解释而非限制的目的。已参考附图描述了本文披露的实施例。类似地，出于解释的目的，已陈述了具体的数字、材料和配置以便提供透彻的理解。然而，可以在不具有这样的具体细节的情况下实践实施例。具有基本上相同的功能构造的部件由相似的附图标记表示，并且因此可以省略任何多余的描述。
已将各种技术描述为多个不连续的操作以辅助理解各种实施例。描述的顺序不应当解释为暗指这些操作一定是依赖于顺序的。实际上，这些操作不需要按呈现的顺序执行。可以按与所描述的实施例不同的顺序来执行所描述的操作。在附加实施例中，可以执行各种附加操作和/或可以省略所描述的操作。
如本文所使用的，“衬底”或“目标衬底”通常是指根据本发明被处理的对象。衬底可以包括器件(尤其是半导体或其他电子器件)的任何材料部分或结构，并且可以例如是基础衬底结构(比如半导体晶片、光罩)、或基础衬底结构上的层或上覆于基础衬底结构的层(比如薄膜)。因此，衬底不限于已图案化或未图案化的任何特定基础结构、下伏层或上覆层，而是设想为包括任何这样的层或基础结构、以及层和/或基础结构的任何组合。该描述可以参考特定类型的衬底，但这仅出于说明性目的。
本领域的技术人员还将理解，可以对上文阐释的技术操作做出许多改变，但仍然会实现本发明的相同目的。本披露内容的范围旨在涵盖这些改变。因此，本发明的实施例的前述描述不旨在是限制性的。相反，在所附权利要求中呈现了对本发明实施例的任何限制。

Claims (20)

1.一种制作半导体器件的方法，该方法包括：
在衬底上形成第一晶体管结构的第一堆叠体，每个第一晶体管结构包括沿着该衬底的表面在水平方向上延伸的沟道和形成于该沟道的相反端上的一对S/D区，其中，沿着该衬底的厚度方向在垂直方向上堆叠这些第一晶体管结构，使得该第一堆叠体的沟道区定位在彼此上方并且该第一堆叠体的S/D区定位在彼此上方；
在该衬底上与该第一堆叠体相邻地形成第二晶体管结构的第二堆叠体，每个第二晶体管结构包括在该水平方向上延伸的沟道和形成于该沟道的相反端上的一对S/D区，其中，沿着该垂直方向堆叠这些第二晶体管结构，使得该第二堆叠体的沟道区定位在彼此上方并且该第二堆叠体的S/D区定位在彼此上方，该第二堆叠体与该第一堆叠体相邻地形成，使得在该第一堆叠体的一端处的堆叠S/D区面对在该第二堆叠体的一端处的相应经堆叠S/D区；
通过形成连接结构来连接该第一堆叠体和该第二堆叠体的第一对面对的S/D区，该连接结构在该水平方向上延伸以将该第一对面对的S/D区彼此物理连接；
将该第一堆叠体和该第二堆叠体的第二对面对的S/D区维持为彼此物理分离的一对分离的面对的S/D区；以及
形成连接到该第二对面对的S/D区的相应S/D区的第一金属互连结构和第二金属互连结构。
2.如权利要求1所述的方法，其中，形成该第一堆叠体和该第二堆叠体包括：
形成该第一堆叠体的沟道；
与该第一堆叠体相邻地形成该第二堆叠体的沟道；
形成该第一堆叠体的S/D区，同时用保护性材料来覆盖该第二堆叠体的区域；以及
形成该第二堆叠体的S/D区，同时用保护性材料覆盖该第一堆叠体的区域。
3.如权利要求2所述的方法，其中，形成该第一堆叠体的S/D区包括在该第一堆叠体的所有沟道上同时形成相同导电类型的S/D区。
4.如权利要求3所述的方法，其中，形成该第二堆叠体的S/D区包括：
在该第二堆叠体的沟道中的一个沟道上形成第一导电类型的S/D区，同时用保护性材料来覆盖该第二堆叠体的其他沟道；以及
在该第二堆叠体的沟道中的另一个沟道上形成第二导电类型的S/D区，同时用保护性材料来覆盖该第一导电类型的S/D区。
5.如权利要求1所述的方法，其中，连接第一对面对的S/D区包括从该第一对中的每个S/D区朝向该第一对面对的S/D区中的每个其他S/D区生长连接材料。
6.如权利要求5所述的方法，其中，该生长包括从该第一对中的每个S/D区朝向该第一对面对的S/D区中的每个其他S/D区生长该连接材料，直到该连接材料接合以将该第一对面对的S/D区的S/D区彼此物理连接为止。
7.如权利要求6所述的方法，进一步包括在该连接材料上形成金属。
8.如权利要求5所述的方法，其中，该生长包括从该第一对中的每个S/D区朝向该第一对面对的S/D区中的每个其他S/D区生长该连接材料，而不接合该连接材料。
9.如权利要求8所述的方法，进一步包括在该连接材料上形成金属，使得该金属接合该连接材料以将该第一对面对的S/D区的S/D区彼此物理连接。
10.一种三维(3D)半导体器件，包括：
第一晶体管结构的第一堆叠体，这些第一晶体管结构的第一堆叠体形成于衬底上，每个第一晶体管结构包括沿着该衬底的表面在水平方向上延伸的沟道和形成于该沟道的相反端上的一对S/D区，其中，沿着该衬底的厚度方向沿着垂直方向堆叠这些第一晶体管结构，使得该第一堆叠体的沟道区定位在彼此上方并且该第一堆叠体的S/D区定位在彼此上方；
第二晶体管结构的第二堆叠体，这些第二晶体管结构的第二堆叠体在该衬底上与该第一堆叠体相邻地形成，每个第二晶体管结构包括在该水平方向上延伸的沟道和形成于该沟道的相反端上的一对S/D区，其中，沿着该垂直方向堆叠这些第二晶体管结构，使得该第二堆叠体的沟道区定位在彼此上方并且该第二堆叠体的S/D区定位在彼此上方，该第二堆叠体与该第一堆叠体相邻地形成，使得在该第一堆叠体的一端处的经堆叠S/D区面对在该第二堆叠体的一端处的相应经堆叠S/D区；
连接结构，该连接结构在该水平方向上延伸以将第一对面对的S/D区彼此物理连接；以及
第一金属互连结构和第二金属互连结构，该第一金属互连结构和该第二金属互连结构连接到该第一堆叠体和该第二堆叠体的第二对面对的S/D区中的相应S/D区，该第一堆叠体和该第二堆叠体的该第二对面对的S/D区被彼此物理分离成彼此物理分离的一对分离的面对的S/D区。
11.如权利要求10所述的3D半导体器件，其中，该第一堆叠体和该第二堆叠体中的至少一个具有都为相同导电类型的S/D区。
12.如权利要求10所述的3D半导体器件，其中，该第一堆叠体和该第二堆叠体中的至少一个具有不同导电类型的S/D区。
13.如权利要求10所述的3D半导体器件，其中，该连接结构包括将该第一对面对的S/D区的S/D区彼此物理连接的外延生长的连接材料。
14.如权利要求10所述的3D半导体器件，其中，该连接结构包括：
外延生长的连接材料，该外延生长的连接材料未将该第一对面对的S/D区的S/D区连接；以及
金属，该金属形成于该连接材料上，使得该金属接合该连接材料以将该第一对面对的S/D区的S/D区彼此物理连接。
15.一种制作半导体器件的方法，该方法包括：
与晶体管沟道的第二堆叠体相邻地形成晶体管沟道的第一堆叠体，晶体管沟道的这些堆叠体是水平地延伸并垂直对齐的全环绕栅极晶体管沟道，其中，晶体管沟道定位在彼此上方；
在该第一堆叠体的晶体管沟道上形成第一源极/漏极区，同时覆盖该第二堆叠体的晶体管沟道；
在该第二堆叠体的晶体管沟道上形成源极/漏极区，同时覆盖该第一堆叠体上的源极/漏极区，其中，在该第二堆叠体的晶体管沟道上形成源极/漏极区是通过逐步露出沟道端以选择性地形成N掺杂源极/漏极区或P掺杂源极/漏极区来执行的；
在该第一堆叠体与该第二堆叠体之间使第一相邻源极/漏极区一起生长，同时将第二相邻源极/漏极区维持为彼此物理分离；以及
将该第一堆叠体和该第二堆叠体中的晶体管电连接以形成SRAM单元。
16.如权利要求15所述的方法，其中，使第一相邻源极/漏极区一起生长形成用于该SRAM单元的一对倒相晶体管的源极/漏极连接。
17.如权利要求16所述的方法，其中，将第二相邻源极/漏极区维持为彼此物理分离形成该SRAM单元的通路晶体管。
18.如权利要求17所述的方法，其中，该SRAM单元是六晶体管SRAM单元，该方法进一步包括：在该第一堆叠体与该第二堆叠体之间一起生长第三第一相邻源极/漏极区以形成用于该SRAM单元的另一对倒相晶体管，同时将第二相邻源极/漏极区维持为彼此物理分离。
19.如权利要求18所述的方法，进一步包括形成被定位为该第一堆叠体和该第二堆叠体的顶部沟道的这些通路晶体管。
20.如权利要求18所述的方法，进一步包括形成被定位为该第一堆叠体和该第二堆叠体的底部沟道的这些通路晶体管。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11133310B2 (en) * 2019-10-03 2021-09-28 Tokyo Electron Limited Method of making multiple nano layer transistors to enhance a multiple stack CFET performance
US11652140B2 (en) * 2021-02-25 2023-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same
US20220336473A1 (en) * 2021-04-14 2022-10-20 Samsung Electronics Co., Ltd. Selective double diffusion break structures for multi-stack semiconductor device
US11670363B2 (en) * 2021-04-23 2023-06-06 Arm Limited Multi-tier memory architecture
KR20240044064A (ko) * 2022-09-28 2024-04-04 삼성전자주식회사 3차원 반도체 소자 및 그의 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3127862B1 (en) 2015-08-06 2018-04-18 IMEC vzw A method of manufacturing a gate-all-around nanowire device comprising two different nanowires
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US10553678B2 (en) 2017-11-02 2020-02-04 International Business Machines Corporation Vertically stacked dual channel nanosheet devices
US10553696B2 (en) 2017-11-21 2020-02-04 International Business Machines Corporation Full air-gap spacers for gate-all-around nanosheet field effect transistors
US10685887B2 (en) 2017-12-04 2020-06-16 Tokyo Electron Limited Method for incorporating multiple channel materials in a complimentary field effective transistor (CFET) device

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