KR20220122650A - 3d 트랜지스터 스택 간의 연결을 사용하여 6 트랜지스터 sram 셀을 제조하는 방법 - Google Patents

3d 트랜지스터 스택 간의 연결을 사용하여 6 트랜지스터 sram 셀을 제조하는 방법 Download PDF

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KR20220122650A
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forming
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마크 가드너
에이치. 짐 풀포드
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도쿄엘렉트론가부시키가이샤
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    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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Abstract

반도체 디바이스를 제조하는 방법은 기판 상에 제1 트랜지스터 구조물의 제1 스택을 형성하는 단계, 및 제1 스택에 인접한 기판 상에 제2 트랜지스터 구조물의 제2 스택을 형성하는 단계를 포함한다. 제2 스택은 제1 스택의 단부에서 적층된 S/D 영역이 제2 스택의 단부에서 각각의 적층된 S/D 영역에 대향하도록 제1 스택에 인접하게 형성된다. 제1 및 제2 스택의 대향하는 S/D 영역의 제1 쌍은, 수평 방향으로 연장되어 제1 쌍의 대향하는 S/D 영역을 서로 물리적으로 연결하는 연결 구조물을 형성함으로써 연결된다. 제1 및 제2 스택의 대향하는 S/D 영역의 제2 쌍은 서로 물리적으로 분리된 대향하는 S/D 영역의 분리된 쌍으로서 유지된다. 제1 및 제2 금속 상호 연결 구조물은 대향하는 S/D 영역의 제2 쌍의 각 S/D 영역에 연결된다.

Description

3D 트랜지스터 스택 간의 연결을 사용하여 6 트랜지스터 SRAM 셀을 제조하는 방법
관련 특허 및 출원에 대한 상호 참조
본 출원은 미국 특허 가출원 번호 62/956,038(출원일: 2019년 12월 31일) 및 미국 특허 정규 출원 번호 17/090,501(출원일: 2020년 11월 5일)(이들 출원 문헌은 전체 내용이 본 명세서에 포함됨)에 대한 우선권 및 출원일의 이점을 주장한다.
기술 분야
본 발명은 집적 회로 및 3D 마이크로 전자 디바이스를 제조하는 것에 관한 것이다.
반도체 디바이스를 (특히 마이크로 규모로) 제조할 때 성막 증착, 에칭 마스크 생성, 패터닝, 재료 에칭과 제거 및 도핑 처리와 같은 다양한 제조 공정이 실행된다. 이러한 공정은 기판 상에 원하는 반도체 디바이스 요소를 형성하기 위해 반복적으로 수행된다. 역사적으로 마이크로 제조를 통해 트랜지스터는 활성 디바이스 평면 위에 형성된 배선/금속화를 통해 하나의 평면에 생성되어 2차원(2D) 회로 또는 2D 제조를 특징으로 하였다. 스케일링 노력은 2D 회로에서 단위 면적당 트랜지스터의 수를 크게 증가시켰지만 스케일링이 한 자릿수 나노미터 반도체 디바이스 제조 노드에 진입함에 따라 스케일링 노력은 더 큰 도전에 직면해 있다. 2차원 트랜지스터 밀도 스케일링의 접촉된 게이트 피치는 제조 변동성과 디바이스의 정전기 한계로 인해 스케일링 한계에 도달한다. 수직 채널 게이트-올-어라운드 트랜지스터와 같은 새로운 트랜지스터 설계는 일부 접촉된 게이트 피치 스케일링 한계를 극복할 수 있지만, 저항, 커패시턴스 및 신뢰성 문제로 인해 와이어 피치 스케일링이 제한되어 트랜지스터를 회로에 배선할 수 있는 밀도가 제한된다. 반도체 디바이스 제조사는 트랜지스터가 서로 상하로 적층된 3차원(3D) 반도체 회로에 대한 열망을 표명해 왔다.
본 '발명의 내용' 란은 본 발명 또는 청구된 발명의 모든 실시형태 및/또는 점진적으로 새로운 양태를 제시하는 것이 아니라는 점에 유의해야 한다. 대신, 본 '발명의 내용' 란은 종래 기술에 비해 상이한 실시형태 및 대응하는 신규성 논점에 대한 예비 논의만을 제공한다. 본 발명 및 실시형태의 추가적인 세부사항 및/또는 가능한 관점에 대해서는 아래에서 추가로 논의되는 본 발명의 상세한 설명 란 및 대응하는 도면을 참조하면 된다.
양태(1)는 반도체 디바이스를 제조하는 방법을 포함한다. 방법은 기판 상에 제1 트랜지스터 구조물의 제1 스택을 형성하는 단계를 포함하고, 각각의 제1 트랜지스터 구조물은 기판의 표면을 따라 수평 방향으로 연장되는 채널, 및 이 채널의 양 단부 상에 형성된 한 쌍의 S/D 영역을 포함한다. 제1 트랜지스터 구조물은 제1 스택의 채널 영역이 서로 상하로 위치되고 제1 스택의 S/D 영역이 서로 상하로 위치되도록 기판의 두께 방향을 따라 수직 방향으로 적층된다. 제2 트랜지스터 구조물의 제2 스택은 제1 스택에 인접한 기판 상에 형성되고, 각각의 제2 트랜지스터 구조물은 수평 방향으로 연장되는 채널, 및 이 채널의 양 단부 상에 형성된 한 쌍의 S/D 영역을 포함하고, 제2 트랜지스터 구조물은 제2 스택의 채널 영역이 서로 상하로 위치되고 제2 스택의 S/D 영역이 서로 상하로 위치되도록 수직 방향을 따라 적층된다. 제2 스택은 제1 스택의 단부에서 적층된 S/D 영역이 제2 스택의 단부에서 각각의 적층된 S/D 영역에 대향하도록 제1 스택에 인접하게 형성된다. 제1 및 제2 스택의 대향하는 S/D 영역의 제1 쌍은, 수평 방향으로 연장되어 제1 쌍의 대향하는 S/D 영역을 서로 물리적으로 연결하는 연결 구조물을 형성함으로써 연결된다. 제1 및 제2 스택의 대향하는 S/D 영역의 제2 쌍은 서로 물리적으로 분리된 대향하는 S/D 영역의 분리된 쌍으로서 유지된다. 제1 및 제2 금속 상호 연결 구조물은 대향하는 S/D 영역의 제2 쌍의 각 S/D 영역에 연결된다.
양태(2)는 양태(1)에 있어서, 제1 스택과 제2 스택을 형성하는 단계는 제1 스택의 채널을 형성하는 단계, 제1 스택에 인접한 제2 스택의 채널을 형성하는 단계, 제2 스택의 영역이 보호 재료로 덮인 동안 제1 스택의 S/D 영역을 형성하는 단계, 및 제1 스택의 영역이 보호 재료로 덮인 동안 제2 스택의 S/D 영역을 형성하는 단계를 포함하는, 방법을 포함한다.
양태(3)는 양태(2)에 있어서, 제1 스택의 S/D 영역을 형성하는 단계는 제1 스택의 모든 채널 상에 동일한 전도성 유형의 S/D 영역을 동시에 형성하는 단계를 포함하는, 방법을 포함한다.
양태(4)는 양태(3)에 있어서, 제2 스택의 S/D 영역을 형성하는 단계는 제2 스택의 다른 채널이 보호 재료로 덮인 동안 제2 스택의 채널 중 하나에 제1 전도성 유형의 S/D 영역을 형성하는 단계, 및 제1 전도성 유형의 S/D 영역이 보호 재료로 덮인 동안 제2 스택의 채널 중 다른 하나에 제2 전도성 유형의 S/D 영역을 형성하는 단계를 포함하는, 방법을 포함한다.
양태(5)는 양태(1)에 있어서, 제1 쌍의 대향하는 S/D 영역을 연결하는 단계는 제1 쌍의 각 S/D 영역으로부터 대향하는 S/D 영역의 제1 쌍의 각각 다른 S/D 영역을 향해 연결 재료를 성장시키는 단계를 포함하는, 방법을 포함한다.
양태(6)는 양태(5)에 있어서, 성장시키는 단계는 연결 재료가 대향하는 S/D 영역의 제1 쌍의 S/D 영역을 서로 물리적으로 연결시키도록 결합할 때까지 제1 쌍의 각 S/D 영역으로부터 대향하는 S/D 영역의 제1 쌍의 각각 다른 S/D 영역을 향해 연결 재료를 성장시키는 단계를 포함하는, 방법을 포함한다.
양태(7)는 양태(6)에 있어서, 연결 재료 상에 금속을 형성하는 단계를 더 포함하는, 방법을 포함한다.
양태(8)는 양태(5)에 있어서, 성장시키는 단계는 연결 재료와 결합하지 않고 제1 쌍의 각 S/D 영역으로부터 대향하는 S/D 영역의 제1 쌍의 각각 다른 S/D 영역을 향해 연결 재료를 성장시키는 단계를 포함하는, 방법을 포함한다.
양태(9)는 양태(8)에 있어서, 금속이 상기 연결 재료와 결합하여 대향하는 S/D 영역의 제1 쌍의 S/D 영역을 서로 물리적으로 연결하도록 연결 재료 상에 금속을 형성하는 단계를 더 포함하는, 방법을 포함한다.
양태(10)는 기판 상에 형성된 제1 트랜지스터 구조물의 제1 스택을 포함하는 3차원(3D) 반도체 디바이스를 포함하고, 각각의 제1 트랜지스터 구조물은 기판의 표면을 따라 수평 방향으로 연장되는 채널, 및 이 채널의 양 단부 상에 형성된 한 쌍의 S/D 영역을 포함한다. 제1 트랜지스터 구조물은 제1 스택의 채널 영역이 서로 상하로 위치되고 제1 스택의 S/D 영역이 서로 상하로 위치되도록 기판의 두께 방향을 따라 수직 방향을 따라 적층된다. 제2 트랜지스터 구조물의 제2 스택은 제1 스택에 인접한 기판 상에 형성되고, 각각의 제2 트랜지스터 구조물은 수평 방향으로 연장되는 채널, 및 이 채널의 양 단부 상에 형성된 한 쌍의 S/D 영역을 포함한다. 제2 트랜지스터 구조물은 제2 스택의 채널 영역이 서로 상하로 위치되고 제2 스택의 S/D 영역이 서로 상하로 위치되도록 수직 방향을 따라 적층되고, 제2 스택은 제1 스택의 단부에서 적층된 S/D 영역이 제2 스택의 단부에서 각각의 적층된 S/D 영역에 대향하도록 제1 스택에 인접하게 형성된다. 연결 구조물은 수평 방향으로 연장되어 제1 쌍의 대향하는 S/D 영역을 서로 물리적으로 연결한다. 제1 및 제2 금속 상호 연결 구조물은 제1 및 제2 스택의 대향하는 S/D 영역의 제2 쌍의 각 S/D 영역에 연결되고, 대향하는 S/D 영역의 제2 쌍은 서로 물리적으로 분리된 대향하는 S/D 영역의 분리된 쌍으로서 제1 및 제2 스택의 서로로부터 물리적으로 분리된다.
양태(11)는 양태(10)에 있어서, 제1 스택과 제2 스택 중 적어도 하나는 모두 동일한 전도성 유형의 S/D 영역을 갖는, 디바이스를 포함한다.
양태(12)는 양태(10)에 있어서, 제1 스택과 제2 스택 중 적어도 하나는 상이한 전도성 유형의 S/D 영역을 갖는, 디바이스를 포함한다.
양태(13)는 양태(10)에 있어서, 연결 구조물은 대향하는 S/D 영역의 제1 쌍의 S/D 영역을 서로 물리적으로 연결하는 에피택셜 성장된 연결 재료를 포함하는, 디바이스를 포함한다.
양태(14)는 양태(10)에 있어서, 연결 구조물은 대향하는 S/D 영역의 제1 쌍의 S/D 영역을 연결하지 않는 에피택셜 성장된 연결 재료, 및 금속이 연결 재료와 결합하여 대향하는 S/D 영역의 제1 쌍의 S/D 영역을 서로 물리적으로 연결하도록, 연결 재료 상에 형성된 금속을 포함하는, 디바이스를 포함한다.
양태(15)는 반도체 디바이스를 제조하는 방법을 포함한다. 방법은 트랜지스터 채널의 제2 스택에 인접한 트랜지스터 채널의 제1 스택을 형성하는 단계로서, 트랜지스터 채널의 스택은, 수평으로 연장되고, 트랜지스터 채널이 서로 상하로 위치된다는 점에서 수직으로 정렬되는 게이트-올-어라운드 트랜지스터 채널인, 트랜지스터 채널의 제1 스택을 형성하는 단계, 및 제2 스택의 트랜지스터 채널이 덮인 동안 제1 스택의 트랜지스터 채널 상에 제1 소스/드레인 영역을 형성하는 단계를 포함한다. 소스/드레인 영역은 제1 스택 상의 소스/드레인 영역이 덮인 동안 제2 스택의 트랜지스터 채널 상에 형성되고, 여기서 제2 스택의 트랜지스터 채널 상에 소스/드레인 영역을 형성하는 단계는 N-도핑된 또는 P-도핑된 소스/드레인 영역을 선택적으로 형성하기 위해 채널 단부를 단계적으로 드러내며 실행된다. 제1 인접한 소스/드레인 영역은 제2 인접한 소스/드레인 영역을 서로 물리적으로 분리된 상태로 유지하면서 제1 스택과 제2 스택 사이에서 함께 성장된다. 제1 스택과 제2 스택의 트랜지스터는 SRAM 셀을 형성하기 위해 전기적으로 연결된다.
양태(16)는 양태(15)에 있어서, 제1 인접한 소스/드레인 영역을 함께 성장시키는 단계는 SRAM 셀용 트랜지스터의 인버터 쌍을 위한 소스/드레인 연결을 형성하는, 방법을 포함한다.
양태(17)는 양태(16)에 있어서, 제2 인접한 소스/드레인 영역을 서로 물리적으로 분리된 상태로 유지하는 단계는 SRAM 셀의 패스 트랜지스터(pass transistor)를 형성하는, 방법을 포함한다.
양태(18)는 양태(17)에 있어서, SRAM 셀은 6 트랜지스터 SRAM 셀이고, 방법은 제2 인접한 소스/드레인 영역을 서로 물리적으로 분리된 상태로 유지하면서 SRAM 셀용 트랜지스터의 다른 인버터 쌍을 형성하기 위해 제1 스택과 제2 스택 사이에서 세 번째 제1 인접한 소스/드레인 영역을 함께 성장시키는 단계를 더 포함하는, 방법을 포함한다.
양태(19)는 양태(18)에 있어서, 제1 스택과 제2 스택의 상부 채널로서 위치된 패스 트랜지스터를 형성하는 단계를 더 포함하는, 방법을 포함한다.
양태(20)는 양태(18)에 있어서, 제1 스택과 제2 스택의 하부 채널로서 위치된 패스 트랜지스터를 형성하는 단계를 더 포함하는, 방법을 포함한다.
예시적인 실시형태에 대한 전술한 일반적인 설명 및 이에 대한 이하의 상세한 설명은 단지 본 발명의 교시의 예시적인 양태일 뿐 본 발명을 제한하는 것이 아니다.
본 발명 및 본 발명에 수반되는 많은 이점은 첨부된 도면과 관련하여 고려될 때 이하의 상세한 설명을 참조하면 더 잘 이해되기 때문에 본 발명 및 본 발명에 수반되는 많은 이점에 대한 보다 완전한 이해는 쉽게 얻어질 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 예시적인 3D 반도체 디바이스를 도시하는 기판 세그먼트의 단면도이다.
도 2는 본 발명의 실시예에 따른 3D 반도체 디바이스를 형성하기 위한 흐름도이다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 도 3g, 도 3h, 도 3i, 도 3j, 도 3k, 도 3l, 도 3m, 도 3ma 및 도 3n은 도 1의 SRAM 셀을 형성하는 예시적인 공정의 중간 구조물의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 예시적인 3D 반도체 디바이스를 도시하는 기판 세그먼트의 단면도이다.
도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5ea 및 도 5f는 도 4의 SRAM 셀을 형성하는 예시적인 공정의 중간 구조물의 단면도이다.
도 6은 SRAM 셀의 회로도를 도시한다.
도면에서, 동일한 참조 부호는 여러 도면에 걸쳐 동일하거나 대응하는 부분을 나타낸다. 또한, 본 명세서에서 사용된 단수형 표현은, 달리 언급되지 않는 한, 일반적으로 "하나 이상의" 요소를 의미한다. 도면은, 달리 명시되지 않는 한, 일반적으로 축척에 맞게 그려지지 않았거나, 개략적인 구조 또는 흐름도를 예시한다.
또한, "대략", "대략적인", "약"이라는 용어와 이와 유사한 용어는 일반적으로 20%, 10%, 또는 바람직하게는 5%의 마진 내에서 식별된 값을 포함하는 범위를 의미하거나 이들 값 사이의 임의의 값을 의미한다.
또한, 도면에 예시된 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)의 관계를 용이하게 설명하기 위해 본 명세서에서 "밑에", "아래", "하위", "위에", "상위", "상부" 등과 같은 공간적으로 상대적인 용어가 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 더하여 사용 또는 동작 시 장치의 다른 배향을 포함하는 것으로 의도된다. 장치는 달리 (90도 회전되거나 다른 배향으로) 배향될 수 있고, 본 명세서에 사용된 공간적으로 상대적인 설명어도 이에 따라 해석될 수 있다.
본 명세서 전체에 걸쳐 "일 실시형태" 또는 "실시형태"라는 언급은 실시형태와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 적어도 하나의 실시형태에 포함됨을 의미할 뿐, 이것이 모든 실시형태에 존재한다는 것을 나타내는 것은 아니다. 따라서, 본 명세서 전체에 걸쳐 다양한 곳에서 "일 실시형태에서"라는 어구의 등장은 반드시 동일한 실시형태를 나타내는 것은 아니다. 또한, 특정 특징, 구조, 재료, 또는 특성은 하나 이상의 실시형태에서 임의의 적절한 방식으로 조합될 수 있다.
배경 기술 란에서 언급한 바와 같이, 반도체 디바이스 제조사는 트랜지스터가 서로 상하로 적층된 3차원(3D) 반도체 회로에 대한 요구를 표명해 왔다. 3D 집적은 임계 치수 스케일링의 불가피한 포화를 극복하기 위한 옵션이다. 3D 집적, 즉 다수의 디바이스의 수직 적층은 면적이 아니라 부피로 트랜지스터 밀도를 증가시켜 이러한 스케일링 한계를 극복할 수 있다. 수직 적층은 3D NAND를 채택하는 플래시 메모리 산업에서 성공적으로 시연되고 구현되었지만 랜덤 논리 회로 설계에 적용하는 것은 훨씬 더 어렵다. 예를 들어 CPU 또는 GPU 제품에서 사용된 주류 CMOS VLSI 스케일링은 반도체 로드맵을 향상시키기 위한 주요 수단으로 3D 집적을 조사하고 있고 이에 따라 구현 가능한 기술을 요구한다.
본 발명의 기술은 예를 들어 연결을 제거하고 레이아웃 및 트랜지스터 연결을 단순화함으로써 3D 논리 회로 집적을 실현 가능하게 만드는 중요한 문제를 극복한다. 연결 공간이 줄어들기 때문에 3D 레이아웃 크기가 축소된다. 더욱이, 본 발명의 3D 스택의 모든 트랜지스터는 정적 랜덤 액세스 메모리(SRAM)를 포함하는 메모리 및 논리 셀에 사용될 수 있다.
SRAM 셀은 2개의 인버터 트랜지스터 쌍(M2/M1 및 M4/M3)을 포함한다. 본 발명의 기술은 이러한 디바이스의 소스/드레인 영역을 연결하는 방법 및 설계를 포함한다. 몇 가지 장점이 실현된다. 두 개의 연결을 제거할 수 있다. 연결 공간이 줄어들기 때문에 레이아웃 크기가 축소된다. 또한, 패스 트랜지스터를 분리할 수 있고, 매립 전력 레일을 통합할 수 있다.
본 발명의 양태는 SRAM(정적 랜덤 액세스 메모리) 셀과 같은 인버터 평면을 갖는 3D 논리 디바이스를 설명한다. 본 발명의 방법은 SRAM 스케일링을 위한 성장된 에피택셜 연결을 위한 공정 흐름을 포함한다. 일 실시예는 상부에 SRAM, NMOS 액세스 트랜지스터를 갖는 3D 트랜지스터 스택 사이에 성장된 실리콘 연결을 포함한다. 다른 실시예는 하부에 SRAM, NMOS 액세스 트랜지스터를 갖는 3D 트랜지스터 스택 사이에 성장된 실리콘 연결을 포함한다.
도 6은 SRAM 셀을 포함하는, 2개의 인버터(M1은 M2와 직렬이고, M3은 M4와 직렬임)와 2개의 패스 트랜지스터(M5 및 M6)를 갖는 SRAM 셀의 회로도이다. WL은 "워드 라인"을 나타내고, BL은 "비트 라인"을 나타낸다. BL!는 BL과 크기는 같지만 극성이 반대인 비트 라인을 나타낸다. 패스 트랜지스터(M5 및 M6)의 게이트는 워드 라인(WL)에 연결되고, M1과 M2의 게이트는 직렬이고 비트 라인(BL)에 연결된다는 점에 유의해야 한다. M2의 게이트는 비트 라인(BL)의 신호(WL로부터의 신호에 따라 M6에 의해 전달됨)를 반전시켜 BL의 신호 극성에 따라 M1이 ON이거나 M2가 ON이다. 유사하게, M3과 M4의 게이트는 직렬이고 비트 라인(BL!)에 연결된다. M4의 게이트는 비트 라인(BL)의 신호(WL로부터의 신호에 따라 M5에 의해 전달됨)를 반전시켜 BL!의 신호 극성에 따라 M3이 ON이거나 M4가 ON이다. VDD와 접지는 셀 내의 매립 전력 레일(BPR)에 의해 SRAM 셀에 연결된다. M2와 M4는 PMOS 디바이스이고, M1, M3, M5 및 M6은 NMOS 디바이스라는 점에 유의해야 한다. 그러나, 이 구성은 M2와 M4가 NMOS 디바이스이고, M1, M3, M5 및 M6이 PMOS 디바이스이도록 반전될 수 있다.
도 1은 본 발명의 실시예에 따른 예시적인 3D 반도체 디바이스를 도시하는 기판 세그먼트의 단면도이다. 이 예는 병렬 6T SRAM 셀을 통해 도 6의 SRAM 셀을 구현한다. 도 1의 실시예에서, 액세스 트랜지스터는 셀의 상부에 있고, 비트 라인(BL 및 BL!)과 워드 라인(WL)은 상부로부터 셀에 연결된다. Vdd와 GND용 매립 전력 레일은 셀 하부로부터 연결된다. 매립 전력 레일은 활성 디바이스 아래에 위치된 전력 레일이다. 매립 전력 레일은 벌크 실리콘 영역에 형성될 수 있다.
도 1에 도시된 바와 같이, 3D SRAM 셀은 서로 상하로 위치된 트랜지스터(M1, M3 및 M5)의 스택(110), 및 서로 상하로 위치된 트랜지스터(M2, M4 및 M6)의 스택(120)을 포함한다. 각각의 트랜지스터(M1-M6)는 기판의 표면을 따라 수평 방향으로 연장되는 채널과, 이 채널의 양 단부에 형성된 한 쌍의 S/D 영역을 포함한다. 도시된 바와 같이, 스택(110)은 N+ 에피택셜 S/D 영역(115)을 갖는 트랜지스터를 포함하는 반면, 스택(120)은 P+ 에피택셜 S/D 영역(114)과 N+ 에피택셜 S/D 영역 모두를 포함한다. 도 1의 실시예에서, 트랜지스터는 나노 채널로 구현된다. 나노 채널은 나노 시트 또는 나노 와이어를 나타낸다. 이 나노 채널은 게이트 재료가 채널의 단면 전체에 형성되거나 형성될 수 있다는 점에서 게이트-올-어라운드(GAA) 디바이스인 전계 효과 트랜지스터(FET)의 일부인 반도체 채널이다. 게이트-올-어라운드(GAAFET)는 게이트 재료가 모든 측면에서 채널 영역을 둘러싼다는 점을 제외하면 FinFET와 개념이 유사한 비평면 3D 트랜지스터이다. 설계에 따라 게이트-올-어라운드 FET는 두 개 이상의 유효 게이트를 가질 수 있다. 게이트-올-어라운드 FET는 게이트가 완전히 둘러싸고 있는 실리콘 나노 와이어 스택을 활용할 수 있다. 채널은 원형, 정사각형, 직사각형 또는 기타 형상일 수 있다. 나노 채널은 에피택셜 성장에 의해 형성될 수 있다. 예를 들어, 제1 에피택셜 스택은 제1 기판의 상측 표면에 형성된다. 예를 들어, CFET(상보적 FET) 공정 흐름 뒤에는 나노 스택 후 에피 성장이 뒤따를 수 있다.
또한 도 1에 도시된 바와 같이, 스택(110 및 120)은 스택(110)의 단부에서 적층된 S/D 영역이 스택(120)의 단부에서 각각의 적층된 S/D 영역에 대향하도록 서로 인접하게 형성된다. 연결 구조물(111a)은 수평 방향으로 연장되어 스택의 M1과 M2를 위한 제1 쌍의 대향하는 S/D 영역을 서로 물리적으로 연결한다. 유사하게, 연결 구조물(111b)은 수평 방향으로 연장되어 스택의 M3과 M4를 위한 제2 쌍의 대향하는 S/D 영역을 서로 물리적으로 연결한다. 연결 구조물(111a)은 도 6의 Q!에 해당하고, 연결 구조물(111b)은 도 6의 Q에 해당한다. M5와 M6을 위한 대향하는 S/D 영역은 분리된 상태로 유지된다. 로컬 금속 상호 연결 구조물은 트랜지스터를 전기적으로 연결하여 노드(101)로 나타낸 전기적 연결을 갖는 SRAM 셀을 형성한다. 도 1의 실시예에서, 제1 및 제2 금속 상호 연결 구조물(131a, 131b)은 서로 물리적으로 분리된 상태로 유지되는 M5와 M6의 대향하는 S/D 영역과 접촉한다.
도 2는 도 1의 SRAM 셀과 같은 3D 반도체 디바이스를 형성하기 위한 흐름도이다. 공정은 단계(201)에서 기판 상에 제1 트랜지스터 구조물의 제1 스택을 형성하는 것으로 시작한다. 각각의 제1 트랜지스터 구조물은 기판의 표면을 따라 수평 방향으로 연장되는 채널, 및 이 채널의 양 단부에 형성된 한 쌍의 S/D 영역을 포함한다. 제1 트랜지스터 구조물은 제1 스택의 채널 영역이 서로 상하로 위치되고 제1 스택의 S/D 영역이 서로 상하로 위치되도록 기판의 두께 방향을 따라 수직 방향으로 적층된다.
단계(203)에서, 제1 스택에 인접한 기판 상에 제2 트랜지스터 구조물의 제2 스택을 형성한다. 각각의 제2 트랜지스터 구조물은 기판의 표면을 따라 수평 방향으로 연장되는 채널, 및 이 채널의 양 단부 상에 형성된 한 쌍의 S/D 영역을 포함한다. 제2 트랜지스터 구조물은 제1 스택의 채널 영역이 서로 상하로 위치되고 제1 스택의 S/D 영역이 서로 상하로 위치되도록 기판의 두께 방향을 따라 수직 방향을 따라 적층된다. 트랜지스터 구조물의 제2 스택은 제1 스택의 단부에서 적층된 S/D 영역이 제2 스택의 단부에서 각각의 적층된 S/D 영역에 대향하도록 제1 스택에 인접하게 형성된다.
단계(205)에서, 수평 방향으로 연장되어 제1 쌍의 대향하는 S/D 영역을 서로 물리적으로 연결하는 연결 구조물을 형성함으로써 제1 및 제2 스택의 제1 쌍의 대향하는 S/D 영역을 연결한다. 연결은 제1 및 제2 스택의 대향하는 S/D 영역의 제2 쌍을 서로 물리적으로 분리된 대향하는 S/D 영역의 분리된 쌍으로서 유지하면서 수행된다.
단계(207)에서, 제2 쌍의 대향하는 S/D 영역을 서로 분리된 상태로 유지하면서 제2 쌍의 대향하는 S/D 영역의 각 S/D 영역에 제1 및 제2 금속 상호 연결 구조물을 연결한다.
도 3a 내지 도 3n은 도 2의 3D SRAM을 제조하는 공정 동안 형성된 중간 구조물의 단면도이다. 도 3a는 도 2의 트랜지스터(M1 - M6)를 형성하는 적층된 나노채널을 갖는 SRAM 셀의 단면을 도시한다. 초기 스택은 선택적으로 제거 및 대체될 수 있는 에피택셜로 성장된 반도체 재료의 교번하는 층을 사용하여 형성될 수 있음에 유의해야 한다. 일 예시적인 실시형태에서, 최대 약 12개 이상의 교번하는 실리콘 게르마늄(SiGe)과 실리콘 모노 평면 스택이 형성된다. 12개 미만의 층이 형성할 수 있음에 유의해야 한다. 다음으로, 에피택셜 스택은 에칭 마스크를 사용하여 핀 구조로 절단될 수 있다. SiGe 재료는 선택적으로 제거되고 유전체로 대체될 수 있다. 채널 재료의 도핑은 소스/드레인 형성 전 또는 후에 달성될 수 있다. 그 결과 GAA 채널의 수직 스택이 도 3a에 도시된 바와 같이 기판 상에 형성될 수 있다. 채널(M1-M6)을 보호하는 게이트 보호 재료(117)가 도시되어 있다. 향후 S/D 영역이 도시되지만 아직 형성되지는 않았다. 채널(M1, M3, M5 및 M6)은 향후 N+ 영역(113)을 갖는 반면, 채널(M4 및 M2)은 향후 P+ 영역(112)을 갖는다. Vdd와 접지 연결은 매립 전력 라인(도시되지 않음)을 사용하여 형성될 수 있다.
도 3a는 단 2개의 인접한 스택만을 도시하고 있지만, 본 발명의 공정에 의해 형성된 복수의 스택이 있을 수 있다. 예를 들어, 제1 스택 세트의 후방에서 연장되고/연장되거나 우측 및/또는 좌측으로 연장되는 제2 스택 세트가 있을 수 있다. 도 3a 내지 도 3n은 명확성을 위해 2개의 인접한 스택의 처리를 예시하는 것일 뿐, 기판 상에 형성되고 본 발명의 방법에 의해 처리될 수 있는 스택의 수를 제한하는 것으로 해석되어서는 안 된다.
각 채널은 상이한 재료 조성 및 도핑을 가지거나 균일한 재료를 가질 수 있다. 채널은 각각의 나노 채널을 완전히 둘러싸는 기능성 게이트로 후속 대체를 위해 그 위에 형성된 게이트 보호 재료(117)를 가질 수 있다. 비제한적인 예에서, 게이트 보호 재료는 높은-K 유전체일 수 있다. 비제한적인 예에서, 높은-K 유전체는 하프늄 실리콘 산화물(HfSiO), 하프늄 산화물(HfO2), 하프늄 크롬 산화물(HfCrO), 알루미나(Al2O3), 지르코늄 산화물(ZrO2), 란탄 산화물(La2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 스트론튬 티타네이트(SrTiO3), 스칸듐(III) 산화물(Sc2O3), 란탄 산화물(La2O3), 루테튬 산화물(Lu2O3), 니오븀(V) 산화물(Nb2O5), 탄탈륨 오산화물(Ta2O5), 또는 이들의 조합의 그룹 중에서 선택될 수 있다.
내부 스페이서(119)는 인접한 나노 채널로부터 각각의 나노 채널을 분리하는 데, 즉 M3으로부터 M1을 분리하고, M5로부터 M3을 분리하고, M4로부터 M2를 분리하고, M6으로부터 M4를 분리한다. 나노 채널 스택들 사이의 공간은 산화물 충전 재료 또는 기타 유전체로 채워질 수 있다. 비제한적인 예에서, 충전 재료는 SiO, SiO2, 실리콘 질화물, 질화물 산화물, 또는 기타 유전체일 수 있다. 기타 유전체는 낮은 또는 높은 K 유전체일 수 있으며, 여기서 K는 1.5 내지 3.0의 범위에 있다. 일부 예로는 불소(F) 도핑된 산화물, 탄소(C) 도핑된 산화물, 하프늄(H) 도핑된 산화물과 같은 산화물의 유도체, 또는 폴리이미드와 같은 기상 증착된 유기 재료, 또는 하프늄 실리케이트(HfSiO4), 지르코늄 실리케이트(ZrSiO4) 및 바륨 티타네이트(BaTiO3)와 같은 매우 다공성인 산화물이다.
도 3b에서, 산화물(118)(실리콘 산화물 또는 기타 유전체)이 증착되고 트랜지스터 스택의 상부까지 아래로 연마된다. 에칭 마스크(122)(포토레지스트)는 도 3c에 도시된 바와 같이 우측 스택(120) 위에 형성되고, 그런 다음 드러난 산화물은 방향성 있게 에칭(제거)된다. 도 3c에서 포토레지스트 에칭 마스크(122)가 우측 스택(120)을 덮는 동안 좌측 스택(110)을 덮는 산화물(118)이 방향성 에칭에 의해 제거되었다. 방향성 에칭은 채널(M1, M3, 및 M5)의 향후 N+ S/D 영역(113)을 드러낸다.
도 3d에서, 포토레지스트 에칭 마스크(122)가 제거되었고 산화물(118)은 스택(120)의 측면을 덮도록 남아 있다. 산화물(118)은 질화물과 같은 임의의 보호 재료일 수 있다. 이후 좌측 스택(110) 상에 N+ 에피택셜 성장이 이루어져 각 S/D 영역(115)을 형성한다. 에피택셜 성장은 결정질 기판에 대해 잘 정해진 배향으로 새로운 결정질 층이 형성되는 결정 성장 또는 재료 증착의 유형을 의미한다. N+는 인, 비소 또는 안티몬과 같은 고농도의 도펀트에 의해 도핑된 실리콘을 나타낸다. P+는 붕소 원자와 같은 고농도의 도펀트에 의해 도핑된 실리콘을 나타낸다. 붕소, 비소, 인 및 때때로 갈륨은 실리콘을 도핑하는 데 사용된다. 붕소는 접합 깊이를 쉽게 제어할 수 있는 속도로 확산되기 때문에 실리콘 집적 회로를 생산하기 위해 선택된 p형 도펀트이다. 인은 일반적으로 실리콘 웨이퍼를 벌크 도핑하는 데 사용되는 반면, 비소는 인보다 더 천천히 확산되어 보다 제어 가능하기 때문에 접합을 확산시키는 데 사용된다. 고농도는 "축퇴(degenerate)"되거나 실온에서 1018 원자/cm3을 초과하여 재료가 금속처럼 작용하게 할 수 있다. 실리콘 반도체의 도핑 농도는 1013/cm3 내지 1018/cm3 중 임의의 것일 수 있다. 축퇴 도핑된 실리콘은 1000분의 1 수준의 실리콘에 대한 비율로 도펀트를 포함한다. S/D 영역의 N+ 또는 P+ 에피택셜 성장은 화학 기상 증착의 변형인 기상 에피택시(VPE)를 사용하여 수행된다. 에피택셜 층은 증착 동안 N+ 또는 P+ S/D 영역이 형성되고 있는지 여부에 따라 아르신, 포스핀 또는 디보란과 같은 소스 가스에 도펀트를 추가함으로써 도핑된다.
그런 다음 도 3e에 도시된 바와 같이, 새로 성장된 N+ S/D 영역(115)이 선택적으로 보호막(116)으로 덮인다. 예를 들어, 좌측 스택(110)에서 N+ 영역을 덮기 위해 선택적 높은-K 증착이 실행된다. 대안적으로, 덮이지 않은 S/D 영역을 보호하기 위해 저온 산화물 성장이 실행될 수 있다. 보호막(예를 들어, 높은-K 층)(116)은 HfO2, Al2O3, Y2O3, ZrO2, HfZrO4, TiO2, Sc2O3, La2O3, Lu2O3, Nb2O5, Ta2O5를 포함하는 그룹 중에서 선택될 수 있다.
다음으로, 하향 방향으로 제2 나노 채널 스택(120)의 일부는 덮이지 않는 반면, 이 부분 아래에 위치된 하나 이상의 나노 채널은 덮인 상태로 남아 있다. 이 단계는 채널을 드러낼 때까지 산화물을 방향성 있게 에칭하는 반응성 이온 에칭(RIE)에 의해 수행될 수 있다. 덮이지 않은 부분은 하나 이상의 나노 채널의 단부를 드러낼 수 있다. 도 3f의 예에서 채널(M6)은 덮이지 않은 반면, 채널(M4 및 M2)은 덮인 상태로 남아 있다. 그런 다음 N+ 에피택셜 S/D 영역(115)이 채널(M6)을 위해 성장된다. 이후 도 3g에 도시된 바와 같이 우측 스택(120)의 N+ S/D 영역 위에 높은-K 막과 같은 보호막(116)을 선택적으로 증착하는 것이 뒤따를 수 있다.
우측의 제2 나노 채널 스택(120)의 단부를 덮고 있는 나머지 산화물이 반응성 이온 에칭에 의해 제거되어 향후 P+ S/D 영역(112)이 드러난다. 그런 다음 도 3h에 도시된 바와 같이 우측의 스택(120)에서 P+ 에피택셜 S/D 영역(114)이 성장된다. 이 영역은 S/D 영역에서 가장 마지막에 형성되므로 이러한 P+ S/D 영역에 보호막을 증착할 필요는 없다. 도 3i는 모든 S/D 영역에서 보호막이 제거된 것을 도시하고, 여기서 두 스택은 모두 완료되어 각 스택은 상이한 S/D 형성을 갖는다. 이 시점에서, 모든 S/D 영역은 3D SRAM용으로 형성된다.
그런 다음 산화물 또는 절연체는 도 3j에 도시된 바와 같이 6T 3D 셀을 위한 모든 S/D 영역을 덮도록 기판에 증착되고 다시 연마된다. 단계(3K)에서, 에칭 단계는 M5와 M6을 드러내기 위해 실행되고, 이어서 후속 공정으로부터 보호하기 위해 이들 트랜지스터의 S/D 영역 상에 보호 재료(예를 들어, 높은 K 재료)(116)가 선택적으로 증착된다. 그런 다음 다른 에칭 단계가 도 3l에 도시된 바와 같이 에지인 M3/M4를 위한 덮이지 않은 S/D 에지(140)와 M1/M2를 위한 S/D 에지(150)에 실행된다.
도 3m에서, 연결 재료(160)는 M3 영역과 M4 영역을 함께 연결하고 M1 영역과 M2 영역을 함께 연결하도록 에피택셜 성장된다. M5/M6 영역은 높은-K 재료 또는 기타 보호제로 덮여 있기 때문에 함께 성장하지 않는다는 점에 유의해야 한다. 이 트랜지스터는 패스 트랜지스터가 되기 위해 분리된 상태로 유지된다. 도 3ma은 도 3m에 대한 대안을 도시한다. 도시된 바와 같이, M3과 M4 사이 그리고 M1과 M2 영역 사이에 작은 갭이 남아 있을 수 있다. 도 3m 또는 도 3ma에 도시된 바와 같이 연결 구조물을 형성한 후, 습식 산화물 에칭을 사용하여 M1-M4 트랜지스터의 N+ 및 P+ 영역의 나머지 에지를 드러낸다. 그런 다음 Ru와 같은 금속(170)이 도 3n에 도시된 바와 같이 연결 구조물과 노출된 에지에 증착된다. 연결 재료(160)가 도 3ma에 도시된 바와 같이 부분적으로 성장하는 경우, 금속(170)은 연결 구조물을 완성하기 위해 갭을 채운다. Ru는 연마된 다음 살리사이드화(salicidation)를 실행한 후 박리하여 양호한 연결을 만들 수 있다. 이 시점에서, SRAM 셀의 인버터 쌍의 S/D 영역이 형성되고, 패스 트랜지스터의 S/D 영역은 연결되지 않고 SRAM 회로에서 개별적으로 액세스될 수 있다.
SRAM 회로를 마무리하기 위한 추가 단계는 로컬 상호 연결부의 형성, 대체 게이트의 처리, 및 게이트 절단 후 추가 금속화(도시되지 않음)를 포함한다. 단계는 TiN, TaN, TiAl 증착, 대체 금속 게이트 P형 일함수 금속(RMG PWFM) 제거, RMG 최종, 게이트 절단(CMG), 및 M0 및 M1 이중 다마신 금속 층 수평 및 수직 연결부 형성을 포함할 수 있고, 여기서 M0은 스택의 하위 금속 층을 나타내고, M1은 스택의 상위 금속 층을 나타낸다. 수직 비아는 이 기술 분야에 알려진 바와 같이 M0 및 M1 층에 배선을 연결하는 데 사용될 수 있다.
일함수 금속 층은 디바이스의 유형(PFET 또는 NFET)에 따라 p형 또는 n형 일함수 층일 수 있다. p형 일함수 층은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 백금(Pt), 또는 이들의 조합으로 이루어진 군 중에서 선택되지만 이들로 제한되지 않는 금속을 포함한다. n형 일함수 층은 티타늄(Ti), 알루미늄(Al), 탄탈륨 탄화물(TaC), 탄탈륨 탄화물 질화물(TaCN), 탄탈륨 실리콘 질화물(TaSiN), 티타늄 실리콘 질화물(TiSiN), 또는 이들의 조합으로 이루어진 군 중에서 선택되지만 이들로 제한되지는 않는 금속을 포함한다. 금속 충전 층은 알루미늄(Al), 텅스텐(W), 코발트(Co), 및/또는 다른 적절한 재료를 포함할 수 있다.
이중 다마신 공정에서 구조물은 확산 장벽 에칭 단계를 거친 후 비아 유전체가 증착된다. 그런 다음 에칭 단계는 라인과 비아가 형성되는 갭을 형성한다.
탄탈륨(Ta)과 탄탈륨 질화물(TaN) 재료의 얇은 장벽 층이 물리적 기상 증착(PVD)을 사용하여 증착된다. Ta는 라이너를 형성하는 데 사용되고, TaN은 구조물의 장벽에 사용된다. 장벽 층은 물리적 기상 증착(PVD)을 통해 구리 시드 장벽으로 코팅된다. 그리고 마지막으로, 구조물은 구리로 전기 도금되고, 화학 기계적 연마(CMP)를 사용하여 평면으로 연마된다.
도 4는 본 발명의 다른 실시예에 따른 예시적인 3D 반도체 디바이스를 도시하는 기판 세그먼트의 단면도이다. 이 예는 병렬 6T SRAM 셀을 통해 도 6의 SRAM 셀을 구현한다. 도 4의 실시예에서, 셀 하부의 액세스 트랜지스터, 및 비트 라인(B 및 B!)과 워드 라인(WL)은 하부로부터 셀에 연결된다. Vdd와 GND용 전력 레일은 셀 상부로부터 연결된다.
도 4는 채널(M1-M6) 주위에 게이트 보호 재료가 있는 게이트-올-어라운드 채널의 2개의 수직 스택을 형성한 것을 도시한다. 도시된 바와 같이, 3D SRAM 셀은 도 1의 스택과 유사한 스택(410 및 420)을 포함한다. 도 1과 같이 도 4에서, 채널(M1, M3, M5 및 M6)은 향후 N+ 영역을 갖고, 채널(M2 및 M4)은 향후 P+ 영역을 갖는다. 도 4의 하나의 차이점은 채널(M2 및 M4)이 우측 스택의 하부 채널과 중간 채널이 아니라 우측 스택의 상부 채널과 중간 채널로 위치된다는 점이다. 연결 구조물(411a)은 수평 방향으로 연장되어 스택의 M1과 M2를 위한 제1 쌍의 대향하는 S/D 영역을 서로 물리적으로 연결한다. 유사하게, 연결 구조물(411b)은 수평 방향으로 연장되어 스택의 M3과 M4를 위한 제2 쌍의 대향하는 S/D 영역을 서로 물리적으로 연결한다. 연결 구조물(411a)은 도 6의 Q!에 해당하고, 연결 구조물(411b)은 도 6의 Q에 해당한다. M5와 M6을 위한 대향하는 S/D 영역은 분리된 상태로 유지된다. 로컬 금속 상호 연결 구조물은 트랜지스터를 전기적으로 연결하여 노드(101)로 나타낸 전기적 연결을 갖는 SRAM 셀을 형성한다. 도 1의 실시예에서, 제1 및 제2 금속 상호 연결 구조물(131a, 131b)은 서로 물리적으로 분리된 상태로 유지되는 M5와 M6의 대향하는 S/D 영역과 접촉한다.
도 5a 내지 도 5f는 도 4의 3D SRAM을 제조하는 공정 동안 형성된 중간 구조물의 단면도이다. 도 4의 디바이스를 형성하기 위한 초기 처리 단계는 S/D 영역이 다른 스택을 보호하면서 하나의 스택에 먼저 형성된 다음 다른 스택의 채널 단부가 점진적으로 드러나 제2 스택(우측 스택)에 대응하는 S/D 영역을 형성한다는 점에서 도 1의 디바이스를 형성하기 위해 수행된 것과 유사하다. 도 4의 디바이스를 형성하기 위한 초기 처리 단계는 도 3a 내지 도 3e와 유사하고, 보호막(416)으로 덮인 N+ S/D 영역과, 산화물(418)로 보호된 스택(420)을 보여주는 도 5a의 구조물을 생성한다.
다음으로, 하향 방향으로, 제2 나노 채널 스택(420)의 일부는 드러나지 않는 반면, 이 부분 아래에 위치된 하나 이상의 나노 채널은 덮인 상태로 남아 있다. 이 단계는 채널을 드러낼 때까지 산화물을 방향성 있게 에칭하는 반응성 이온 에칭(RIE)에 의해 수행될 수 있다. 드러나지 않은 부분은 하나 이상의 나노 채널의 단부를 드러낼 수 있다. 도 5b의 예에서, 채널(M4 및 M2)은 덮이지 않은 반면, 채널(M6)은 덮인 상태로 남아 있다. 그런 다음 P+ 에피택셜 S/D 영역(415)은 채널(M4 및 M2)을 위해 성장되고, 이어서 도 5b에 도시된 바와 같이 우측 스택(420)의 P+ S/D 영역 위에 높은-K 막과 같은 보호막(416)이 선택적으로 증착된다.
우측의 수직 스택(420)의 단부를 덮고 있는 나머지 산화물은 반응성 이온 에칭에 의해 제거되어 향후 N+ S/D 영역(413)을 드러낸다. 그런 다음 N+ 에피택셜 S/D 영역(114)은 우측의 스택(120) 상에 성장되고, 이어서 모든 S/D 영역으로부터 보호막이 제거되어 두 스택이 완료되고 각각의 스택이 상이한 S/D 형성을 갖는다. 이 시점에서, 모든 S/D 영역은 도 5c에 도시된 바와 같이 3D SRAM을 위해 형성된다.
그런 다음 산화물 또는 절연체는 6T 3D 셀의 모든 S/D 영역을 덮기 위해 기판에 증착되고 다시 연마된 후, 이어서 도 5d에 도시된 바와 같이, 에칭 단계를 수행하여 M3/M4를 위한 S/D 에지(440)와 M1/M2를 위한 S/D 에지(450)를 드러낸다.
도 5e에서, 연결 재료(460)는 M3 영역과 M4 영역을 함께 연결하고 M1 영역과 M2 영역을 함께 연결하도록 성장된다. M5/M6 영역은 산화물(418)로 덮여 있기 때문에 함께 성장하지 않는다는 점에 유의해야 한다. 이들 트랜지스터는 패스 트랜지스터가 되기 위해 분리된 상태로 유지된다. 도 5ea는 도 5e에 대한 대안을 도시한다. 도시된 바와 같이, M3과 M4 사이 그리고 M1과 M2 영역 사이에 작은 갭이 남아 있을 수 있다. 도 5e 또는 도 5ea에 도시된 바와 같이 연결 구조물을 형성한 후, 습식 산화물 에칭을 사용하여 M1-M4 트랜지스터의 N+ 및 P+ 영역의 나머지 에지를 드러낸다. 그런 다음 Ru와 같은 금속(470)은 도 5f에 도시된 바와 같이 연결 구조물과 노출된 에지에 증착된다. 연결 재료(460)가 도 5ea에 도시된 바와 같이 부분적으로 성장한 경우, 금속(470)은 연결 구조물을 완성하기 위해 갭을 채운다. Ru는 연마된 다음 살리사이드화를 실행한 후 박리하여 양호한 연결을 만들 수 있다. 이 시점에서, SRAM 셀의 인버터 쌍의 S/D 영역이 형성되고, 패스 트랜지스터의 S/D 영역은 연결되지 않고 SRAM 회로에서 개별적으로 액세스될 수 있다.
SRAM 회로를 마무리하기 위한 추가 단계는 로컬 상호 연결부 형성, 대체 게이트 처리, 및 게이트 절단 후 추가 금속화(도시되지 않음)를 포함한다. 단계는 TiN, TaN, TiAl 증착, 대체 금속 게이트 P형 일함수 금속(RMG PWFM) 제거, RMG 최종, 게이트 절단(CMG), 및 M0 및 M1 이중 다마신 금속 층 수평 및 수직 연결부 형성을 포함하고, 여기서 M0은 스택의 하위 금속 층을 나타내고, M1은 스택의 상위 금속 층을 나타낸다. 수직 비아는 이 기술 분야에 알려진 바와 같이 M0 및 M1 층에 배선을 연결하는 데 사용될 수 있다.
일함수 금속 층은 디바이스의 유형(PFET 또는 NFET)에 따라 p형 또는 n형 일함수 층일 수 있다. p형 일함수 층은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 백금(Pt) 또는 이들의 조합으로 이루어진 군 중에서 선택되지만 이들로 제한되지 않는 금속을 포함한다. n형 일함수 층은 티타늄(Ti), 알루미늄(Al), 탄탈륨 탄화물(TaC), 탄탈륨 탄화물 질화물(TaCN), 탄탈륨 실리콘 질화물(TaSiN), 티타늄 실리콘 질화물(TiSiN), 또는 이들의 조합으로 이루어진 군 중에서 선택되지만 이들로 제한되지 않는 금속을 포함한다. 금속 충전 층은 알루미늄(Al), 텅스텐(W), 코발트(Co), 및/또는 다른 적절한 재료를 포함할 수 있다.
이중 다마신 공정에서 구조물은 확산 장벽 에칭 단계를 거친 후 비아 유전체가 증착된다. 그런 다음 에칭 단계는 라인과 비아가 형성되는 갭을 형성한다.
탄탈륨(Ta)과 탄탈륨 질화물(TaN) 재료의 얇은 장벽 층이 물리적 기상 증착(PVD)을 사용하여 증착된다. Ta는 라이너를 형성하는 데 사용되고, TaN은 구조물의 장벽에 사용된다. 장벽 층은 물리적 기상 증착(PVD)을 통해 구리 시드 장벽으로 코팅된다. 그리고 마지막으로, 구조물은 구리로 전기 도금되고, 화학 기계적 연마(CMP)를 사용하여 평면으로 연마된다.
본 명세서에 설명된 여러 단계의 논의 순서는 명확성을 위해 제시된 것이다. 일반적으로, 이러한 단계는 임의의 적절한 순서로 수행될 수 있다. 추가적으로, 본 발명의 상이한 특징, 기술, 구성 등의 각각은 본 명세서의 상이한 위치에서 논의될 수 있지만, 각각의 개념은 서로 독립적으로 또는 서로 조합하여 실행될 수 있는 것으로 의도된다. 따라서, 본 발명의 양태는 많은 상이한 방식으로 구현되고 보여질 수 있다.
전술한 설명에서 처리 시스템의 특정 기하 형상 및 처리 시스템에 사용되는 다양한 구성요소 및 공정의 설명과 같은 특정 세부 사항이 제시되었다. 그러나, 본 발명의 기술은 이러한 특정 세부 사항에서 벗어나는 다른 실시형태에서 실시될 수 있고, 이러한 세부 사항은 설명의 목적을 위한 것일 뿐, 본 발명을 제한하는 것이 아님을 이해해야 한다. 본 명세서에 개시된 실시형태는 첨부된 도면을 참조하여 설명되었다. 유사하게, 설명을 위해, 완전한 이해를 제공하기 위해 특정 숫자, 재료 및 구성이 제시되었다. 그럼에도 불구하고, 실시형태는 이러한 특정 세부 사항 없이 실시될 수 있다. 실질적으로 동일한 기능 구성을 갖는 구성요소에는 동일한 참조 부호를 부여하여 중복 설명을 생략하였을 수 있다.
다양한 실시형태를 이해하는 것을 돕기 위해 다양한 기술이 다수의 개별 동작으로 설명되었다. 설명의 순서는 이러한 동작이 반드시 순서에 의존하는 것임을 의미하는 것으로 해석되어서는 안 된다. 실제로 이러한 동작은 제시한 순서대로 수행될 필요가 없다. 설명된 동작은 설명된 실시형태와 다른 순서로 수행될 수 있다. 다양한 추가 동작이 수행될 수 있고/있거나 설명된 동작은 추가적인 실시형태에서 생략될 수 있다.
본 명세서에 사용된 "기판" 또는 "타깃 기판"은 일반적으로 본 발명에 따라 처리되는 물체를 지칭한다. 기판은 디바이스, 특히 반도체 또는 기타 전자 디바이스의 임의의 재료 부분 또는 구조물을 포함할 수 있고, 예를 들어, 반도체 웨이퍼, 레티클과 같은 베이스 기판 구조물, 또는 박막과 같은 베이스 기판 구조물 상에 있거나 위에 있는 층일 수 있다. 따라서, 기판은 임의의 특정 베이스 구조물, 패터닝되거나 패터닝되지 않은 아래에 있는 층 또는 위에 있는 층으로 제한되지 않고, 오히려 임의의 이러한 층 또는 베이스 구조물, 및 층 및/또는 베이스 구조물의 임의의 조합을 포함하는 것으로 고려된다. 설명은 특정 유형의 기판을 참조할 수 있지만 이것은 단지 설명을 위한 것일 뿐이다.
또한 이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 동일한 목적을 여전히 달성하면서 위에서 설명된 기술의 동작에 많은 변형이 이루어질 수 있다는 것을 이해할 수 있을 것이다. 이러한 변형은 본 발명의 범위에 포함되는 것으로 의도된다. 이와 같이, 본 발명의 실시형태에 대한 전술한 설명은 본 발명을 제한하는 것으로 의도된 것이 아니다. 오히려, 본 발명의 실시형태에 대한 임의의 제한은 이하의 청구범위에서 제시된다.

Claims (20)

  1. 반도체 디바이스를 제조하는 방법으로서,
    기판 상에 제1 트랜지스터 구조물의 제1 스택을 형성하는 단계로서, 각각의 제1 트랜지스터 구조물은 상기 기판의 표면을 따라 수평 방향으로 연장되는 채널, 및 상기 채널의 양 단부 상에 형성된 한 쌍의 S/D 영역을 포함하고, 상기 제1 트랜지스터 구조물은 상기 제1 스택의 채널 영역이 서로 상하로 위치되고 상기 제1 스택의 S/D 영역이 서로 상하로 위치되도록 상기 기판의 두께 방향을 따라 수직 방향으로 적층된, 기판 상에 제1 트랜지스터 구조물의 제1 스택을 형성하는 단계;
    상기 제1 스택에 인접한 상기 기판 상에 제2 트랜지스터 구조물의 제2 스택을 형성하는 단계로서, 각각의 제2 트랜지스터 구조물은 수평 방향으로 연장되는 채널, 및 상기 채널의 양 단부 상에 형성된 한 쌍의 S/D 영역을 포함하고, 상기 제2 트랜지스터 구조물은 상기 제2 스택의 채널 영역이 서로 상하로 위치되고 상기 제2 스택의 S/D 영역이 서로 상하로 위치되도록 수직 방향을 따라 적층되고, 상기 제2 스택은 상기 제1 스택의 단부에서 적층된 S/D 영역이 상기 제2 스택의 단부에서 각각의 적층된 S/D 영역에 대향하도록 상기 제1 스택에 인접하게 형성된, 기판 상에 제2 트랜지스터 구조물의 제2 스택을 형성하는 단계;
    수평 방향으로 연장되어 제1 쌍의 대향하는 S/D 영역을 서로 물리적으로 연결하는 연결 구조물을 형성함으로써 상기 제1 및 제2 스택의 제1 쌍의 대향하는 S/D 영역을 연결하는 단계;
    상기 제1 및 제2 스택의 대향하는 S/D 영역의 제2 쌍을 서로 물리적으로 분리된 대향하는 S/D 영역의 분리된 쌍으로서 유지하는 단계; 및
    대향하는 S/D 영역의 제2 쌍의 각 S/D 영역에 연결된 제1 및 제2 금속 상호 연결 구조물을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서, 상기 제1 및 제2 스택을 형성하는 단계는,
    상기 제1 스택의 채널을 형성하는 단계;
    상기 제1 스택에 인접한 상기 제2 스택의 채널을 형성하는 단계;
    상기 제2 스택의 영역이 보호 재료로 덮인 동안 상기 제1 스택의 S/D 영역을 형성하는 단계; 및
    상기 제1 스택의 영역이 보호 재료로 덮인 동안 상기 제2 스택의 S/D 영역을 형성하는 단계
    를 포함하는, 방법.
  3. 제2항에 있어서, 상기 제1 스택의 S/D 영역을 형성하는 단계는 상기 제1 스택의 모든 채널에 동일한 전도성 유형의 S/D 영역을 동시에 형성하는 단계를 포함하는, 방법.
  4. 제3항에 있어서, 상기 제2 스택의 S/D 영역을 형성하는 단계는,
    상기 제2 스택의 다른 채널이 보호 재료로 덮인 동안 상기 제2 스택의 채널 중 하나에 제1 전도성 유형의 S/D 영역을 형성하는 단계; 및
    상기 제1 전도성 유형의 S/D 영역이 보호 재료로 덮인 동안 상기 제2 스택의 채널 중 다른 하나에 제2 전도성 유형의 S/D 영역을 형성하는 단계
    를 포함하는, 방법.
  5. 제1항에 있어서, 상기 제1 쌍의 대향하는 S/D 영역을 연결하는 단계는 상기 제1 쌍의 각 S/D 영역으로부터 대향하는 S/D 영역의 제1 쌍의 각각 다른 S/D 영역을 향해 연결 재료를 성장시키는 단계를 포함하는, 방법.
  6. 제5항에 있어서, 상기 성장시키는 단계는 상기 연결 재료가 대향하는 S/D 영역의 제1 쌍의 S/D 영역을 서로 물리적으로 연결시키도록 결합할 때까지 상기 제1 쌍의 각 S/D 영역으로부터 대향하는 S/D 영역의 제1 쌍의 각각 다른 S/D 영역을 향해 상기 연결 재료를 성장시키는 단계를 포함하는, 방법.
  7. 제6항에 있어서, 상기 연결 재료 상에 금속을 형성하는 단계를 더 포함하는, 방법.
  8. 제5항에 있어서, 상기 성장시키는 단계는 상기 연결 재료와 결합하지 않고 제1 쌍의 각 S/D 영역으로부터 대향하는 S/D 영역의 제1 쌍의 각각 다른 S/D 영역을 향해 상기 연결 재료를 성장시키는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 금속이 상기 연결 재료와 결합하여 대향하는 S/D 영역의 제1 쌍의 S/D 영역을 서로 물리적으로 연결하도록 상기 연결 재료 상에 상기 금속을 형성하는 단계를 더 포함하는, 방법.
  10. 3차원(3D) 반도체 디바이스로서,
    기판 상에 형성된 제1 트랜지스터 구조물의 제1 스택으로서, 각각의 제1 트랜지스터 구조물은 상기 기판의 표면을 따라 수평 방향으로 연장되는 채널, 및 상기 채널의 양 단부 상에 형성된 한 쌍의 S/D 영역을 포함하고, 상기 제1 트랜지스터 구조물은 상기 제1 스택의 채널 영역이 서로 상하로 위치되고 상기 제1 스택의 S/D 영역이 서로 상하로 위치되도록 상기 기판의 두께 방향을 따라 수직 방향을 따라 적층된, 제1 트랜지스터 구조물의 제1 스택;
    상기 제1 스택에 인접한 상기 기판 상에 형성된 제2 트랜지스터 구조물의 제2 스택으로서, 각각의 제2 트랜지스터 구조물은 수평 방향으로 연장되는 채널, 및 상기 채널의 양 단부 상에 형성된 한 쌍의 S/D 영역을 포함하고, 상기 제2 트랜지스터 구조물은 상기 제2 스택의 채널 영역이 서로 상하로 위치되고 상기 제2 스택의 S/D 영역이 서로 상하로 위치되도록 수직 방향을 따라 적층되고, 상기 제2 스택은 상기 제1 스택의 단부에서 적층된 S/D 영역이 상기 제2 스택의 단부에서 각각의 적층된 S/D 영역에 대향하도록 상기 제1 스택에 인접하게 형성된, 제 2 트랜지스터 구조물의 제2 스택;
    수평 방향으로 연장되어 제1 쌍의 대향하는 S/D 영역을 서로 물리적으로 연결하는 연결 구조물; 및
    상기 제1 및 제2 스택의 대향하는 S/D 영역의 제2 쌍의 각 S/D 영역에 연결된 제1 및 제2 금속 상호 연결 구조물로서, 대향하는 S/D 영역의 제2 쌍은 서로 물리적으로 분리된 대향하는 S/D 영역의 분리된 쌍으로서 상기 제1 및 제2 스택의 서로로부터 물리적으로 분리된, 제1 및 제2 금속 상호 연결 구조물
    을 포함하는 3D 반도체 디바이스.
  11. 제10항에 있어서, 상기 제1 스택과 상기 제2 스택 중 적어도 하나는 모두 동일한 전도성 유형의 S/D 영역을 갖는, 3D 반도체 디바이스.
  12. 제10항에 있어서, 상기 제1 스택과 상기 제2 스택 중 적어도 하나는 상이한 전도성 유형의 S/D 영역을 갖는, 3D 반도체 디바이스.
  13. 제10항에 있어서, 상기 연결 구조물은 대향하는 S/D 영역의 제1 쌍의 S/D 영역을 서로 물리적으로 연결하는 에피택셜 성장된 연결 재료를 포함하는, 3D 반도체 디바이스.
  14. 제10항에 있어서, 상기 연결 구조물은,
    대향하는 S/D 영역의 제1 쌍의 S/D 영역을 연결하지 않는 에피택셜 성장된 연결 재료; 및
    금속이 상기 연결 재료와 결합하여 상기 대향하는 S/D 영역의 제1 쌍의 S/D 영역을 서로 물리적으로 연결하도록, 상기 연결 재료 상에 형성된 금속을 포함하는, 3D 반도체 디바이스.
  15. 반도체 디바이스를 제조하는 방법으로서,
    트랜지스터 채널의 제2 스택에 인접한 트랜지스터 채널의 제1 스택을 형성하는 단계로서, 상기 트랜지스터 채널의 스택은, 수평으로 연장되고, 상기 트랜지스터 채널이 서로 상하로 위치된다는 점에서 수직으로 정렬되는 게이트-올-어라운드 트랜지스터 채널인, 트랜지스터 채널의 제1 스택을 형성하는 단계;
    상기 제2 스택의 트랜지스터 채널이 덮인 동안 상기 제1 스택의 트랜지스터 채널 상에 제1 소스/드레인 영역을 형성하는 단계;
    상기 제1 스택 상의 소스/드레인 영역이 덮인 동안 상기 제2 스택의 트랜지스터 채널 상에 소스/드레인 영역을 형성하는 단계로서, 상기 제2 스택의 트랜지스터 채널 상에 소스/드레인 영역을 형성하는 단계는 N-도핑된 또는 P-도핑된 소스/드레인 영역을 선택적으로 형성하기 위해 채널 단부를 단계적으로 드러내며 실행되는, 제2 스택의 트랜지스터 채널 상에 소스/드레인 영역을 형성하는 단계;
    제2 인접한 소스/드레인 영역을 서로 물리적으로 분리된 상태로 유지하면서 상기 제1 스택과 상기 제2 스택 사이에 제1 인접한 소스/드레인 영역을 함께 성장시키는 단계; 및
    SRAM 셀을 형성하도록 상기 제1 스택과 상기 제2 스택 내의 트랜지스터를 전기적으로 연결하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  16. 제15항에 있어서, 상기 제1 인접한 소스/드레인 영역을 함께 성장시키는 단계는 상기 SRAM 셀용 트랜지스터의 인버터 쌍의 소스/드레인 연결을 형성하는, 방법.
  17. 제16항에 있어서, 제2 인접한 소스/드레인 영역을 서로 물리적으로 분리된 상태로 유지하는 것은 상기 SRAM 셀의 패스 트랜지스터(pass transistor)를 형성하는, 방법.
  18. 제17항에 있어서, 상기 SRAM 셀은 6 트랜지스터 SRAM 셀이고, 상기 방법은 상기 제2 인접한 소스/드레인 영역을 서로 물리적으로 분리된 상태로 유지하면서 상기 SRAM 셀용 트랜지스터의 다른 인버터 쌍을 형성하기 위해 상기 제1 스택과 상기 제2 스택 사이에 세 번째 제1 인접한 소스/드레인 영역을 함께 성장시키는 단계를 더 포함하는, 방법.
  19. 제18항에 있어서, 상기 제1 스택과 상기 제2 스택의 상부 채널로서 위치된 패스 트랜지스터를 형성하는 단계를 더 포함하는, 방법.
  20. 제18항에 있어서, 상기 제1 스택과 상기 제2 스택의 하부 채널로서 위치된 패스 트랜지스터를 형성하는 단계를 더 포함하는, 방법.
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