KR20240062596A - 반도체 장치 및 그의 제조 방법 - Google Patents

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KR20240062596A
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강명일
장성욱
조경희
최도영
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Abstract

언머지된(unmerged) 에피택셜 패턴의 형성을 방지하는 반도체 장치 및 그의 제조 방법이 제공된다. 반도체 장치는, 기판, 기판 상에, 제1 방향으로 연장되는 제1 활성 패턴, 제1 활성 패턴 상에 적층되며, 제1 방향으로 연장되는 제2 활성 패턴, 제1 방향과 교차하는 제2 방향으로 연장되어, 제1 활성 패턴 및 제2 활성 패턴과 교차하는 제1 게이트 구조체, 제1 게이트 구조체로부터 제1 방향으로 이격되며, 제2 방향으로 연장되어 제1 활성 패턴 및 제2 활성 패턴과 교차하는 제2 게이트 구조체, 제1 게이트 구조체와 제2 게이트 구조체 사이에, 제1 활성 패턴과 접속되는 제1 에피택셜 패턴, 제1 게이트 구조체와 제2 게이트 구조체 사이에, 제2 활성 패턴과 접속되는 제2 에피택셜 패턴, 제1 에피택셜 패턴과 제2 에피택셜 패턴 사이에 개재되는 절연 패턴, 및 절연 패턴과 제2 에피택셜 패턴 사이에, 절연 패턴의 상면을 따라 연장되는 반도체막을 포함한다.

Description

반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 적층된 멀티-게이트(multi-gate) 트랜지스터들을 포함하는 반도체 장치 및 그의 제조 방법에 관한 것이다.
집적 회로 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상 또는 나노와이어(nanowire) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 언머지된(unmerged) 에피택셜 패턴의 형성을 방지하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 언머지된 에피택셜 패턴의 형성을 방지하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상에, 제1 방향으로 연장되는 제1 활성 패턴, 제1 활성 패턴 상에 적층되며, 제1 방향으로 연장되는 제2 활성 패턴, 제1 방향과 교차하는 제2 방향으로 연장되어, 제1 활성 패턴 및 제2 활성 패턴과 교차하는 제1 게이트 구조체, 제1 게이트 구조체로부터 제1 방향으로 이격되며, 제2 방향으로 연장되어 제1 활성 패턴 및 제2 활성 패턴과 교차하는 제2 게이트 구조체, 제1 게이트 구조체와 제2 게이트 구조체 사이에, 제1 활성 패턴과 접속되는 제1 에피택셜 패턴, 제1 게이트 구조체와 제2 게이트 구조체 사이에, 제2 활성 패턴과 접속되는 제2 에피택셜 패턴, 제1 에피택셜 패턴과 제2 에피택셜 패턴 사이에 개재되는 절연 패턴, 및 절연 패턴과 제2 에피택셜 패턴 사이에, 절연 패턴의 상면을 따라 연장되는 반도체막을 포함한다.
상기 기술적 과제를 달성하기 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상에, 제1 방향으로 연장되는 제1 활성 패턴, 제1 활성 패턴 상에 적층되며, 제1 방향으로 연장되는 제2 활성 패턴, 기판 상에, 제1 방향과 교차하는 제2 방향으로 연장되며, 제1 활성 패턴 및 제2 활성 패턴이 관통되는 게이트 구조체, 게이트 구조체의 측면 상에, 제1 활성 패턴과 접속되는 제1 에피택셜 패턴, 게이트 구조체의 측면 상에, 제2 활성 패턴과 접속되는 제2 에피택셜 패턴, 제1 에피택셜 패턴과 제2 에피택셜 패턴 사이에 개재되는 절연 패턴, 및 절연 패턴과 제2 에피택셜 패턴 사이에 개재되는 반도체막을 포함하되, 제2 에피택셜 패턴은 제2 활성 패턴 및 반도체막을 시드층(seed layer)으로 이용하여 성장된 에피택셜층을 포함한다.
상기 기술적 과제를 달성하기 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상에 차례로 적층되며, 서로 이격되어 각각 제1 방향으로 연장되는 복수의 하부 시트 패턴들, 복수의 하부 시트 패턴들 상에 차례로 적층되며, 서로 이격되어 각각 제1 방향으로 연장되는 복수의 상부 시트 패턴들, 복수의 하부 시트 패턴들과 복수의 상부 시트 패턴들 사이에 개재되는 분리 패턴, 기판 상에, 제1 방향과 교차하는 제2 방향으로 연장되며, 복수의 하부 시트 패턴들 및 복수의 상부 시트 패턴들이 각각 관통되는 게이트 구조체, 게이트 구조체의 측면 상에, 복수의 하부 시트 패턴들과 접속되며, 제1 도전형을 갖는 제1 에피택셜 패턴, 게이트 구조체의 측면 상에, 복수의 상부 시트 패턴들과 접속되며, 제1 도전형과 다른 제2 도전형을 갖는 제2 에피택셜 패턴, 분리 패턴의 측면 상에, 제1 에피택셜 패턴과 제2 에피택셜 패턴 사이에 개재되는 절연 패턴, 및 절연 패턴과 제2 에피택셜 패턴 사이에, 절연 패턴의 상면을 따라 연장되는 폴리실리콘막을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 도 1의 A1-A1을 따라 절단한 단면도이다.
도 3은 도 1의 B-B를 따라 절단한 단면도이다.
도 4 내지 도 6은 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 비교 도면들이다.
도 7 내지 도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 단면도들이다.
도 12는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 13은 도 12의 A1-A1 및 A2-A2를 따라 절단한 단면도들이다.
도 14 내지 도 30은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 31은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 32는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
이하에서, 도 1 내지 도 13을 참조하여, 예시적인 실시예들에 따른 반도체 장치를 설명한다. 본 명세서에서, 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 2는 도 1의 A1-A1을 따라 절단한 단면도이다. 도 3은 도 1의 B-B를 따라 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 활성 패턴(110A), 제2 활성 패턴(110B), 필드 절연막(105), 분리 패턴(120), 제1 게이트 구조체(G1), 제2 게이트 구조체(G2), 제1 에피택셜 패턴(160A), 제2 에피택셜 패턴(160B), 절연 패턴(140), 라이너막(142), 반도체막(150), 층간 절연막(190), 제1 소오스/드레인 컨택(180A) 및 제2 소오스/드레인 컨택(180B)을 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 설명의 편의를 위해, 이하에서 기판(100)은 실리콘 기판인 것으로 설명한다.
제1 활성 패턴(110A) 및 제2 활성 패턴(110B)은 기판(100) 상에 차례로 배치될 수 있다. 제1 활성 패턴(110A)은 기판(100) 상에 기판(100)으로부터 이격될 수 있다. 제2 활성 패턴(110B)은 제1 활성 패턴(110A) 상에 제1 활성 패턴(110A)으로부터 이격될 수 있다. 즉, 제2 활성 패턴(110B)은 기판(100)으로부터 제1 활성 패턴(110A)보다 이격될 수 있다. 제1 활성 패턴(110A) 및 제2 활성 패턴(110B)은 각각 기판(100)의 상면과 평행한 제1 방향(X1)으로 연장될 수 있다. 또한, 제1 활성 패턴(110A) 및 제2 활성 패턴(110B)은 기판(100)의 상면과 교차하는 방향(예컨대, 제3 방향(Z1))에서 중첩할 수 있다.
제1 활성 패턴(110A) 및 제2 활성 패턴(110B)은 각각 원소 반도체 물질인 실리콘(Si) 또는 게르마늄(Ge)을 포함할 수 있다. 또는, 제1 활성 패턴(110A) 및 제2 활성 패턴(110B)은 각각 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수도 있다. 상기 IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. 상기 III-V족 화합물 반도체는 예를 들어, III족 원소인 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 적어도 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다. 설명의 편의를 위해, 이하에서 제1 활성 패턴(110A) 및 제2 활성 패턴(110B)은 각각 실리콘 패턴인 것으로 설명한다.
몇몇 실시예에서, 제1 활성 패턴(110A)은 기판(100)으로부터 이격되는 복수의 하부 시트 패턴들(예컨대, 제1 내지 제3 시트 패턴(111~113))을 포함할 수 있다. 제1 내지 제3 시트 패턴(111~113)은 기판(100) 상에 차례로 배치되며 서로 이격되어 각각 제1 방향(X1)으로 연장될 수 있다. 이러한 하부 시트 패턴들은 멀티-브리지 채널(multi-bridge channel)을 포함하는 MBCFET®의 채널 영역으로 이용될 수 있다. 하부 시트 패턴들의 개수는 예시적인 것일 뿐이며, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 활성 패턴(110A)은 핀 패턴(110F)을 더 포함할 수 있다. 핀 패턴(110F)은 기판(100)과 제1 시트 패턴(111) 사이에 형성될 수 있다. 핀 패턴(110F)은 기판(100)의 상면으로부터 돌출되어 제1 방향(X1)으로 연장될 수 있다. 핀 패턴(110F)은 기판(100)의 일부가 식각되어 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)일 수도 있다. 다른 몇몇 실시예에서, 핀 패턴(110F)은 생략될 수도 있다.
몇몇 실시예에서, 제2 활성 패턴(110B)은 제1 활성 패턴(110A)으로부터 이격되는 복수의 상부 시트 패턴들(예컨대, 제4 내지 제6 시트 패턴(114~116))을 포함할 수 있다. 제4 내지 제6 시트 패턴(114~116)은 제1 활성 패턴(110A) 상에 차례로 배치되며 서로 이격되어 각각 제1 방향(X1)으로 연장될 수 있다. 이러한 상부 시트 패턴들은 멀티-브리지 채널(multi-bridge channel)을 포함하는 MBCFET®의 채널 영역으로 이용될 수 있다. 상부 시트 패턴들의 개수는 예시적인 것일 뿐이며, 이에 제한되는 것은 아니다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 활성 패턴(110A)의 측면의 적어도 일부를 덮을 수 있다. 예를 들어, 도 3에 도시된 것처럼, 필드 절연막(105)은 핀 패턴(110F)의 측면의 일부를 덮을 수 있다. 필드 절연막(105)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
분리 패턴(120)은 제1 활성 패턴(110A)과 제2 활성 패턴(110B) 사이에 개재될 수 있다. 예를 들어, 분리 패턴(120)은 하부 시트 패턴들 중 최상단의 시트 패턴(예컨대, 제3 시트 패턴(113))과 상부 시트 패턴들 중 최하단의 시트 패턴(예컨대, 제4 시트 패턴(114)) 사이에 개재될 수 있다. 이러한 분리 패턴(120)은 제1 활성 패턴(110A)과 제2 활성 패턴(110B)을 상호 분리할 수 있다. 분리 패턴(120)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 분리 패턴(120)은 제1 활성 패턴(110A)과 제2 활성 패턴(110B) 사이의 영역을 채울 수 있다. 예를 들어, 분리 패턴(120)의 하면은 하부 시트 패턴들 중 최상단의 시트 패턴(예컨대, 제3 시트 패턴(113))과 접촉할 수 있고, 분리 패턴(120)의 상면은 상부 시트 패턴들 중 최하단의 시트 패턴(예컨대, 제4 시트 패턴(114))과 접촉할 수 있다.
제1 게이트 구조체(G1) 및 제2 게이트 구조체(G2)는 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 각각의 게이트 구조체들(G1, G2)은 제1 활성 패턴(110A) 및 제2 활성 패턴(110B)과 교차할 수 있다. 예를 들어, 각각의 게이트 구조체들(G1, G2)은 기판(100)의 상면과 평행하며 제1 방향(X1)과 교차하는 제2 방향(Y1)으로 연장될 수 있다. 제1 게이트 구조체(G1) 및 제2 게이트 구조체(G2)는 제1 방향(X1)에서 서로 이격되어 나란히 연장될 수 있다.
제1 활성 패턴(110A) 및 제2 활성 패턴(110B)은 각각 제1 방향(X1)으로 연장되어 게이트 구조체들(G1, G2)을 관통할 수 있다. 예를 들어, 각각의 게이트 구조체들(G1, G2)은 하부 시트 패턴들(예컨대, 제1 내지 제3 시트 패턴(111~113))의 측면 및 상부 시트 패턴들(예컨대, 제4 내지 제6 시트 패턴(114~116))의 측면을 둘러쌀 수 있다.
몇몇 실시예에서, 각각의 게이트 구조체들(G1, G2)은 게이트 유전막(132), 게이트 전극(134A, 134B), 게이트 스페이서(136) 및 게이트 캡핑 패턴(138)을 포함할 수 있다.
게이트 전극(134A, 134B)은 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 게이트 전극(134A, 134B)은 제2 방향(Y1)으로 연장되어 제1 활성 패턴(110A) 및 제2 활성 패턴(110B)과 교차할 수 있다. 게이트 전극(134A, 134B)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극(134A, 134B)은 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 제한되는 것은 아니다. 게이트 전극(134A, 134B)은 단일막인 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 게이트 전극(134A, 134B)은 복수의 도전층이 적층되어 형성될 수도 있음은 물론이다. 예를 들어, 게이트 전극(134A, 134B)은 일함수를 조절하는 일함수 조절막과, 상기 일함수 조절막에 의해 형성된 공간을 채우는 필링 도전막을 포함할 수 있다. 상기 일함수 조절막은 예를 들어, TiN, TaN, TiC, TaC, TiAlC 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 필링 도전막은 예를 들어, W 또는 Al을 포함할 수 있다.
몇몇 실시예에서, 게이트 전극(134A, 134B)은 하부 게이트 전극(134A) 및 하부 게이트 전극(134A) 상에 적층되는 상부 게이트 전극(134B)을 포함할 수 있다. 하부 게이트 전극(134A)은 제2 방향(Y1)으로 연장되어 제1 활성 패턴(110A)과 교차할 수 있다. 상부 게이트 전극(134B)은 하부 게이트 전극(134A) 상에서 제2 방향(Y1)으로 연장되어 제2 활성 패턴(110B)과 교차할 수 있다.
하부 게이트 전극(134A) 및 상부 게이트 전극(134B)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 하부 게이트 전극(134A)은 상기 제1 도전형의 금속을 포함할 수 있고, 상부 게이트 전극(134B)은 상기 제2 도전형의 금속을 포함할 수 있다. 일례로, 제1 활성 패턴(110A)이 PFET의 채널 영역으로 이용되고 제2 활성 패턴(110B)이 NFET의 채널 영역으로 이용되는 경우에, 하부 게이트 전극(134A)은 p형 일함수 금속을 포함할 수 있고 상부 게이트 전극(134B)은 n형 일함수 금속을 포함할 수 있다. 상기 p형 일함수 금속은 예를 들어, 알루미늄(Al), 알루미늄 산화물, 티타늄 질화물(TiN), 텅스텐 질화물(WN) 및 루테늄 산화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 n형 일함수 금속은 예를 들어, 란탄(La), 란탄 산화물, 탄탈륨(Ta), 탄탈륨 질화물, 나이오븀(Nb) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 3에서, 하부 게이트 전극(134A) 및 상부 게이트 전극(134B)은 서로 접촉하는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 하부 게이트 전극(134A) 및 상부 게이트 전극(134B)은 절연층 등에 의해 전기적으로 분리될 수도 있다.
게이트 유전막(132)은 제1 활성 패턴(110A)과 게이트 전극(134A, 134B) 사이 및 제2 활성 패턴(110B)과 게이트 전극(134A, 134B) 사이에 개재될 수 있다. 또한, 게이트 유전막(132)은 핀 패턴(110F)과 게이트 전극(134A, 134B) 사이 및 필드 절연막(102)과 게이트 전극(134A, 134B) 사이에 개재될 수도 있다.
게이트 유전막(132)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 알루미늄 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오브산염 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 유전막(132)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
상기 강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상기 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 상기 강유전체 물질막과, 양의 커패시턴스를 갖는 상기 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
상기 강유전체 물질막은 강유전체 특성을 가질 수 있다. 상기 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
상기 강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
상기 강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상기 상유전체 물질막은 상유전체 특성을 가질 수 있다. 상기 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
상기 강유전체 물질막 및 상기 상유전체 물질막은 동일한 물질을 포함할 수 있다. 상기 강유전체 물질막은 강유전체 특성을 갖지만, 상기 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 상기 강유전체 물질막 및 상기 상유전체 물질막이 하프늄 산화물을 포함할 경우, 상기 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상기 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
상기 강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 상기 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 상기 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일례로, 게이트 유전막(132)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 유전막(132)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 유전막(132)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
몇몇 실시예에서, 각각의 시트 패턴들(111~116)과 게이트 유전막(132) 사이에 계면막(131)이 형성될 수 있다. 계면막(131)은 각각의 시트 패턴들(111~116)의 산화물을 포함할 수 있다. 예를 들어, 계면막(131)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(136)는 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 게이트 스페이서(136)는 게이트 전극(134A, 134B)의 측면을 따라 연장될 수 있다. 몇몇 실시예에서, 게이트 유전막(132)의 일부는 게이트 전극(134A, 134B)과 게이트 스페이서(136) 사이에 개재될 수 있다. 예를 들어, 게이트 유전막(132)은 게이트 스페이서(136)의 내측면을 따라 더 연장될 수 있다. 이러한 게이트 유전막(132)은 리플레이스먼트 공정을 통해서 형성될 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(136)는 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 캡핑 패턴(138)은 게이트 전극(134A, 134B)의 상면의 적어도 일부를 덮을 수 있다. 예를 들어, 게이트 캡핑 패턴(138)은 게이트 전극(134A, 134B)의 상면을 따라 연장될 수 있다. 게이트 스페이서(136)의 상면은 게이트 캡핑 패턴(138)의 상면과 공면(共面) 상에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 게이트 캡핑 패턴(138)은 게이트 스페이서(136)의 상면을 덮도록 형성될 수도 있다.
게이트 캡핑 패턴(138)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 에피택셜 패턴(160A)은 기판(100)의 상면 및 게이트 구조체들(G1, G2)의 측면 상에 형성될 수 있다. 제1 에피택셜 패턴(160A)은 제1 활성 패턴(110A)과 접속될 수 있다. 예를 들어, 제1 내지 제3 시트 패턴(111~113)은 각각 게이트 구조체들(G1, G2)을 관통하여 제1 에피택셜 패턴(160A)과 접속될 수 있다. 제1 에피택셜 패턴(160A)은 게이트 유전막(132) 및/또는 게이트 스페이서(136)에 의해 게이트 전극(134A, 134B)으로부터 전기적으로 분리될 수 있다. 이러한 제1 에피택셜 패턴(160A)은 제1 활성 패턴(110A) 및 게이트 구조체들(G1, G2)을 포함하는 전계 효과 트랜지스터의 소오스/드레인 영역으로 제공될 수 있다.
제1 에피택셜 패턴(160A)은 기판(100; 또는 핀 패턴(110F)) 및 제1 활성 패턴(110A)을 시드층(seed layer)으로 이용하여 성장된 에피택셜층(epitaxial layer)을 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(160A)은 기판(100)의 상면 및 제1 활성 패턴(110A)의 측면으로부터 에피택셜 성장(epitaxial growth) 방법에 의해 성장된 에피택셜층일 수 있다.
제2 에피택셜 패턴(160B)은 제1 에피택셜 패턴(160A)의 상면 및 게이트 구조체들(G1, G2)의 측면 상에 형성될 수 있다. 제2 에피택셜 패턴(160B)은 제2 활성 패턴(110B)과 접속될 수 있다. 예를 들어, 제4 내지 제6 시트 패턴(114~116)은 각각 게이트 구조체들(G1, G2)을 관통하여 제2 에피택셜 패턴(160B)과 접속될 수 있다. 제2 에피택셜 패턴(160B)은 게이트 유전막(132) 및/또는 게이트 스페이서(136)에 의해 게이트 전극(134A, 134B)으로부터 전기적으로 분리될 수 있다. 이러한 제2 에피택셜 패턴(160B)은 제2 활성 패턴(110B) 및 게이트 구조체들(G1, G2)을 포함하는 전계 효과 트랜지스터의 소오스/드레인 영역으로 제공될 수 있다.
제2 에피택셜 패턴(160B)은 제2 활성 패턴(110B) 및 후술되는 반도체막(150)을 시드층(seed layer)으로 이용하여 성장된 에피택셜층(epitaxial layer)을 포함할 수 있다. 예를 들어, 제2 에피택셜 패턴(160B)은 반도체막(150)의 상면 및 제2 활성 패턴(110B)의 측면으로부터 에피택셜 성장(epitaxial growth) 방법에 의해 성장된 에피택셜층일 수 있다.
제1 에피택셜 패턴(160A) 및 제2 에피택셜 패턴(160B)은 각각 단일막인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 에피택셜 패턴(160A) 및 제2 에피택셜 패턴(160B)은 각각 서로 다른 농도의 불순물을 포함하는 다중막으로 형성될 수도 있다.
몇몇 실시예에서, 제1 에피택셜 패턴(160A) 및 제2 에피택셜 패턴(160B)은 서로 다른 도전형을 가질 수 있다. 예를 들어, 제1 에피택셜 패턴(160A)은 제1 도전형을 가질 수 있고, 제2 에피택셜 패턴(160B)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 일례로, 상기 제1 도전형은 p형이고 상기 제2 도전형은 n형일 수 있다. 이러한 경우에, 제1 활성 패턴(110A)은 PFET의 채널 영역으로 이용될 수 있고, 제2 활성 패턴(110B)은 NFET의 채널 영역으로 이용될 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 상기 제1 도전형이 n형이고 상기 제2 도전형이 p형일 수도 있음은 물론이다.
제1 활성 패턴(110A) 또는 제2 활성 패턴(110B)이 형성하는 소자가 p형(예컨대, PFET)인 경우에, 제1 에피택셜 패턴(160A) 또는 제2 에피택셜 패턴(160B)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(160A) 또는 제2 에피택셜 패턴(160B)은 B, C, In, Ga, Al 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 활성 패턴(110A) 또는 제2 활성 패턴(110B)이 형성하는 소자가 p형(예컨대, PFET)인 경우에, 제1 에피택셜 패턴(160A) 또는 제2 에피택셜 패턴(160B)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 활성 패턴(110A) 또는 제2 활성 패턴(110B)이 실리콘 패턴인 경우에, 제1 에피택셜 패턴(160A) 또는 제2 에피택셜 패턴(160B)은 실리콘(Si)에 비해 격자 상수가 큰 물질(예컨대, 실리콘 게르마늄(SiGe))을 포함할 수 있다. 상기 압축 스트레스 물질은 제1 활성 패턴(110A) 또는 제2 활성 패턴(110B)에 압축 스트레스를 가하여 채널 영역의 캐리어 이동도(carrier mobility)를 향상시킬 수 있다.
제1 활성 패턴(110A) 또는 제2 활성 패턴(110B)이 형성하는 소자가 n형(예컨대, NFET)인 경우에, 제1 에피택셜 패턴(160A) 또는 제2 에피택셜 패턴(160B)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 에피택셜 패턴(160A) 또는 제2 에피택셜 패턴(160B)은 P, Sb, As 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 활성 패턴(110A) 또는 제2 활성 패턴(110B)이 형성하는 소자가 n형(예컨대, NFET)인 경우에, 제1 에피택셜 패턴(160A) 또는 제2 에피택셜 패턴(160B)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 활성 패턴(110A) 또는 제2 활성 패턴(110B)이 실리콘 패턴인 경우에, 제1 에피택셜 패턴(160A) 또는 제2 에피택셜 패턴(160B)은 실리콘(Si)에 비해 격자 상수가 작은 물질(에컨대, 실리콘 카바이드(SiC))을 포함할 수 있다. 상기 인장 스트레스 물질은 제1 활성 패턴(110A) 또는 제2 활성 패턴(110B)에 인장 스트레스를 가하여 채널 영역의 캐리어 이동도(carrier mobility)를 향상시킬 수 있다.
절연 패턴(140)은 제1 에피택셜 패턴(160A)과 제2 에피택셜 패턴(160B) 사이에 개재될 수 있다. 또한, 절연 패턴(140)은 분리 패턴(120)의 측면 상에 형성될 수 있다. 절연 패턴(140)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 이러한 절연 패턴(140)은 제1 에피택셜 패턴(160A)과 제2 에피택셜 패턴(160B)을 전기적으로 분리할 수 있다.
몇몇 실시예에서, 절연 패턴(140)은 분리 패턴(120)보다 낮게 형성될 수 있다. 예를 들어, 기판(100)의 상면을 기준으로, 절연 패턴(140)의 상면의 높이는 분리 패턴(120)의 상면의 높이보다 낮을 수 있다. 이러한 경우에, 절연 패턴(140)의 상면의 높이는 상부 시트 패턴들 중 최하단의 시트 패턴(예컨대, 제4 시트 패턴(114))의 하면의 높이보다 낮을 수 있다.
라이너막(142)은 분리 패턴(120)과 절연 패턴(140) 사이에 개재될 수 있다. 예를 들어, 라이너막(142)은 절연 패턴(140)의 측면을 따라 컨포멀하게 연장될 수 있다. 라이너막(142)은 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 라이너막(142)은 절연 패턴(140)과는 다른 절연 물질을 포함할 수 있다. 일례로, 절연 패턴(140)은 실리콘 산화물을 포함할 수 있고, 라이너막(142)은 실리콘 질화물을 포함할 수 있다.
라이너막(142)의 상면은 절연 패턴(140)의 상면과 공면(共面) 상에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 라이너막(142)의 상면은 절연 패턴(140)의 상면보다 높을 수도 있고 그보다 낮을 수도 있다. 또한, 라이너막(142)의 하면은 절연 패턴(140)의 하면과 공면(共面) 상에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 라이너막(142)의 하면은 절연 패턴(140)의 하면보다 높을 수도 있고 그보다 낮을 수도 있다.
반도체막(150)은 절연 패턴(140)과 제2 에피택셜 패턴(160B) 사이에 개재될 수 있다. 반도체막(150)은 절연 패턴(140)의 상면을 따라 연장될 수 있다. 예를 들어, 반도체막(150)은 절연 패턴(140)의 상면 및 라이너막(142)의 상면을 따라 컨포멀하게 연장될 수 있다.
반도체막(150)은 에피택셜 성장 방법으로 제2 에피택셜 패턴(160B)을 형성하기 위한 시드층(seed layer)으로 기능할 수 있다. 예를 들어, 상술한 것처럼, 제2 에피택셜 패턴(160B)은 반도체막(150)의 상면 및 제2 활성 패턴(110B)의 측면으로부터 에피택셜 성장(epitaxial growth) 방법에 의해 성장된 에피택셜층일 수 있다.
몇몇 실시예에서, 제2 에피택셜 패턴(160B)의 상면(160U)은 평탄면(160U1), 제1 경사면(160U2) 및 제2 경사면(160U3)을 포함할 수 있다. 평탄면(160U1)은 기판(100)의 상면과 평행할 수 있다. 제1 경사면(160U2)은 평탄면(160U1)의 일측으로부터 연장될 수 있고, 제2 경사면(160U3)은 평탄면(160U1)의 타측으로부터 연장될 수 있다. 예를 들어, 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2) 사이의 제2 에피택셜 패턴(160B)은, 제1 게이트 구조체(G1)와 평탄면(160U1) 사이의 제1 경사면(160U2) 및 제2 게이트 구조체(G2)와 평탄면(160U1) 사이의 제2 경사면(160U3)을 포함할 수 있다. 제1 경사면(160U2) 및 제2 경사면(160U3)은 각각 평탄면(160U1)과 둔각을 형성할 수 있다. 예를 들어, 제1 경사면(160U2)은 평탄면(160U1)과 제1 둔각(θ1)을 형성할 수 있고, 제2 경사면(160U3)은 평탄면(160U1)과 제2 둔각(θ2)을 형성할 수 있다. 이러한 제2 에피택셜 패턴(160B)의 상면(160U)의 형상은, 제2 에피택셜 패턴(160B)이 제2 활성 패턴(110B) 및 반도체막(150)으로부터 에피택셜 성장 방법에 의해 형성됨에 기인할 수 있다.
또한, 제2 에피택셜 패턴(160B)이 반도체막(150)의 상면으로부터 성장됨에 따라, 제2 에피택셜 패턴(160B)의 하면(160L)은 전체적으로 반도체막(150)의 상면과 접촉할 수 있다. 예를 들어, 도시된 것처럼, 반도체막(150)의 상면이 기판(100)의 상면과 평행한 경우에, 제2 에피택셜 패턴(160B)의 하면(160L) 또한 기판(100)의 상면과 평행할 수 있다.
몇몇 실시예에서, 반도체막(150)은 다결정질(poly-crystalline) 반도체 물질을 포함할 수 있다. 일례로, 반도체막(150)은 폴리실리콘(poly-Si)막을 포함할 수 있다. 이러한 경우에, 반도체막(150)으로부터 에피택셜 성장 방법에 의해 형성된 제2 에피택셜 패턴(160B)은 다결정질막을 포함할 수 있다. 예를 들어, 반도체막(150)에 인접하는 제2 에피택셜 패턴(160B)의 하부는 다결정질일 수 있다.
층간 절연막(190)은 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 층간 절연막(190)은 게이트 스페이서(136)의 외측면 상의 공간을 채우도록 형성될 수 있다. 예를 들어, 층간 절연막(190)은 게이트 스페이서(136)의 외측면 및 제2 에피택셜 패턴(160B)의 상면을 덮을 수 있다. 층간 절연막(190)은 게이트 구조체들(G1, G2)의 상면을 노출시키는 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 층간 절연막(190)은 게이트 구조체들(G1, G2)의 상면을 덮을 수도 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 소오스/드레인 컨택(180A)은 제1 에피택셜 패턴(160A)과 전기적으로 접속될 수 있다. 예를 들어, 제1 소오스/드레인 컨택(180A)은 제1 에피택셜 패턴(160A)과 절연 패턴(140) 사이에 개재될 수 있고, 제1 에피택셜 패턴(160A)의 상면과 접촉할 수 있다. 라이너막(142)은 제1 소오스/드레인 컨택(180A)의 상면으로부터 연장되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 라이너막(142)은 제1 소오스/드레인 컨택(180A)의 측면의 일부를 따라 연장될 수도 있다.
몇몇 실시예에서, 제1 소오스/드레인 컨택(180A)의 최하면은 제1 에피택셜 패턴(160A)의 최상부보다 낮게 형성될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제1 에피택셜 패턴(160A)의 상면은 컨택 리세스(160R)를 포함할 수 있고, 제1 소오스/드레인 컨택(180A)의 적어도 일부는 컨택 리세스(160R)를 채우도록 형성될 수 있다.
제2 소오스/드레인 컨택(180B)은 제2 에피택셜 패턴(160B)과 전기적으로 접속될 수 있다. 예를 들어, 제2 소오스/드레인 컨택(180B)은 제3 방향(Z1)으로 연장되어 층간 절연막(190)을 관통할 수 있고, 제2 에피택셜 패턴(160B)의 상면과 접촉할 수 있다. 제2 소오스/드레인 컨택(180B)의 하면은 평탄면(160U1)보다 낮게 형성되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제2 소오스/드레인 컨택(180B)의 하면은 평탄면(160U1)과 공면 상에 배치될 수 있다. 또 다른 예로, 제2 소오스/드레인 컨택(180B)은 제2 에피택셜 패턴(160B)을 관통할 수도 있다.
제1 소오스/드레인 컨택(180A) 및 제2 소오스/드레인 컨택(180B)은 각각 단일막인 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 제1 소오스/드레인 컨택(180A) 및 제2 소오스/드레인 컨택(180B)은 각각 복수의 도전층이 적층되어 형성될 수도 있음은 물론이다. 예를 들어, 제1 소오스/드레인 컨택(180A) 및 제2 소오스/드레인 컨택(180B)은 각각 차례로 적층되는 실리사이드막 및 필링 도전막을 포함할 수 있다. 상기 실리사이드막은 예를 들어, 백금(Pt), 니켈(Ni) 또는 코발트(Co) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 필링 도전막은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등을 포함할 수 있 으나, 이에 제한되는 것은 아니다.
도 4 내지 도 6은 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 비교 도면들이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
반도체 장치가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 장치를 구현하기 위해 적층된 멀티-게이트(multi-gate) 트랜지스터들을 이용하는 반도체 장치가 연구되고 있다. 이러한 반도체 장치는 기판 상의 하부 멀티-게이트 트랜지스터 및 상기 하부 멀티-게이트 트랜지스터 상에 적층되는 상부 멀티-게이트 트랜지스터를 포함할 수 있다.
한편, 상기 멀티-게이트 트랜지스터의 소오스/드레인 영역으로서 에피택셜 패턴이 제공될 수 있다. 그러나, 하부 멀티-게이트 트랜지스터의 에피택셜 패턴과는 달리, 상부 멀티-게이트 트랜지스터의 에피택셜 패턴은 기판의 부존재로 인해 언머지된(unmerged) 형태로 형성되는 문제가 있을 수 있다. 구체적으로, 도 4 내지 도 6을 참조하면, 제1 에피택셜 패턴(160A)은 기판(100)의 상면 및 제1 활성 패턴(110A)의 측면으로부터 성장(즉, 3면 성장)됨에 따라 머지된(merged) 형태로 형성될 수 있다. 이와 달리, 제2 에피택셜 패턴(160B)은 제2 활성 패턴(110B)의 측면으로부터만 성장(즉, 2면 성장)됨에 따라 언머지된(unmerged) 형태로 형성될 수 있다.
예를 들어, 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2) 사이의 제2 에피택셜 패턴(160B)은 제1 서브 패턴(161) 및 제2 서브 패턴(162)을 포함할 수 있다. 제1 서브 패턴(161)은 제1 게이트 구조체(G1)와 교차하는 제2 활성 패턴(110B)의 측면으로부터 성장될 수 있고, 제2 서브 패턴(162)은 제2 게이트 구조체(G2)와 교차하는 제2 활성 패턴(110B)의 측면으로부터 성장될 수 있다. 또한, 제1 서브 패턴(161) 및 제2 서브 패턴(162)은 제1 방향(X1)에서 이격되어 언머지된 제2 에피택셜 패턴(160B)을 형성할 수 있다.
몇몇 실시예에서, 제1 서브 패턴(161) 및 제2 서브 패턴(162)은 각각 하부 경사면(161L, 162L) 및 상부 경사면(161U, 162U)을 포함할 수 있다. 하부 경사면(161L, 162L)은 기판(100)의 상면과 예각을 이룰 수 있고, 상부 경사면(161U, 162U)은 기판(100)의 상면과 둔각을 이룰 수 있다. 이러한 제2 에피택셜 패턴(160B)의 형상은, 제2 에피택셜 패턴(160B)이 제2 활성 패턴(110B)으로부터 에피택셜 성장 방법에 의해 형성됨에 기인할 수 있다.
언머지된 형태로 형성되는 제2 에피택셜 패턴(160B)은 반도체 장치의 제조 과정에서 다양한 문제를 발생시킬 수 있다.
일례로, 도 4에 도시된 것처럼, 제2 소오스/드레인 컨택(180B)은 언머지된 제2 에피택셜 패턴(160B)과 전기적으로 접속되지 않을 수 있다. 예를 들어, 제2 소오스/드레인 컨택(180B)은 제1 서브 패턴(161)과 제2 서브 패턴(162) 사이에 형성될 수 있고, 제1 서브 패턴(161) 및 제2 서브 패턴(162) 중 적어도 하나와 접촉하지 않을 수 있다.
제2 소오스/드레인 컨택(180B)과 언머지된 제2 에피택셜 패턴(160B) 간의 접속을 보장하기 위해, 도 5에 도시된 것처럼, 제2 소오스/드레인 컨택(180B)의 폭이 증가될 수 있다. 그러나, 이러한 제2 소오스/드레인 컨택(180B)은 게이트 구조체들(G1, G2)과의 기생 커패시턴스(parasitic capacitance)를 과도하게 증가시키는 문제가 있다.
다른 예로, 도 6에 도시된 것처럼, 제2 소오스/드레인 컨택(180B)은 제1 소오스/드레인 컨택(180A)과 단락(short)될 수도 있다. 예를 들어, 제2 소오스/드레인 컨택(180B)을 형성하기 위한 식각 공정에서, 언머지된 제2 에피택셜 패턴(160B)은 식각 공정의 종점(end point)을 제공하지 못할 수 있다. 이에 따라, 층간 절연막(190) 및 절연 패턴(140)이 관통되어 제1 소오스/드레인 컨택(180A)의 일부가 노출될 수 있고, 노출된 제1 소오스/드레인 컨택(180A)과 접촉하는 제2 소오스/드레인 컨택(180B)이 형성될 수 있다.
그러나, 몇몇 실시예에 따른 반도체 장치는 반도체막(150)을 구비함에 따라, 상술한 언머지된 제2 에피택셜 패턴(160B)의 형성을 효과적으로 방지할 수 있다. 구체적으로, 도 1 내지 도 3을 이용하여 상술한 것처럼, 제2 에피택셜 패턴(160B)은 반도체막(150)의 상면 및 제2 활성 패턴(110B)의 측면으로부터 성장됨에 따라, 제1 에피택셜 패턴(160A)과 마찬가지로 3면 성장될 수 있다. 이에 따라, 제2 에피택셜 패턴(160B)은 제1 에피택셜 패턴(160A)과 마찬가지로 머지된 형태로 제공될 수 있다.
도 7 내지 도 11은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 다양한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 반도체막(150)의 일부는 제2 활성 패턴(110B)의 측면 및/또는 게이트 구조체들(G1, G2)의 측면을 따라 더 연장된다.
예를 들어, 반도체막(150)은 절연 패턴(140)의 상면, 라이너막(142)의 상면, 분리 패턴(120)의 측면의 일부, 제2 활성 패턴(110B)의 측면의 일부 및 게이트 구조체들(G1, G2)의 측면의 일부를 따라 연장될 수 있다.
몇몇 실시예에서, 제2 활성 패턴(110B)의 측면 및/또는 게이트 구조체들(G1, G2)의 측면을 따라 연장되는 반도체막(150)의 두께는, 절연 패턴(140)의 상면 및/또는 라이너막(142)의 상면을 따라 연장되는 반도체막(150)의 두께보다 작을 수 있다. 몇몇 실시예에서, 제2 활성 패턴(110B)의 측면 및/또는 게이트 구조체들(G1, G2)의 측면을 따라 연장되는 반도체막(150)의 두께는 절연 패턴(140)의 상면으로부터 멀어짐에 따라 감소할 수 있다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 절연 패턴(140)의 상면은 위로 오목하다.
예를 들어, 절연 패턴(140)의 상면은 오목면(140U)을 포함할 수 있다. 반도체막(150)은 오목면(140U)을 따라 컨포멀하게 연장될 수 있다. 제2 에피택셜 패턴(160B)의 하면(160L)은 전체적으로 반도체막(150)의 상면과 접촉할 수 있다. 이러한 경우에, 도시된 것처럼, 제2 에피택셜 패턴(160B)의 하면(160L)은 아래로 볼록할 수 있다.
도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제2 에피택셜 패턴(160B)의 상면(160U)은 전체적으로 기판(100)의 상면과 평행하다.
예를 들어, 제2 에피택셜 패턴(160B)의 상면(160U)은 경사면(예컨대, 도 2의 제1 경사면(160U2) 또는 제2 경사면(160U3))을 포함하지 않을 수 있다. 몇몇 실시예에서, 제2 에피택셜 패턴(160B)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 즉, 제2 에피택셜 패턴(160B)의 상면(160U)은 제2 활성 패턴(110B)의 최상면보다 높게 형성될 수 있다.
도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 분리 패턴(120)은 다중막으로 형성된다.
예를 들어, 분리 패턴(120)은 제1 활성 패턴(110A) 상에 교대로 적층되는 제1 절연막(122) 및 제2 절연막(124)을 포함할 수 있다. 제1 절연막(122) 및 제2 절연막(124)은 각각 절연 물질, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 절연막(122) 및 제2 절연막(124)은 서로 다른 물질을 포함할 수 있다. 일례로, 제1 절연막(122)은 실리콘 질화물을 포함할 수 있고, 제2 절연막(124)은 실리콘 산화물을 포함할 수 있다.
도 11을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 각각의 게이트 구조체들(G1, G2)은 내부 스페이서(137)를 더 포함한다.
내부 스페이서(137)는 시트 패턴들(예컨대, 제1 내지 제6 시트 패턴(111~116)) 사이에 개재되는 게이트 전극(134A, 134B)의 측면 상에 형성될 수 있다. 도 11에서, 내부 스페이서(137)는 상부 시트 패턴들(예컨대, 제4 내지 제6 시트 패턴(114~116)) 사이의 게이트 전극(134A, 134B)의 측면 상에 형성되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 내부 스페이서(137)는 하부 시트 패턴들(예컨대, 제1 내지 제3 시트 패턴(111~113)) 사이의 게이트 전극(134A, 134B)의 측면 상에 형성될 수도 있다.
몇몇 실시예에서, 내부 스페이서(137)는 PFET의 게이트 전극(134A, 134B)의 측면 상에 형성될 수 있다. 일례로, 제1 활성 패턴(110A)은 PFET의 채널 영역으로 이용될 수 있고, 제2 활성 패턴(110B)은 NFET의 채널 영역으로 이용될 수 있다. 이러한 경우에, 도시된 것처럼, 내부 스페이서(137)는 상부 시트 패턴들(예컨대, 제4 내지 제6 시트 패턴(114~116)) 사이의 게이트 전극(134A, 134B)의 측면 상에 형성될 수 있고, 하부 시트 패턴들(예컨대, 제1 내지 제3 시트 패턴(111~113)) 사이의 게이트 전극(134A, 134B)의 측면 상에는 형성되지 않을 수 있다.
도 12는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 13은 도 12의 A1-A1 및 A2-A2를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 11을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12 및 도 13을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함한다.
제1 영역(I) 및 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 몇몇 실시예에서, 제1 영역(I)은 제2 영역(II)에 비해 낮은 집적도로 구현되는 영역일 수 있다. 일례로, 제1 영역(I)은 입출력(input/output; I/O) 영역일 수 있고, 제2 영역(II)은 로직(logic) 영역 또는 SRAM(static RAM) 영역일 수 있다. 다른 예로, 제1 영역(I)은 로직 소자의 EGFET(extra gate FET) 영역일 수 있고, 제2 영역(II)은 로직 소자의 SGFET(single gate FET) 영역일 수 있다.
기판(100)의 제1 영역(I) 상에는 제1 활성 패턴(110A), 제2 활성 패턴(110B), 제1 게이트 구조체(G1), 제2 게이트 구조체(G2), 제1 에피택셜 패턴(160A), 제2 에피택셜 패턴(160B), 반도체막(150), 제1 소오스/드레인 컨택(180A) 및 제2 소오스/드레인 컨택(180B)이 형성될 수 있다.
기판(100)의 제2 영역(II) 상에는 제3 활성 패턴(210A), 제4 활성 패턴(210B), 제3 게이트 구조체(G3), 제4 게이트 구조체(G4), 제3 에피택셜 패턴(260A), 제4 에피택셜 패턴(260B), 제3 소오스/드레인 컨택(280A) 및 제4 소오스/드레인 컨택(280B)이 형성될 수 있다.
제3 활성 패턴(210A) 및 제4 활성 패턴(210B)은 기판(100) 상에 차례로 배치될 수 있다. 제3 활성 패턴(210A)은 기판(100) 상에 기판(100)으로부터 이격될 수 있다. 제4 활성 패턴(210B)은 제1 활성 패턴(110A) 상에 제1 활성 패턴(110A)으로부터 이격될 수 있다. 제3 활성 패턴(210A) 및 제4 활성 패턴(210B)은 각각 기판(100)의 상면과 평행한 제4 방향(X2)으로 연장될 수 있다. 또한, 제3 활성 패턴(210A) 및 제4 활성 패턴(210B)은 기판(100)의 상면과 교차하는 방향(예컨대, 제6 방향(Z2))에서 중첩할 수 있다. 제3 활성 패턴(210A) 및 제4 활성 패턴(210B)은 각각 제1 활성 패턴(110A) 및 제2 활성 패턴(110B)과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 제1 및 제2 활성 패턴(110A, 110B)의 폭(W11)은 제3 및 제4 활성 패턴(210A, 210B)의 폭(W21)과 동일할 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다. 다른 몇몇 실시예에서, 제1 및 제2 활성 패턴(110A, 110B)의 폭(W11)은 제3 및 제4 활성 패턴(210A, 210B)의 폭(W21)과 다를 수도 있다.
제3 게이트 구조체(G3) 및 제4 게이트 구조체(G4)는 각각 기판(100)의 상면과 평행하며 제4 방향(X2)과 교차하는 제5 방향(Y2)으로 연장될 수 있다. 또한, 제3 게이트 구조체(G3) 및 제4 게이트 구조체(G4)는 제4 방향(X2)에서 서로 이격되어 나란히 연장될 수 있다. 제3 게이트 구조체(G3) 및 제4 게이트 구조체(G4)는 각각 제1 게이트 구조체(G1) 및 제2 게이트 구조체(G2)와 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 제1 및 제2 활성 패턴(110A, 110B)의 채널 길이(channel length)는 제3 및 제4 활성 패턴(210A, 210B)의 채널 길이보다 클 수 있다. 예를 들어, 제1 및 제2 게이트 구조체(G1, G2)의 폭(W12)은 제3 및 제4 게이트 구조체(G3, G4)의 폭(W22)보다 클 수 있다.
몇몇 실시예에서, 제1 및 제2 게이트 구조체(G1, G2)가 이격되는 거리(D1)는 제3 및 제4 게이트 구조체(G3, G4)가 이격되는 거리(D2)보다 클 수 있다. 예시적으로, 제1 및 제2 게이트 구조체(G1, G2)가 이격되는 거리(D1)는 약 15 nm 이상일 수 있고, 제3 및 제4 게이트 구조체(G3, G4)가 이격되는 거리(D2)는 약 15 nm 이하일 수 있다. 일례로, 제1 및 제2 게이트 구조체(G1, G2)가 이격되는 거리(D1)는 약 15 nm 내지 약 30 nm일 수 있고, 제3 및 제4 게이트 구조체(G3, G4)가 이격되는 거리(D2)는 약 5 nm 내지 약 15 nm일 수 있다.
제3 에피택셜 패턴(260A)은 기판(100)의 상면 및 게이트 구조체들(G3, G4)의 측면 상에 형성될 수 있다. 제3 에피택셜 패턴(260A)은 제3 활성 패턴(210A)과 접속될 수 있다. 이러한 제3 에피택셜 패턴(260A)은 제3 활성 패턴(210A) 및 게이트 구조체들(G3, G4)을 포함하는 전계 효과 트랜지스터의 소오스/드레인 영역으로 제공될 수 있다.
제3 에피택셜 패턴(260A)은 기판(100) 및 제3 활성 패턴(210A)을 시드층(seed layer)으로 이용하여 성장된 에피택셜층(epitaxial layer)을 포함할 수 있다. 예를 들어, 제3 에피택셜 패턴(260A)은 기판(100)의 상면 및 제3 활성 패턴(210A)의 측면으로부터 에피택셜 성장(epitaxial growth) 방법에 의해 성장된 에피택셜층일 수 있다. 제3 에피택셜 패턴(260A)은 제1 에피택셜 패턴(160A)과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
제4 에피택셜 패턴(260B)은 제3 에피택셜 패턴(260A)의 상면 및 게이트 구조체들(G3, G4)의 측면 상에 형성될 수 있다. 제4 에피택셜 패턴(260B)은 제4 활성 패턴(210B)과 접속될 수 있다. 이러한 제4 에피택셜 패턴(260B)은 제4 활성 패턴(210B) 및 게이트 구조체들(G3, G4)을 포함하는 전계 효과 트랜지스터의 소오스/드레인 영역으로 제공될 수 있다.
몇몇 실시예에서, 반도체막(150)은 제1 영역(I) 상에 형성될 수 있고, 제2 영역(II) 상에 형성되지 않을 수 있다. 예를 들어, 반도체막(150)은 절연 패턴(140)과 제2 에피택셜 패턴(160B) 사이에 개재될 수 있고, 절연 패턴(140)과 제4 에피택셜 패턴(260B) 사이에는 개재되지 않을 수 있다.
제4 에피택셜 패턴(260B)은 제4 활성 패턴(210B)을 시드층(seed layer)으로 이용하여 성장된 에피택셜층(epitaxial layer)을 포함할 수 있다. 예를 들어, 제4 에피택셜 패턴(260B)은 제2 활성 패턴(110B)의 측면으로부터 에피택셜 성장(epitaxial growth) 방법에 의해 성장된 에피택셜층일 수 있다.
몇몇 실시예에서, 제4 에피택셜 패턴(260B)은 제3 에피택셜 패턴(260A)과 마찬가지로 머지된(merged) 형태로 형성될 수 있다. 예를 들어, 제3 및 제4 게이트 구조체(G3, G4)가 이격되는 거리(D2)가 (예컨대, 약 15 nm 이하로) 작아짐에 따라, 제4 에피택셜 패턴(260B)은 머지된(merged) 형태로 형성될 수 있다.
제3 소오스/드레인 컨택(280A)은 제3 에피택셜 패턴(260A)과 전기적으로 접속될 수 있다. 예를 들어, 제3 소오스/드레인 컨택(280A)은 제3 에피택셜 패턴(260A)과 절연 패턴(140) 사이에 개재될 수 있고, 제3 에피택셜 패턴(260A)의 상면과 접촉할 수 있다. 제3 소오스/드레인 컨택(280A)은 제1 소오스/드레인 컨택(180A)과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
제4 소오스/드레인 컨택(280B)은 제4 에피택셜 패턴(260B)과 전기적으로 접속될 수 있다. 예를 들어, 제4 소오스/드레인 컨택(280B)은 제6 방향(Z2)으로 연장되어 층간 절연막(190)을 관통할 수 있고, 제4 에피택셜 패턴(260B)의 상면과 접촉할 수 있다. 제4 소오스/드레인 컨택(280B)은 제2 소오스/드레인 컨택(180B)과 유사할 수 있으므로, 이하에서 자세한 설명은 생략한다.
상부 멀티-게이트 트랜지스터의 에피택셜 패턴은 게이트 구조체들 간의 거리가 (예컨대, 약 15 nm 이상으로) 증가함에 따라 언머지된(unmerged) 형태로 형성될 수 있다. 몇몇 실시예에 따른 반도체 장치는, 게이트 구조체들 간의 거리가 큰 영역(예컨대, 제1 영역(I))에 선택적으로 형성되는 반도체막(150)을 구비함에 따라, 언머지된 에피택셜 패턴의 형성을 효과적으로 방지할 수 있다.
이하에서, 도 1 내지 도 32를 참조하여, 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명한다.
도 14 내지 도 30은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 13을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14를 참조하면, 기판(100) 상에 복수의 시트 패턴들(111~116), 복수의 희생 패턴들(310) 및 더미 게이트 구조체들(DG1, DG2)을 형성한다.
예를 들어, 기판(100) 상에 교대로 적층되는 제1 물질막 및 제2 물질막이 형성될 수 있다. 이어서, 상기 제1 물질막 및 상기 제2 물질막 상에 제1 방향(X1)으로 연장되는 마스크 패턴이 형성될 수 있다. 이어서, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제1 물질막 및 상기 제2 물질막을 패터닝하는 패터닝 공정이 수행될 수 있다. 패터닝된 상기 제2 물질막은 시트 패턴들(111~116)을 형성할 수 있다. 패터닝된 상기 제1 물질막은 희생 패턴들(310)을 형성할 수 있다.
몇몇 실시예에서, 시트 패턴들(111~116)과 희생 패턴들(310)은 서로 다른 식각 선택비를 가질 수 있다. 일례로, 시트 패턴들(111~116)은 실리콘(Si)을 포함할 수 있고, 희생 패턴들(310)은 실리콘 게르마늄(SiGe)을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 물질막 및 상기 제2 물질막을 패터닝하는 과정에서, 기판(100)의 일부가 식각되어 핀 패턴(110F)이 형성될 수 있다.
이어서, 더미 게이트 구조체들(DG1, DG2)이 형성될 수 있다. 더미 게이트 구조체들(DG1, DG2)은 시트 패턴들(111~116) 및 희생 패턴들(310)과 교차할 수 있다. 예를 들어, 더미 게이트 구조체들(DG1, DG2)은 제2 방향(Y1)으로 연장될 수 있다. 시트 패턴들(111~116) 및 희생 패턴들(310)은 각각 제1 방향(X1)으로 연장되어 더미 게이트 구조체들(DG1, DG2)를 관통할 수 있다.
더미 게이트 구조체들(DG1, DG2)은 예를 들어, 차례로 적층되는 더미 게이트 유전막(332), 더미 게이트 전극(334) 및 게이트 스페이서(136)를 포함할 수 있다. 더미 게이트 유전막(332) 및 더미 게이트 전극(334)은 마스크 패턴(350)을 식각 마스크로 이용하는 패터닝 공정에 의해 형성될 수 있다. 예를 들어, 기판(100) 상에 차례로 적층되는 유전막 및 전극막이 형성될 수 있다. 이어서, 상기 전극막 상에 제2 방향(Y1)으로 연장되는 마스크 패턴(350)이 형성될 수 있다. 이어서, 상기 마스크 패턴(350)을 식각 마스크로 이용하여 상기 유전막 및 상기 전극막을 패터닝하는 패터닝 공정이 수행될 수 있다. 패터닝된 상기 유전막은 더미 게이트 유전막(332)을 형성할 수 있고, 패터닝된 상기 전극막은 더미 게이트 전극(334)을 형성할 수 있다. 게이트 스페이서(136)는 더미 게이트 전극(334)의 측면을 따라 연장될 수 있다.
더미 게이트 전극(334)은 시트 패턴들(111~116) 및 희생 패턴들(310)과 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 더미 게이트 전극(334)은 폴리실리콘(poly-Si)을 포함할 수 있다.
도 15를 참조하면, 시트 패턴들(111~116) 및 희생 패턴들(310)에 대한 제1 리세스 공정을 수행한다.
상기 제1 리세스 공정이 수행됨에 따라, 더미 게이트 구조체들(DG1, DG2)의 외측에 배치되는 시트 패턴들(111~116)의 일부 및 희생 패턴들(310)의 일부가 제거될 수 있다. 이에 따라, 시트 패턴들(111~116)의 측면 및 희생 패턴들(310)의 측면을 노출시키는 제1 리세스(R1)가 형성될 수 있다.
도 16을 참조하면, 제1 필링 희생막(320)을 형성한다.
제1 필링 희생막(320)은 도 15의 결과물 상에 형성될 수 있다. 또한, 제1 필링 희생막(320)은 도 15의 제1 리세스(R1)를 채울 수 있다. 제1 필링 희생막(320)은 시트 패턴들(111~116) 및 희생 패턴들(310)과 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 제1 필링 희생막(320)은 스핀 온 하드마스크(Spin-on Hardmask; SOH)를 포함할 수 있다.
도 17을 참조하면, 제1 필링 희생막(320)에 대한 제2 리세스 공정을 수행하고, 예비 라이너막(142p)을 형성한다.
상기 제2 리세스 공정이 수행됨에 따라, 상부 시트 패턴들(114~116)의 측면이 노출될 수 있다. 예를 들어, 제1 필링 희생막(320)의 상부가 제거되어, 상부 시트 패턴들(114~116)의 측면을 노출시키는 제2 리세스(R2)가 형성될 수 있다. 상기 제2 리세스 공정이 수행된 후에, 제1 필링 희생막(320)은 하부 시트 패턴들(111~113)의 측면을 덮을 수 있다. 예를 들어, 제2 리세스(R2)는 하부 시트 패턴들(111~113)의 측면을 노출시키지 않을 수 있다.
예비 라이너막(142p)은 상기 제2 리세스 공정이 수행된 제1 필링 희생막(320) 상에 적층될 수 있다. 예를 들어, 예비 라이너막(142p)은 제2 리세스(R2), 분리 패턴(120)의 측면, 제2 활성 패턴(110B)의 측면, 게이트 구조체들(G1, G2)의 측면을 따라 컨포멀하게 연장될 수 있다.
도 18을 참조하면, 제1 필링 희생막(320)의 상면을 노출시킨다.
예를 들어, 제1 필링 희생막(320)의 상면을 따라 연장되는 예비 라이너막(142p)의 일부가 제거될 수 있다. 예비 라이너막(142p)의 일부를 제거하는 것은 예를 들어, 건식 식각 공정에 의해 수행될 수 있으나, 이에 제한되는 것은 아니다. 이를 통해, 예비 라이너막(142p)으로부터 노출되는 제1 필링 희생막(320)이 형성될 수 있다. 또한, 잔존하는 예비 라이너막(142p)은 분리 패턴(120)의 측면, 제2 활성 패턴(110B)의 측면, 게이트 구조체들(G1, G2)의 측면을 따라 연장될 수 있다.
도 19를 참조하면, 제1 필링 희생막(320)을 대체하여 제1 에피택셜 패턴(160A)을 형성한다.
예를 들어, 예비 라이너막(142p)으로부터 노출되는 제1 필링 희생막(320)은 제거될 수 있다. 제1 필링 희생막(320)을 제거하는 것은 예를 들어, 습식 식각 공정에 의해 수행될 수 있으나, 이에 제한되는 것은 아니다. 제1 필링 희생막(320)이 제거됨에 따라, 하부 시트 패턴들(111~113)의 측면 및 기판(100; 또는 핀 패턴(110F))의 상면은 노출될 수 있다. 이어서, 제1 필링 희생막(320)이 제거된 영역을 채우는 제1 에피택셜 패턴(160A)이 형성될 수 있다. 구체적으로, 기판(100; 또는 핀 패턴(110F)) 및 제1 활성 패턴(110A)을 시드층(seed layer)으로 이용하는 에피택셜 성장 공정이 수행될 수 있다. 제2 활성 패턴(110B)은 예비 라이너막(142p)에 의해 보호될 수 있으므로, 제2 활성 패턴(110B)은 상기 에피택셜 성장 공정에서 시드층으로 이용되지 않을 수 있다. 이를 통해, 제1 활성 패턴(110A)과 접속되는 제1 에피택셜 패턴(160A)이 형성될 수 있다. 상술한 것처럼, 제1 에피택셜 패턴(160A)은 3면 성장에 의해 형성됨에 따라, 머지된 형태로 제공될 수 있다.
도 20을 참조하면, 제1 에피택셜 패턴(160A) 상에 라이너막(142), 희생 컨택 패턴(380) 및 절연 패턴(140)을 형성한다.
예를 들어, 도 19의 예비 라이너막(142p)이 제거될 수 있다. 이어서, 라이너막(142), 희생 컨택 패턴(380) 및 절연 패턴(140)이 차례로 적층될 수 있다. 예를 들어, 라이너막(142)은 제1 에피택셜 패턴(160A)의 상면, 분리 패턴(120)의 측면, 제2 활성 패턴(110B)의 측면, 게이트 구조체들(G1, G2)의 측면을 따라 컨포멀하게 연장될 수 있다. 희생 컨택 패턴(380)은 라이너막(142) 상의 영역의 일부를 채울 수 있고, 절연 패턴(140)은 희생 컨택 패턴(380)에 의해 형성된 공간을 채울 수 있다.
이어서, 라이너막(142) 및 절연 패턴(140)에 대한 제3 리세스 공정이 수행될 수 있다. 상기 제3 리세스 공정이 수행됨에 따라, 상부 시트 패턴들(114~116)의 측면이 노출될 수 있다. 몇몇 실시예에서, 절연 패턴(140)의 상면 및/또는 라이너막(142)의 상면은 분리 패턴(120)의 상면보다 낮게 형성될 수 있다.
도 21을 참조하면, 반도체막(150)을 형성한다.
반도체막(150)은 절연 패턴(140)의 상면 및/또는 라이너막(142)의 상면 상에 형성될 수 있다. 예를 들어, 반도체막(150)은 절연 패턴(140)의 상면 및 라이너막(142)의 상면을 따라 컨포멀하게 연장될 수 있다. 몇몇 실시예에서, 반도체막(150)은 다결정질(poly-crystalline) 반도체 물질을 포함할 수 있다. 일례로, 반도체막(150)은 폴리실리콘(poly-Si)막을 포함할 수 있다.
몇몇 실시예에서, 반도체막(150)은 방향성 증착(directional deposition) 공정에 의해 형성될 수 있다. 상기 방향성 증착 공정이 수행됨에 따라, 반도체막(150)은 도 20의 결과물의 상면 상에 선택적으로 형성될 수 있다. 예를 들어, 반도체막(150)은 절연 패턴(140)의 상면, 라이너막(142)의 상면, 마스크 패턴(350)의 상면 및 게이트 스페이서(136)의 상면 상에 선택적으로 형성될 수 있다. 또한, 반도체막(150)은 분리 패턴(120)의 측면, 제2 활성 패턴(110B)의 측면 및 희생 패턴들(310)의 측면 상에 형성되지 않을 수 있다.
도 22를 참조하면, 제2 필링 희생막(390)을 형성한다.
제2 필링 희생막(390)은 도 21의 결과물 상에 형성될 수 있다. 제2 필링 희생막(390)은 시트 패턴들(111~116), 희생 패턴들(310) 및 반도체막(150)과 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 일례로, 제2 필링 희생막(390)은 스핀 온 하드마스크(Spin-on Hardmask; SOH)를 포함할 수 있다.
도 23을 참조하면, 평탄화 공정을 수행한다.
상기 평탄화 공정이 수행됨에 따라, 마스크 패턴(350)의 상면 상의 반도체막(150)이 제거될 수 있다. 예를 들어, 상기 평탄화 공정은 마스크 패턴(350)의 상면을 종점(end point)으로 이용하여, 제2 필링 희생막(390)의 상부 및 반도체막(150)의 상부를 제거할 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 24를 참조하면, 제2 필링 희생막(390)을 선택적으로 제거한다.
제2 필링 희생막(390)이 제거됨에 따라, 상부 시트 패턴들(114~116)의 측면 및 반도체막(150)의 상면은 노출될 수 있다.
도 25를 참조하면, 제2 에피택셜 패턴(160B)을 형성한다.
구체적으로, 반도체막(150) 및 제2 활성 패턴(110B)을 시드층(seed layer)으로 이용하는 에피택셜 성장 공정이 수행될 수 있다. 이를 통해, 제2 활성 패턴(110B)과 접속되는 제2 에피택셜 패턴(160B)이 형성될 수 있다. 상술한 것처럼, 제2 에피택셜 패턴(160B)은 제1 에피택셜 패턴(160A)과 마찬가지로 3면 성장에 의해 형성됨에 따라, 머지된 형태로 제공될 수 있다.
도 26을 참조하면, 더미 게이트 유전막(332) 및 더미 게이트 전극(334)을 제거한다.
예를 들어, 기판(100) 상에 층간 절연막(190)이 형성될 수 있다. 층간 절연막(190)은 게이트 스페이서(136)의 외측면 상의 공간을 채우도록 형성될 수 있다. 예를 들어, 층간 절연막(190)은 게이트 스페이서(136)의 외측면 및 제2 에피택셜 패턴(160B)의 상면을 덮을 수 있다.
이어서, 층간 절연막(190) 및 게이트 스페이서(136)에 의해 노출되는 더미 게이트 유전막(332), 더미 게이트 전극(334) 및 마스크 패턴(350)이 제거될 수 있다. 더미 게이트 유전막(332) 및 더미 게이트 전극(334)이 제거됨에 따라, 게이트 스페이서(136)의 내측에 배치되는 시트 패턴들(111~116) 및 희생 패턴들(310)은 노출될 수 있다.
도 27을 참조하면, 희생 패턴들(310)을 제거한다.
상술한 것처럼, 시트 패턴들(111~116)과 희생 패턴들(310)은 서로 다른 식각 선택비를 가질 수 있다. 이에 따라, 희생 패턴들(310)은 선택적으로 제거될 수 있다. 희생 패턴들(310)이 제거됨에 따라, 기판(100) 상에 차례로 적층되며 서로 이격되는 시트 패턴들(111~116)이 형성될 수 있다.
도 28을 참조하면, 게이트 구조체들(G1, G2)을 형성한다.
예를 들어, 노출되는 시트 패턴들(111~116)의 표면을 따라 계면막(131)이 형성될 수 있다. 이어서, 계면막(131) 상에 컨포멀하게 연장되는 게이트 유전막(132)이 형성될 수 있다. 이어서, 게이트 유전막(132) 상에 게이트 전극(134A, 134B)이 형성될 수 있다. 몇몇 실시예에서, 게이트 전극(134A, 134B)의 상면은 리세스될 수 있다. 게이트 캡핑 패턴(138)은 리세스된 게이트 전극(134A, 134B)의 상면을 따라 연장될 수 있다. 이에 따라, 계면막(131), 게이트 유전막(132), 게이트 전극(134A, 134B), 게이트 스페이서(136) 및 게이트 캡핑 패턴(155)을 포함하는 게이트 구조체들(G1, G2)이 형성될 수 있다.
도 29를 참조하면, 제1 에피택셜 패턴(160A)을 노출시킨다.
예를 들어, 희생 컨택 패턴(380)이 제거될 수 있다. 또한, 희생 컨택 패턴(380)이 제거됨에 따라 노출되는 라이너막(142)의 적어도 일부가 제거될 수 있다. 이를 통해, 제1 에피택셜 패턴(160A)과 절연 패턴(140) 사이에 제1 에피택셜 패턴(160A)의 상면을 노출시키는 갭(380G)이 형성될 수 있다.
도 30을 참조하면, 제1 소오스/드레인 컨택(180A)을 형성한다.
제1 소오스/드레인 컨택(180A)은 도 29의 갭(380G)을 채우도록 형성될 수 있다. 이를 통해, 제1 에피택셜 패턴(160A)과 전기적으로 접속되는 제1 소오스/드레인 컨택(180A)이 형성될 수 있다.
이어서, 도 2를 참조하면, 제2 소오스/드레인 컨택(180B)을 형성한다.
제2 소오스/드레인 컨택(180B)은 층간 절연막(190)을 관통하여 제2 에피택셜 패턴(160B)과 전기적으로 접속될 수 있다. 이를 통해, 도 1 내지 도 3을 이용하여 상술한 반도체 장치가 제조될 수 있다.
도 31은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 설명의 편의를 위해, 도 1 내지 도 30을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 31은 도 20 이후의 단계를 설명하기 위한 중간 단계 도면이다.
도 31을 참조하면, 반도체막(150)을 형성한다.
도시된 것처럼, 반도체막(150)의 일부는 제2 활성 패턴(110B)의 측면 및/또는 더미 게이트 구조체들(DG1, DG2)의 측면을 따라 더 연장될 수 있다. 예를 들어, 반도체막(150)은 절연 패턴(140)의 상면, 라이너막(142)의 상면, 분리 패턴(120)의 측면의 일부, 제2 활성 패턴(110B)의 측면의 일부 및 더미 게이트 구조체들(DG1, DG2)의 측면의 일부를 따라 연장될 수 있다.
몇몇 실시예에서, 반도체막(150)은 방향성 증착(directional deposition) 공정에 의해 형성될 수 있다. 상기 방향성 증착 공정의 특성에 따라, 반도체막(150)의 일부는 도 20의 결과물의 상면뿐만 아니라 측면의 적어도 일부 상에도 형성될 수 있다.
이어서, 도 22 내지 도 30, 도 2를 이용하여 상술한 단계들이 수행될 수 있다. 이를 통해, 도 7을 이용하여 상술한 반도체 장치가 제조될 수 있다.
도 32는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 설명의 편의를 위해, 도 1 내지 도 30을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 32는 도 19 이후의 단계를 설명하기 위한 중간 단계 도면이다.
도 32를 참조하면, 라이너막(142) 및 절연 패턴(140)에 대한 제3 리세스 공정을 수행한다.
도시된 것처럼, 상기 제3 리세스 공정이 수행됨에 따라, 절연 패턴(140)의 상면은 오목면(140U)을 포함할 수 있다.
이어서, 도 21 내지 도 30, 도 2를 이용하여 상술한 단계들이 수행될 수 있다. 이를 통해, 도 8을 이용하여 상술한 반도체 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110A: 제1 활성 패턴 110B: 제2 활성 패턴
110F: 핀 패턴 120: 분리 패턴
131: 계면막 132: 게이트 유전막
134A, 134B: 게이트 전극 136: 게이트 스페이서
138: 게이트 캡핑 패턴 140: 절연 패턴
142: 라이너막 150: 반도체막
160A: 제1 에피택셜 패턴 160B: 제2 에피택셜 패턴
180A: 제1 소오스/드레인 컨택 180B: 제2 소오스/드레인 컨택
190: 층간 절연막

Claims (10)

  1. 기판;
    상기 기판 상에, 제1 방향으로 연장되는 제1 활성 패턴;
    상기 제1 활성 패턴 상에 적층되며, 상기 제1 방향으로 연장되는 제2 활성 패턴;
    상기 제1 방향과 교차하는 제2 방향으로 연장되어, 상기 제1 활성 패턴 및 상기 제2 활성 패턴과 교차하는 제1 게이트 구조체;
    상기 제1 게이트 구조체로부터 상기 제1 방향으로 이격되며, 상기 제2 방향으로 연장되어 상기 제1 활성 패턴 및 상기 제2 활성 패턴과 교차하는 제2 게이트 구조체;
    상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에, 상기 제1 활성 패턴과 접속되는 제1 에피택셜 패턴;
    상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에, 상기 제2 활성 패턴과 접속되는 제2 에피택셜 패턴;
    상기 제1 에피택셜 패턴과 상기 제2 에피택셜 패턴 사이에 개재되는 절연 패턴; 및
    상기 절연 패턴과 상기 제2 에피택셜 패턴 사이에, 상기 절연 패턴의 상면을 따라 연장되는 반도체막을 포함하는, 반도체 장치.
  2. 제 1항에 있어서,
    상기 반도체막은 폴리실리콘막을 포함하는, 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 게이트 구조체와 상기 제2 게이트 구조체가 이격되는 거리는 15 nm 이상인, 반도체 장치.
  4. 제 1항에 있어서,
    상기 제2 에피택셜 패턴은 다결정질(polycrystalline)막을 포함하는, 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 에피택셜 패턴의 상면은, 상기 기판의 상면과 평행한 평탄면과, 상기 제1 게이트 구조체와 상기 평탄면 사이의 제1 경사면과, 상기 제2 게이트 구조체와 상기 평탄면 사이의 제2 경사면을 포함하고,
    상기 제1 경사면 및 상기 제2 경사면은 각각 상기 평탄면과 둔각을 이루는, 반도체 장치.
  6. 제 5항에 있어서,
    상기 제2 에피택셜 패턴의 하면은 상기 기판의 상면과 평행한, 반도체 장치.
  7. 제 1항에 있어서,
    상기 제2 에피택셜 패턴은 상기 제2 활성 패턴 및 상기 반도체막을 시드층(seed layer)으로 이용하여 성장된 에피택셜층을 포함하는, 반도체 장치.
  8. 기판;
    상기 기판 상에, 제1 방향으로 연장되는 제1 활성 패턴;
    상기 제1 활성 패턴 상에 적층되며, 상기 제1 방향으로 연장되는 제2 활성 패턴;
    상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 활성 패턴 및 상기 제2 활성 패턴이 관통되는 게이트 구조체;
    상기 게이트 구조체의 측면 상에, 상기 제1 활성 패턴과 접속되는 제1 에피택셜 패턴;
    상기 게이트 구조체의 측면 상에, 상기 제2 활성 패턴과 접속되는 제2 에피택셜 패턴;
    상기 제1 에피택셜 패턴과 상기 제2 에피택셜 패턴 사이에 개재되는 절연 패턴; 및
    상기 절연 패턴과 상기 제2 에피택셜 패턴 사이에 개재되는 반도체막을 포함하되,
    상기 제2 에피택셜 패턴은 상기 제2 활성 패턴 및 상기 반도체막을 시드층(seed layer)으로 이용하여 성장된 에피택셜층을 포함하는, 반도체 장치.
  9. 제 8항에 있어서,
    상기 반도체막은 방향성 증착(directional deposition) 공정에 의해 형성되는, 반도체 장치.
  10. 기판;
    상기 기판 상에 차례로 적층되며, 서로 이격되어 각각 제1 방향으로 연장되는 복수의 하부 시트 패턴들;
    상기 복수의 하부 시트 패턴들 상에 차례로 적층되며, 서로 이격되어 각각 상기 제1 방향으로 연장되는 복수의 상부 시트 패턴들;
    상기 복수의 하부 시트 패턴들과 상기 복수의 상부 시트 패턴들 사이에 개재되는 분리 패턴;
    상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 복수의 하부 시트 패턴들 및 상기 복수의 상부 시트 패턴들이 각각 관통되는 게이트 구조체;
    상기 게이트 구조체의 측면 상에, 상기 복수의 하부 시트 패턴들과 접속되며, 제1 도전형을 갖는 제1 에피택셜 패턴;
    상기 게이트 구조체의 측면 상에, 상기 복수의 상부 시트 패턴들과 접속되며, 상기 제1 도전형과 다른 제2 도전형을 갖는 제2 에피택셜 패턴;
    상기 분리 패턴의 측면 상에, 상기 제1 에피택셜 패턴과 상기 제2 에피택셜 패턴 사이에 개재되는 절연 패턴; 및
    상기 절연 패턴과 상기 제2 에피택셜 패턴 사이에, 상기 절연 패턴의 상면을 따라 연장되는 폴리실리콘막을 포함하는, 반도체 장치.
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