CN117995837A - 半导体器件 - Google Patents

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epitaxial
film
semiconductor device
gate structure
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金庚浩
姜明一
张星旭
赵敬熙
崔道永
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Samsung Electronics Co Ltd
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Abstract

一种半导体器件包括：衬底；第一有源图案，其设置在所述衬底上；第二有源图案，其堆叠在所述第一有源图案上；第一栅极结构，其延伸以与所述第一有源图案和所述第二有源图案相交；第二栅极结构，其与所述第一栅极结构间隔开，并且延伸以与所述第一有源图案和所述第二有源图案相交；第一外延图案，其介于所述第一栅极结构与所述第二栅极结构之间，并且连接到所述第一有源图案；第二外延图案，其介于所述第一栅极结构与所述第二栅极结构之间，并且连接到所述第二有源图案；绝缘图案，其介于所述第一外延图案与所述第二外延图案之间；和半导体膜，其介于所述绝缘图案与所述第二外延图案之间，所述半导体膜沿着所述绝缘图案的顶表面延伸。

Description

半导体器件
技术领域
本公开涉及半导体器件及制造半导体器件的方法，更具体地，涉及包括堆叠多栅极晶体管(stacked multi-gate transistors)的半导体器件及制造半导体器件的方法。
背景技术
为了提高半导体器件的集成密度，可以使用在衬底上形成鳍状或纳米线状硅体并在硅体的表面上形成栅极的多栅极晶体管。另外，半导体器件可以包括位于衬底上的下多栅极晶体管以及堆叠在下多栅极晶体管上的上多栅极晶体管。
这种多栅极晶体管使用由多个表面上的若干栅极围绕的三维沟道，以便于缩放。此外，可以在不增加多栅极晶体管的栅极长度的情况下增强多栅极晶体管的电流控制能力。例如，多栅极晶体管可以在沟道上提供更好的电气控制，因此允许更有效地抑制关断状态(off-state)泄漏电流。另外，多栅极晶体管可以有效地抑制漏极电压对沟道区域的电势的影响的SCE(短沟道效应)。
发明内容
本公开的实施例提供了一种防止形成未合并的外延图案的半导体器件。
本公开的实施例提供了一种用于制造防止形成未合并的外延图案的半导体器件的方法。
根据本公开的实施例，提供了一种半导体器件，所述半导体器件包括：衬底；第一有源图案，所述第一有源图案设置在所述衬底上并且在第一方向上延伸；第二有源图案，所述第二有源图案堆叠在所述第一有源图案上并且在所述第一方向上延伸；第一栅极结构，所述第一栅极结构在第二方向上延伸以与所述第一有源图案和所述第二有源图案相交，所述第二方向与所述第一方向相交；第二栅极结构，所述第二栅极结构在所述第一方向上与所述第一栅极结构间隔开，并且在所述第二方向上延伸以与所述第一有源图案和所述第二有源图案相交；第一外延图案，所述第一外延图案介于所述第一栅极结构与所述第二栅极结构之间，所述第一外延图案连接到所述第一有源图案；第二外延图案，所述第二外延图案介于所述第一栅极结构与所述第二栅极结构之间，所述第二外延图案连接到所述第二有源图案；绝缘图案，所述绝缘图案介于所述第一外延图案与所述第二外延图案之间；和半导体膜，所述半导体膜介于所述绝缘图案与所述第二外延图案之间，所述半导体膜沿着所述绝缘图案的顶表面延伸。
根据本公开的实施例，提供了一种半导体器件，所述半导体器件包括：衬底；第一有源图案，所述第一有源图案设置在所述衬底上并且在第一方向上延伸；第二有源图案，所述第二有源图案堆叠在所述第一有源图案上并且在所述第一方向上延伸；栅极结构，所述栅极结构设置在所述衬底上并且在与所述第一方向相交的第二方向上延伸，所述第一有源图案和所述第二有源图案中的每一者穿过所述栅极结构；第一外延图案，所述第一外延图案设置在所述栅极结构的侧表面上，并且连接到所述第一有源图案；第二外延图案，所述第二外延图案设置在所述栅极结构的所述侧表面上，并且连接到所述第二有源图案；绝缘图案，所述绝缘图案介于所述第一外延图案与所述第二外延图案之间；和半导体膜，所述半导体膜介于所述绝缘图案与所述第二外延图案之间；其中，所述第二外延图案包括使用所述第二有源图案和所述半导体膜作为晶种层而生长的外延层。
根据本公开的实施例，提供了一种半导体器件，所述半导体器件包括：衬底；多个下片状图案，所述多个下片状图案顺序地堆叠在所述衬底上，并且彼此间隔开，其中，所述多个下片状图案中的每一者在第一方向上延伸；多个上片状图案，所述多个上片状图案顺序地堆叠在所述多个下片状图案上，并且彼此间隔开，其中，所述多个上片状图案中的每一者在所述第一方向上延伸；隔离图案，所述隔离图案介于所述多个下片状图案与所述多个上片状图案之间；栅极结构，所述栅极结构设置在所述衬底上并且在与所述第一方向相交的第二方向上延伸，其中，所述多个下片状图案中的每一者和所述多个上片状图案中的每一者穿过所述栅极结构；第一外延图案，所述第一外延图案设置在所述栅极结构的侧表面上，并且连接到所述多个下片状图案，其中，所述第一外延图案具有第一导电类型；第二外延图案，所述第二外延图案设置在所述栅极结构的所述侧表面上，并且连接到所述多个上片状图案，其中，所述第二外延图案具有不同于所述第一导电类型的第二导电类型；绝缘图案，所述绝缘图案设置在所述隔离图案的侧表面上并且介于所述第一外延图案与所述第二外延图案之间；和多晶硅膜，所述多晶硅膜设置在所述绝缘图案与所述第二外延图案之间，并且沿着所述绝缘图案的顶表面延伸。
附图说明
通过参考附图详细描述本公开的说明性实施例，本公开的上述以及其他方面和特征将变得更加容易理解，在附图中：
图1是用于示出根据本公开的实施例的半导体器件的示意性布局图；
图2是沿着图1的A1-A1截取的截面图；
图3是沿着图1的B-B截取的截面图；
图4至图6是各自用于示出半导体器件的效果的比较图；
图7至图11是分别用于示出根据本公开的实施例的半导体器件的各种横截面图；
图12是用于示出根据本公开的实施例的半导体器件的示意布局图；
图13是沿着图12的A1-A1和A2-A2截取的截面图；
图14至图30是与用于示出根据本公开的实施例制造半导体器件的方法的中间步骤相对应的中间结构的图；
图31是与用于示出根据本公开的实施例制造半导体器件的方法的中间步骤相对应的中间结构的图；
图32是与用于示出根据本公开的实施例制造半导体器件的方法的中间步骤相对应的中间结构的图。
由于图1至图32中的附图旨在用于说明性目的，附图中的元件不一定按比例绘制。例如，为了清晰起见，一些元件可以被放大或夸大。
具体实施方式
不同附图中的相同附图标记表示相同或相似的元件，并因此执行类似的功能。此外，为了描述的简单，省略了众所周知的步骤和元件的描述和细节。此外，在本公开的以下详细描述中，阐述了许多具体细节以提供对本公开的全面理解。然而，将理解的是，可以在没有这些具体细节的情况下实践本公开。在其他情况下，没有详细描述众所周知的方法、程序、组件和电路，以免不必要地模糊本公开的各个方面。下面进一步示出和描述各个实施例的示例。将理解的是，本文的描述并不旨在将权利要求限制于所描述的具体实施例。相反，它旨在涵盖可以在所附权利要求限定的本公开的精神和范围内包括的替代、修改和等同形式。
用于示出本公开的实施例的附图中公开的形状、尺寸、比例、角、数字等是说明性的，并且本公开不限于此。
本文所使用的术语仅用于描述特定实施例的目的，并不旨在限制本公开。除非上下文另有明确指示，否则如本文所使用的单数形式旨在也包括复数形式。将进一步理解的是，术语“包括”和“包含”在本说明书中使用时是指存在所述特征、整数、操作、元件和/或组件，但不排除存在或附加一个或更多个其他特征、整数、操作、元件、组件和/或其一部分。如本文所使用的，术语“和/或”包括一个或更多个相关列出项目的任何和所有组合。当诸如“至少一个”的表述在元件列表之后时可以修饰元件的整个列表，而不是修饰列表的单个元件。例如，贯穿本公开，表述“a、b或c中的至少一种”表示：仅a，仅b，仅c，a和b两者，a和c两者，b和c两者，a、b和c中的全部，或其变型。当提到“C到D”时，除非另有说明，否则这是指包含C到包含D。
将理解的是，尽管术语“第一”、“第二”、“第三”等在本文中可以用于描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，下面描述的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而不脱离本公开的精神和范围。
另外，还将理解的是，当第一元件或层被称为存在于第二元件或层“上”或“下”时，第一元件可以直接设置在第二元件上或下，或者可以间接设置在第二元件上或下，第三元件或层设置在第一元件或层与第二元件或层之间。将理解的是，当元件或层被称为“连接到”或“耦接到”另一元件或层时，它可以直接连接到或耦接到另一元件或层，或者可以存在一个或更多个中间元件或层。另外，还将理解的是，当元件或层被称为位于两个元件或层“之间”时，它可以是两个元件或层之间的唯一元件或层，或者也可以存在一个或更多个中间元件或层。
此外，如本文所使用的，当层、膜、区域、板等可以设置在另一层、膜、区域、板等的“上”或“顶部上”时，前者可以直接接触后者，或者额外另一层、膜、区域、板等可以设置在前者与后者之间。如本文所使用的，当层、膜、区域、板等“直接”设置在另一层、膜、区域、板等“上”或“顶部上”时，前者直接接触后者，而额外另一层、膜、区域、板等不设置在前者与后者之间。此外，如本文所使用的，当层、膜、区域、板等可以设置在另一层、膜、区域、板等“下”或“下方”时，前者可以直接接触后者，或者额外另一层、膜、区域、板等可以设置在前者与后者之间。如本文所使用的，当层、膜、区域、板等“直接”设置在另一层、膜、区域、板等“下”或“下方”时，前者直接接触后者，而额外另一层、膜、区域、板等不设置在前者与后者之间。
在本文中使用的“大约”包括所述值，并且指在由本领域普通技术人员考虑到测量的问题和与特定量的测量相关的误差(即，测量系统的限制)所确定的特定值的可接受偏差范围内。例如，“大约”可以指在一个或更多个标准偏差范围内，或者在所述值的±30％、20％、10％、5％范围内。
除非另有定义，否则在本文中所使用的包括技术和科学术语的所有术语的含义与本公开所属领域的普通技术人员通常理解的含义相同。将进一步理解的是，例如在常用字典中定义的那些术语的术语应当被解释为具有与其在相关领域的上下文中的含义一致的含义，并且除非在本文中明确如此定义，否则将不会以理想化或过度正式的意义来解释。
在一个示例中，当可以以不同方式实现某一实施例时，在特定块中指定的功能或操作可以以不同于流程图中指定的顺序发生。例如，两个连续的块实际上可以同时执行。根据相关的功能或操作，可以以相反的顺序执行块。
在时间关系的描述中，例如，诸如“之后”、“随后”、“之前”等两个事件之间的时间先例关系，除非指明“直接之后”、“直接随后”或“直接之前”，否则在它们之间可以发生另一事件。
本公开的各种实施例的特征可以部分地或全部地彼此组合，并且可以在技术上彼此关联或彼此操作。实施例可以彼此独立地实现，并且可以以关联关系一起实现。
为了易于解释，可以在本文中被使用诸如“下方”、“下”、“下面”、“之下”、“上”、“上面”等空间相对术语，以描述图中所示的一个元件或特征与另一元件或特征的关系。将理解的是，除了图中所描述的定向之外，空间相对术语旨在包括在使用中或在操作中器件的不同定向。例如，当附图中的器件可以翻转时，描述为在其他元件或特征“下方”或“之下”的元件将被定向在其他元件或特征“上”。因此，示例术语“下”和“之下”可以包括在上和下两个方向。器件可以被另外定向，例如旋转90度或定向在其他方向，并且应当相应地解释在本文中使用的空间相对描述符。
在本文中使用的术语“第一方向X1”、“第二方向Y1”和“第三方向Z1”不应当仅仅解释为具有第一方向、第二方向和第三方向彼此垂直的几何关系。“第一方向X1”、“第二方向Y1”和“第三方向Z1”可以理解为在本文中组件可以在功能上工作的范围内具有更宽的方向。
在下文中，参考图1至图13，描述了根据本公开的实施例的半导体器件。
图1是用于示出根据本公开的实施例的半导体器件的示意性布局图。图2是沿着图1的A1-A1截取的截面图。图3是沿着图1的B-B截取的截面图。
参考图1至图3，根据本公开的实施例的半导体器件可以包括：衬底100、第一有源图案110A、第二有源图案110B、场绝缘膜105、隔离图案120、第一栅极结构G1、第二栅极结构G2、第一外延图案160A、第二外延图案160B、绝缘图案140、内衬膜142、半导体膜150、层间绝缘膜190、第一源极/漏极接触180A、以及第二源极/漏极接触180B。
衬底100可以由体硅(Si)或SOI(绝缘体上硅)制成。或者，衬底100可以实现为硅(Si)衬底，或者可以由除了硅(Si)以外的材料制成，例如，硅锗(SiGe)、SGOI(绝缘体上硅锗)、锑化铟(InSb)、碲化铅(PbTe)、砷化铟(InAs)、磷化铟(InP)、磷化镓(GaP)、砷化镓(GaAs)、锑化镓(GaSb)或砷化铟镓(InGaAs)，但本公开不限于此。或者，衬底100可以由基底衬底和在基底衬底上形成的外延层构成。衬底100可以包括导电区域，例如掺杂杂质的阱或掺杂杂质的结构。另外，衬底100可以包括一个或更多个半导体层或结构，并且可以包括半导体器件的有源部分或可操作部分。为了描述方便，下面描述衬底100实现为硅(Si)衬底的示例。
第一有源图案110A和第二有源图案110B可以顺序地设置在衬底100上。第一有源图案110A可以直接设置在衬底100上。第二有源图案110B可以与第一有源图案110A间隔开，并且可以设置在第一有源图案110A上。也就是说，第二有源图案110B可以比第一有源图案110A距离衬底100更远。第一有源图案110A和第二有源图案110B中的每一者可以在平行于衬底100的顶表面的第一方向X1上延伸(参见图1和图2)。此外，第一有源图案110A和第二有源图案110B可以在与衬底100的顶表面相交的方向上(即，在第三方向Z1上)彼此交叠。
第一有源图案110A和第二有源图案110B中的每一者可以包括作为元素半导体材料的硅(Si)或锗(Ge)。或者，第一有源图案110A和第二有源图案110B中的每一者可以包括化合物半导体，例如，IV-IV族化合物半导体或III-V族化合物半导体。IV-IV族化合物半导体可以包括，例如，包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的两种的二元化合物，包括其中三种的三元化合物，或通过在其中掺杂IV族元素而获得的化合物。在本公开的实施例中，第一有源图案110A和第二有源图案110B中的每一者可以包括，例如，碳化硅(SiC)、硅锗(SiGe)、碳化硅锗(SiGeC)。III-V族化合物半导体可以包括，例如，将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种彼此结合而获得的二元化合物，将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的两种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种彼此结合而获得的三元化合物，或将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的三种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种彼此结合而获得的四元化合物。在本公开的实施例中，第一有源图案110A和第二有源图案110B中的每一者可以包括，例如，砷化镓(GaAs)、锑化镓(GaSb)、磷化镓(GaP)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)或砷化铟镓(InGaAs)等。为了描述方便，描述了将第一有源图案110A和第二有源图案110B中的每一者实现为硅(Si)图案的示例。
在本公开的实施例中，第一有源图案110A可以包括与衬底100间隔开的多个下片状图案(例如，第一片状图案111至第三片状图案113)。第一片状图案111至第三片状图案113可以顺序地堆叠和设置在衬底100上并且彼此间隔开，并且可以在第一方向X1上延伸。下片状图案可以用作包括多桥沟道的多桥沟道场效应晶体管的沟道区域。下片状图案的数目只是示例，本公开不限于此。根据本公开的实施例的半导体器件可以是三维(3D)晶体管。例如，三维(3D)晶体管可以是使用三维(3D)沟道的多栅极晶体管，例如，环绕栅极场效应晶体管(GAAFET)。
在本公开的实施例中，第一有源图案110A还可以包括鳍状图案110F。鳍状图案110F可以形成在衬底100与第一片状图案111之间。鳍状图案110F可以从衬底100的顶表面突出并且在第一方向X1上延伸。鳍状图案110F可以通过蚀刻衬底100的一部分而形成，或者可以是从衬底100生长的外延层。例如，鳍状图案110F可以通过蚀刻而部分地去除衬底100的上部来形成，因此可以与衬底100一体地形成，但是本公开不限于此。在本公开的实施例中，鳍状图案110F可以被省略。
在本公开的实施例中，第二有源图案110B可以包括与第一有源图案110A间隔开的多个上片状图案(例如，第四片状图案114至第六片状图案116)。第四片状图案114至第六片状图案116可以顺序地堆叠并可以设置在第一有源图案110A上，并且可以彼此间隔开并可以在第一方向X1上延伸。上片状图案可以用作包括多桥沟道的的沟道区域。上片状图案的数目只是示例，并且本公开不限于此。
场绝缘膜105可以形成在衬底100上。场绝缘膜105可以覆盖第一有源图案110A的侧表面的至少一部分。例如，如图3所示，场绝缘膜105可以覆盖鳍状图案110F的侧表面的一部分。鳍状图案110F可以通过填充衬底沟槽的场绝缘膜105被限定在衬底100上。例如，鳍状图案110F可以对应于衬底100的由场绝缘膜105包围的部分。场绝缘膜105可以包括例如以下至少一种：氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或其组合。然而，本公开不限于此。
隔离图案120可以介于第一有源图案110A与第二有源图案110B之间。例如，隔离图案120可以介于下片状图案当中的最上面的片状图案(例如，第三片状图案113)与上片状图案当中的最下面的片状图案(例如，第四片状图案114)之间。隔离图案120可以使第一有源图案110A和第二有源图案110B彼此隔离。隔离图案120可以包括绝缘材料，诸如以下至少一种：例如，氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或其组合。然而，本公开不限于此。由于隔离图案120可以包括绝缘材料，所以第一有源图案110A和第二有源图案110B可以通过隔离图案120彼此电绝缘。
在本公开的实施例中，隔离图案120可以填充第一有源图案110A与第二有源图案110B之间的区域。例如，隔离图案120的底表面可以接触下片状图案当中的最上面的片状图案(例如，第三片状图案113)，而隔离图案120的顶表面可以接触上片状图案当中的最下面的片状图案(例如，第四片状图案114)。例如，隔离图案120可以直接介于第三片状图案113与第四片状图案114之间。
第一栅极结构G1和第二栅极结构G2可以形成在衬底100和场绝缘膜105上。第一栅极结构G1和第二栅极结构G2中的每一者可以与第一有源图案110A和第二有源图案110B相交。例如，第一栅极结构G1和第二栅极结构G2中的每一者可以在平行于衬底100的顶表面并与第一方向X1相交的第二方向Y1上延伸。第一栅极结构G1和第二栅极结构G2可以在第一方向X1上彼此间隔开，并且可以以彼此平行的方式延伸(参见图1)。
第一有源图案110A和第二有源图案110B中的每一者可以在第一方向X1上穿过第一栅极结构G1和第二栅极结构G2。例如，第一栅极结构G1和第二栅极结构G2中的每一者可以围绕下片状图案(例如，第一片状图案111至第三片状图案113)的侧表面和上片状图案(例如，第四片状图案114至第六片状图案116)的侧表面。第一栅极结构G1和第二栅极结构G2可以覆盖第一有源图案110A的从衬底100向上突出超出第一场绝缘膜105的顶表面的部分。例如，第一栅极结构G1和第二栅极结构G2可以覆盖鳍状图案110F的顶部。
在本公开的实施例中，第一栅极结构G1和第二栅极结构G2中的每一者可以包括栅极电介质膜132、栅电极134A和134B、栅极间隔物136和栅极覆盖图案138。
栅电极134A和134B可以形成在衬底100和场绝缘膜105上。栅电极134A和134B可以在第二方向Y1上延伸，从而与第一有源图案110A和第二有源图案110B相交。栅电极134A和134B中的每一者可以包括例如以下至少一种：氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)、钌(Ru)、碳化钛(TiC)、碳化钨(WC)、碳化钽(TaC)、钛(Ti)、钽(Ta)、银(Ag)、铜(Cu)、金(Au)、钴(Co)、镍(Ni)、铂(Pt)、铝(Al)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钽钛(TaTiN)、碳化钛铝(TiAlC)、碳氮化钽(TaCN)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、锰(Mn)、锆(Zr)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、锌(Zn)、钒(V)、钨(W)或其组合。然而，本公开不限于此。
栅电极134A和134B可以使用替换(replacement)工艺形成。然而，本公开不限于此。示出了栅电极134A和134B中的每一者实现为单个膜。然而，这只是示例，并且栅电极134A和134B中的每一者可以通过堆叠多个导电层来形成。例如，栅电极134A和134B中的每一者可以包括控制功函数的功函数控制膜以及填充由功函数控制膜限定的空间的填充导电膜。功函数控制膜可以包括例如以下至少一种：氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)、氮化钛硅(TiSiN)、氮化钽硅(TaSiN)、氮化钽钛(TaTiN)、氮化钛铝(TiAlN)、氮化钽铝(TaAlN)、氮化钨(WN)、碳氮化钛铝(TiAlCN)、碳氮化钽(TaCN)、氮化铌(NbN)、碳化铌(NbC)、氮化钼(MoN)、碳化钼(MoC)、碳化钨(WC)、碳化钛铝(TiAlC)或其组合。填充导电膜可以包括例如钨(W)或铝(Al)。
在本公开的实施例中，栅电极134A和134B可以包括下栅电极134A和堆叠在下栅电极134A上的上栅电极134B。下栅电极134A可以在第二方向Y1上延伸并且与第一有源图案110A相交。上栅电极134B可以设置在下栅电极134A上，并且在第二方向Y1上延伸并且与第二有源图案110B相交。
下栅电极134A和上栅电极134B可以包括不同的材料。例如，下栅电极134A可以包括第一导电类型金属，并且上栅电极134B可以包括第二导电类型金属。在一个示例中，当第一有源图案110A被用作PFET的沟道区域并且第二有源图案110B被用作NFET的沟道区域时，下栅电极134A可以包括p型功函数金属，并且上栅电极134B可以包括n型功函数金属。p型功函数金属可以包括例如以下至少一种：铝(Al)、氧化铝(Al2O3)、氮化钛(TiN)、氮化钨(WN)、钴(Co)、镍(Ni)或氧化钌(RuO2)。然而，本公开不限于此。n型功函数金属可以包括例如以下至少一种：镧(La)、氧化镧(La2O3)、钽(Ta)、氮化钽(TaN)、铌(Nb)或氮化钛(TiN)。然而，本公开不限于此。
在图3中，示出了下栅电极134A与上栅电极134B彼此接触。然而，这只是示例。在另一示例中，下栅电极134A和上栅电极134B可以经由绝缘层或类似物彼此电绝缘。
栅极电介质膜132可以介于第一有源图案110A与栅电极134A和134B之间以及第二有源图案110B与栅电极134A和134B之间。栅极电介质膜132可以围绕下片状图案(例如，第一片状图案111至第三片状图案113)的侧表面和上片状图案(例如，第四片状图案114至第六片状图案116)的侧表面。此外，栅极电介质膜132可以介于鳍状图案110F与栅电极134A和134B之间以及场绝缘膜102与栅电极134A和134B之间。
栅极电介质膜132可以包括例如以下至少一种：氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(Si3N4)或介电常数高于氧化硅(SiO2)的介电常数的高k材料。高介电常数(高k)材料可以包括以下至少一种：例如，氮化硼(BN)、氧化铪(HfO2)、氧化铪锆(HfZrO4)、氧化铪钽(Hf2Ta2O9)、氧化铪硅(HfSiO4)、氧化铪铝(HfAlO3)、氧化镧(La2O3)、氧化镧铝(LaAlO3)、氧化锆(ZrO2)、氧化锆硅(ZrSiO4)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化钡锶钛(BaSrTi2O6)、氧化钛钡(BaTiO3)、氧化钛锶(SrTiO3)、氧化钇(Y2O3)、氧化锂(Li2O)、氧化铝(Al2O3)、氧化铅钪钽(Pb(Sc,Ta)O3)或铌酸铅锌[Pb(Zn1/3Nb2/3)O3]。
根据本公开的实施例的半导体器件可以包括使用负电容器的NC(负电容)FET。例如，栅极电介质膜132可以包括具有铁电特性的铁电材料膜以及具有顺电特性的顺电材料膜。
铁电材料膜可以具有负电容，并且顺电材料膜可以具有正电容。例如，当两个或更多个电容器可以彼此串联连接并且每个电容器的电容具有正值时，总电容小于每个单独电容器的电容。相反，当彼此串联连接的两个或更多个电容器的电容中的至少一个电容具有负值时，总电容可以具有正值并且大于每个单独电容的绝对值。
当具有负电容的铁电材料膜和具有正电容的顺电材料膜彼此串联连接时，彼此串联连接的铁电材料膜和顺电材料膜的总电容值可以增大。利用总电容值的增大，包括铁电材料膜的晶体管在室温下的亚阈值摆幅(SS)可以低于大约60mV/decade。例如，在负电容FET(NC-FET)中，绝缘铁电材料层充当负电容器，使得沟道表面电位可以被放大超过栅极电压，因此该器件在室温下能够以小于60mV/decade的SS工作。
铁电材料膜可以具有铁电性质。铁电材料膜可以包括例如以下至少一种：氧化铪(HfO2)、氧化铪锆(HfZrO4)、氧化钡锶钛(BaSrTi2O6)、氧化钡钛(BaTiO3)或氧化铅锆钛(Pb(Ti,Zr)O3)。对于上述每种铁电材料，金属之间的比例可以变化，并且成分可以是非化学计量的。在这种情况下，在一个示例中，氧化铪锆(HfZrO4)可以指通过将氧化铪(HfO2)与锆(Zr)掺杂而获得的材料。在另一示例中，氧化铪锆(HfZrO4)可以指铪(Hf)、锆(Zr)和氧(O)的化合物。换言之，氧化铪锆可以用x、y和z的数值的各种组合的HfxZryOz来表示，而不是用HfZrO4来表示。
铁电材料膜还可以包含掺杂的掺杂剂。例如，掺杂剂可以包括以下中的至少一种，例如，铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)或锡(Sn)。铁电材料膜中所包含的掺杂剂的类型可以根据铁电材料膜中所包括的铁电材料的类型而变化。
当铁电材料膜包括氧化铪(HfO2)时，铁电材料膜中所包含的掺杂剂可以包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)或钇(Y)中的至少一种。然而，本公开不限于此。例如，其他掺杂剂(例如，锶(Sr)、镧(La)、钛(Ti)和钽(Ta))也可以用于掺杂包括氧化铪(HfO2)的铁电材料层。
当掺杂剂为铝(Al)时，铁电材料膜可以包含大约3at％至大约8at％(原子％)的铝(Al)。在这种情况下，掺杂剂的含量可以是基于铪(Hf)和铝(Al)之和的铝(Al)的含量。
当掺杂剂为硅(Si)时，铁电材料膜可以包含大约2at％至大约10at％的硅(Si)。当掺杂剂为钇(Y)时，铁电材料膜可以包含大约2at％至大约10at％的钇(Y)。当掺杂剂为钆(Gd)时，铁电材料膜可以包含大约1at％至大约7at％的钆(Gd)。当掺杂剂为锆(Zr)时，铁电材料膜可以包含大约50at％至大约80at％的锆(Zr)。
顺电材料膜可以具有顺电性质。顺电材料膜可以包括例如氧化硅(SiO2)或具有高介电常数的金属氧化物中的至少一种。虽然包含在顺电材料膜中的金属氧化物可以包括例如氧化铪(HfO2)、氧化钡锶钛(BaSrTi2O6)、氧化锆(ZrO2)或氧化铝(Al2O3)中的至少一种。然而，本公开不限于此。
铁电材料膜和顺电材料膜可以包括相同的材料。铁电材料膜可以具有铁电性质，而顺电材料膜可以不具有铁电性质。例如，当铁电材料膜和顺电材料膜均包括氧化铪(HfO2)时，铁电材料膜中所包含的氧化铪(HfO2)的晶体结构不同于顺电材料膜中所包含的氧化铪(HfO2)的晶体结构。
当铁电材料膜的厚度在特定范围内时，铁电材料膜可以表现出铁电性质。虽然铁电材料膜的厚度可以例如在大约0.5nm至大约10nm的范围内，但本公开不限于此。因为表现出铁电性质的临界厚度基于铁电材料的类型而变化，所以铁电材料膜的厚度可以根据铁电材料的类型而变化。
在一个示例中，栅极电介质膜132可以包括一个铁电材料膜。在另一示例中，栅极电介质膜132可以包括彼此间隔开的多个铁电材料膜。栅极电介质膜132可以具有多个铁电材料膜和多个顺电材料膜交替堆叠在彼此的顶部上的多层结构。
在本公开的实施例中，界面膜131可以形成在片状图案111至116中的每一者与栅极电介质膜132之间。界面膜131可以包括片状图案111至116中的每一者的氧化物。例如，界面膜131可以包括氧化硅(SiO2)。然而，本公开不限于此。
栅极间隔物136可以形成在衬底100和场绝缘膜105上。栅极间隔物136可以沿着栅电极134A和134B中的每一者的侧表面延伸。在本公开的实施例中，栅极电介质膜132的一部分可以介于栅电极134A和134B中的每一者与栅极间隔物136之间。例如，栅极电介质膜132还可以沿着栅极间隔物136的内侧表面延伸。栅极电介质膜132可以使用替换工艺形成。然而，本公开不限于此。
栅极间隔物136可以包括例如以下至少一种：氮化硅(Si3N4)、氮氧化硅(SiON)、碳氧化硅(SiOC)、氮化硅硼(SiBN)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)或其组合。然而，本公开不限于此。在本公开的实施例中，栅极间隔物136可以具有多层结构，其包括从例如氮化硅(Si3N4)、氮氧化硅(SiON)、碳氧化硅(SiOC)、氮化硅硼(SiBN)、碳氮化硅(SiCN)和碳氮氧化硅(SiOCN)中选择的至少两种不同的材料。
栅极覆盖图案138可以覆盖上栅电极134B的顶表面的至少一部分。例如，栅极覆盖图案138可以沿着上栅电极134B的顶表面延伸。示出了栅极间隔物136的顶表面与栅极覆盖图案138的顶表面共面。然而，这只是示例。在本公开的实施例中，栅极覆盖图案138可以形成为覆盖栅极间隔物136的顶表面。例如，栅极间隔物136的顶表面、上栅电极134B的顶表面和栅极电介质膜132的顶表面可以共面。
栅极覆盖图案138可以包括例如以下至少一种：氮化硅(Si3N4)、氮氧化硅(SiON)、碳氧化硅(SiOC)、氮化硅硼(SiBN)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)或其组合。然而，本公开不限于此。
第一外延图案160A可以形成在衬底100的顶表面以及第一栅极结构G1和第二栅极结构G2的侧表面上。第一外延图案160A可以连接到第一有源图案110A。例如，第一片状图案111至第三片状图案113中的每一者可以延伸穿过第一栅极结构G1和第二栅极结构G2，以便连接到第一外延图案160A。第一外延图案160A可以经由栅极电介质膜132和/或栅极间隔物136与栅电极134A和134B电绝缘。第一外延图案160A可以作为包括第一有源图案110A以及第一栅极结构G1和第二栅极结构G2的场效应晶体管的源极/漏极区域。第一有源图案110A可以用作场效应晶体管的沟道区域。
第一外延图案160A可以包括使用衬底100(或鳍状图案110F)和第一有源图案110A作为一个或更多个晶种层而生长的外延层。例如，第一外延图案160A可以是使用外延生长方案从衬底100的顶表面和第一有源图案110A的侧表面生长的外延层。在本公开的实施例中，第一外延图案160A可以通过选择性外延生长(SEG)工艺形成。
第二外延图案160B可以形成在第一外延图案160A的顶表面以及第一栅极结构G1和第二栅极结构G2的侧表面上。第二外延图案160B可以连接到第二有源图案110B。例如，第四片状图案114至第六片状图案116中的每一者可以延伸穿过第一栅极结构G1和第二栅极结构G2，以便连接到第二外延图案160B。第二外延图案160B可以经由栅极电介质膜132和/或栅极间隔物136与栅电极134A和134B电绝缘。第二外延图案160B可以作为包括第二有源图案110B以及第一栅极结构G1和第二栅极结构G2的场效应晶体管的源极/漏极区域。第二有源图案110B可以用作场效应晶体管的沟道区域。
第二外延图案160B可以包括使用第二有源图案110B和后面描述的半导体膜150作为一个或更多个晶种层而生长的外延层。例如，第二外延图案160B可以是使用外延生长方案从半导体膜150的顶表面和第二有源图案110B的侧表面生长的外延层。在本公开的实施例中，第二外延图案160B可以通过选择性外延生长(SEG)工艺形成。
第一外延图案160A和第二外延图案160B中的每一者被示出为实现为单个膜。然而，这只是示例。在另一实施例中，第一外延图案160A和第二外延图案160B中的每一者可以分别实现为包括不同浓度的杂质的多个层。
在本公开的实施例中，第一外延图案160A和第二外延图案160B可以具有不同的电导类型。例如，第一外延图案160A可以具有第一导电类型，并且第二外延图案160B可以具有不同于第一导电类型的第二导电类型。在一个示例中，第一导电类型可以是p型，并且第二导电类型可以是n型。在这种情况下，第一有源图案110A可以用作PFET的沟道区域，并且第二有源图案110B可以用作NFET的沟道区域。然而，这只是示例。在另一示例中，第一导电类型可以是n型，并且第二导电类型可以是p型。
当包括第一有源图案110A或第二有源图案110B的元件是p型元件(例如，PFET)时，第一外延图案160A或第二外延图案160B可以包含p型杂质或者防止p型杂质扩散的杂质。例如，第一外延图案160A或第二外延图案160B可以包含例如以下至少一种：硼(B)、碳(C)、铟(In)、镓(Ga)、铝(Al)或其组合。
在本公开的实施例中，当包括第一有源图案110A或第二有源图案110B的元件是p型元件(例如，PFET)时，第一外延图案160A或第二外延图案160B可以包括压应力材料。例如，当第一有源图案110A或第二有源图案110B实现为硅(Si)图案时，第一外延图案160A或第二外延图案160B可以包括晶格常数大于硅(Si)的晶格常数的材料(例如，硅锗(SiGe))。压应力材料可以向第一有源图案110A或第二有源图案110B施加压应力，以增强沟道区域中的载流子迁移率。例如，PFET源极/漏极区域中的硅锗(SiGe)可以在沟道(例如，第一有源图案110A或第二有源图案110B)中引起单轴压缩应变，从而增加空穴迁移率。
当包括第一有源图案110A或第二有源图案110B的元件是n型元件(例如，NFET)时，第一外延图案160A或第二外延图案160B可以包含n型杂质或防止n型杂质扩散的杂质。例如，第一外延图案160A或第二外延图案160B可以包含例如以下至少一种：磷(P)、锑(Sb)、砷(As)、铋(Bi)或其组合。
在本公开的实施例中，当包括第一有源图案110A或第二有源图案110B的元件是n型元件(例如，NFET)时，第一外延图案160A或第二外延图案160B可以包括拉应力材料。例如，当第一有源图案110A或第二有源图案110B实现为硅(Si)图案时，第一外延图案160A或第二外延图案160B可以包括晶格常数小于硅(Si)的晶格常数的材料(例如，碳化硅(SiC))。拉应力材料可以向第一有源图案110A或第二有源图案110B施加拉应力，以增强沟道区域中的载流子迁移率。例如，通过在第一外延图案160A或第二外延图案160B中包括碳化硅(SiC)而有利于在沟道区域上施加拉应力的结构可以增强电子迁移率并降低沟道(例如，第一有源图案110A或第二有源图案110B)电阻。
绝缘图案140可以介于第一外延图案160A与第二外延图案160B之间。此外，绝缘图案140可以形成在隔离图案120的侧表面上。绝缘图案140可以包括绝缘材料，例如以下至少一种：氧化硅(SiO2)、氮化硅(Si3N4)、氮化硅(SiON)或其组合。然而，本公开不限于此。绝缘图案140可以将第一外延图案160A和第二外延图案160B彼此电绝缘。
在本公开的实施例中，绝缘图案140的垂直高度可以低于隔离图案120的垂直高度。例如，从衬底100的顶表面到绝缘图案140的顶表面的高度可以小于从衬底100的顶表面到隔离图案120的顶表面的高度。在这种情况下，绝缘图案140的顶表面的垂直高度可以低于上片状图案当中的最底部的片状图案(例如，第四片状图案114)的底表面的垂直高度。
在本公开的实施例中，从衬底100的顶表面到绝缘图案140的底表面的高度可以大于从衬底100的顶表面到隔离图案120的底表面的高度。在这种情况下，绝缘图案140的底表面的垂直高度可以高于下片状图案当中的最上面的片状图案(例如，第三片状图案113)的顶表面的垂直高度。然而，本公开不限于此。
内衬膜142可以介于隔离图案120与绝缘图案140之间。例如，内衬膜142可以沿着绝缘图案140的侧表面共形地延伸。内衬膜142可以包括绝缘材料，例如以下至少一种：氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或其组合。然而，本公开不限于此。
在本公开的实施例中，内衬膜142可以包括不同于绝缘图案140的绝缘材料。例如，绝缘图案140可以包括氧化硅(SiO2)，并且内衬膜142可以包括氮化硅(Si3N4)。
示出了内衬膜142的顶表面与绝缘图案140的顶表面共面。然而，这只是示例。内衬膜142的顶表面的垂直高度可以高于或低于绝缘图案140的顶表面的垂直高度。示出了内衬膜142的底表面与绝缘图案140的底表面共面。然而，这只是示例。内衬膜142的底表面的垂直高度可以高于或低于绝缘图案140的底表面的垂直高度。
半导体膜150可以介于绝缘图案140与第二外延图案160B之间。半导体膜150可以沿着绝缘图案140的顶表面延伸。例如，半导体膜150可以沿着绝缘图案140的顶表面和内衬膜142的顶表面共形地延伸。
在本公开的实施例中，半导体膜150的顶表面的垂直高度可以低于隔离图案120的顶表面的垂直高度。然而，本公开不限于此。
半导体膜150可以作为用于使用外延生长方案形成第二外延图案160B的晶种层。例如，如上所述，第二外延图案160B可以是使用外延生长方案从半导体膜150的顶表面和第二有源图案110B的侧表面生长的外延层。
在本公开的实施例中，第二外延图案160B的顶表面160U可以包括平坦表面160U1、第一倾斜表面160U2和第二倾斜表面160U3。平坦表面160U1可以平行于衬底100的顶表面。第一倾斜表面160U2可以从平坦表面160U1的一侧延伸，并且第二倾斜表面160U3可以从平坦表面160U1的另一侧延伸。例如，设置在第一栅极结构G1与第二栅极结构G2之间的第二外延图案160B的一部分可以包括：位于第一栅极结构G1与平坦表面160U1之间的第一倾斜表面160U2以及位于第二栅极结构G2与平坦表面160U1之间的第二倾斜表面160U3。第一倾斜表面160U2和第二倾斜表面160U3中的每一者与平坦表面160U1之间限定的角可以为钝角。例如，第一倾斜表面160U2与平坦表面160U1之间限定的角可以是第一钝角θ1，而第二倾斜表面160U3与平坦表面160U1之间限定的角可以是第二钝角θ2。第二外延图案160B的顶表面160U的这种形状可以是由于以下原因：第二外延图案160B是使用外延生长方案从第二有源图案110B和半导体膜150形成的。例如，可以使用外延生长方案从半导体膜150的顶表面以及第二有源图案110B的两个相对侧表面生长(例如，可以从三个表面生长)外延层，从而以合并的方式形成第二外延图案160B。第二有源图案110B的合并结构可以具有包括平坦表面160U1、第一倾斜表面160U2和第二倾斜表面160U3的顶表面160U。
此外，由于第二外延图案160B从半导体膜150的顶表面生长，所以第二外延图案160B的底表面160L可以完全接触半导体膜150的顶表面。例如，如图所示，当半导体膜150的顶表面平行于衬底100的顶表面时，第二外延图案160B的底表面160L可以平行于衬底100的顶表面。
在本公开的实施例中，半导体膜150可以包括多晶半导体材料。在一个示例中，半导体膜150可以包括多晶硅(p-Si)膜。在这种情况下，使用外延生长方案从半导体膜150形成的第二外延图案160B可以包括多晶膜。例如，第二外延图案160B的与半导体膜150相邻的下部可以是多晶的。在本公开的实施例中，当第二有源图案110B是p型元件(例如，PFET)时，使用外延生长方案从半导体膜150形成的第二外延图案160B可以包括晶格常数大于硅(Si)的晶格常数的材料(例如，硅锗(SiGe))。在本公开的实施例中，当第二有源图案110B是n型元件(例如，NFET)时，使用外延生长方案从半导体膜150形成的第二外延图案160B可以包括晶格常数小于硅(Si)的晶格常数的材料(例如，碳化硅(SiC))。
层间绝缘膜190可以形成在衬底100和场绝缘膜105上。层间绝缘膜190可以形成为填充栅极间隔物136的外侧表面上的空间。例如，层间绝缘膜190可以覆盖栅极间隔物136的外侧表面和第二外延图案160B的顶表面。虽然示出了层间绝缘膜190不覆盖第一栅极结构G1和第二栅极结构G2中的每一者的顶表面，但这只是示例，并且层间绝缘膜190可以覆盖第一栅极结构G1和第二栅极结构G2中的每一者的顶表面。
层间绝缘膜190可以包括例如以下至少一种：氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、碳氧化硅(SiOC)、氮化硅硼(SiBN)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)或低介电常数(低k)材料。低介电常数(低k)材料可以包括例如氟化四乙基硅酸盐(FTEOS)、氢硅酸盐(HSQ)、双苯并环丁烯(BCB)、四甲基硅酸盐(TMOS)、八甲基四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、三甲基硅硼酸盐(TMSB)、二乙酰氧基二叔丁硅氧烷(diacetoxyditertiarybutosiloxane,DADBS)、三甲基硅氧烷磷酸盐(trimethylsililphosphate,TMSP)、聚四氟乙烯(PTFE)、东燃硅氮烷(Tonen SilaZen，TOSZ)、氟硅酸玻璃(FSG)、聚酰亚胺纳米泡沫(诸如，聚环氧丙烷)、碳掺杂氧化硅(SiOCH)、有机硅酸盐玻璃(OSG)、SiLK、无定形氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅、或其组合。然而，本公开不限于此。
第一源极/漏极接触180A可以电连接到第一外延图案160A。第一源极/漏极接触180A也可以被称为“下源极/漏极接触”。例如，第一源极/漏极接触180A可以介于第一外延图案160A与绝缘图案140之间，并且可以接触第一外延图案160A的顶表面。示出了内衬膜142仅从第一源极/漏极接触180A的顶表面延伸。然而，这只是示例。在另一示例中，内衬膜142可以沿着第一源极/漏极接触180A的侧表面的一部分延伸。
在本公开的实施例中，第一源极/漏极接触180A的最下表面的垂直高度可以低于第一外延图案160A的最上表面的垂直高度。第一外延图案160A的最上表面可以是第一外延图案160A的分别与第一栅极结构G1和第二栅极结构G2相邻的两个倾斜顶表面中的每一者的最上部分。例如，如图2所示，第一外延图案160A的顶表面可以包括接触凹槽160R，并且第一源极/漏极接触180A的至少一部分可以被形成为填充接触凹槽160R。
第二源极/漏极接触180B可以电连接到第二外延图案160B。第二源极/漏极接触180B也可以被称为“上源极/漏极接触”。例如，第二源极/漏极接触180B可以在第三方向Z1上穿过层间绝缘膜190，并且可以接触第二外延图案160B的顶表面。示出了第二源极/漏极接触180B的底表面的垂直高度低于平坦表面160U1的垂直高度。然而，这只是示例。在另一示例中，第二源极/漏极接触180B的底表面可以与平坦表面160U1共面。在另一示例中，第二源极/漏极接触180B可以延伸穿过第二外延图案160B。
示出了第一源极/漏极接触180A和第二源极/漏极接触180B中的每一者实现为单个膜。然而，这只是示例，并且第一源极/漏极接触180A和第二源极/漏极接触180B中的每一者可以实现为多个导电层的堆叠。例如，第一源极/漏极接触180A和第二源极/漏极接触180B中的每一者可以包括顺序地堆叠的硅化物膜和填充导电膜。硅化物膜可以包括例如与硅(Si)反应的铂(Pt)、镍(Ni)或钴(Co)的金属以形成例如硅化铂(PtSi)、硅化镍(NiSi2)或硅化钴(CoSi2)的金属硅化物。然而，本公开不限于此。填充导电膜可以包括例如钛(Ti)、氮化钛(TiN)、钨(W)、铝(Al)或铜(Cu)。然而，本公开不限于此。
图4至图6是各自用于示出半导体器件的效果的比较图。为了描述的方便，简要描述或省略与上面参考图1至图3阐述的描述重复的描述。
随着对高性能电子设备需求的不断增长，半导体器件的集成度也越来越高。因此，为了在相同区域中实现更多数目的半导体器件，正在研究使用堆叠的多栅极晶体管的半导体器件。这种半导体器件可以包括位于衬底上的下多栅极晶体管和堆叠在下多栅极晶体管上的上多栅极晶体管。
外延图案可以作为多栅极晶体管的源极/漏极区域。然而，不同于下多栅极晶体管的外延图案，由于没有衬底，所以上多栅极晶体管的外延图案可以以未合并的方式形成。例如，参考图4至图6，由于第一外延图案160A从衬底100的顶表面以及第一有源图案110A的两个相对侧表面生长(例如，从三个表面生长)，所以第一外延图案160A可以以合并的方式形成。与此相反，由于第二外延图案160B仅从第二有源图案110B的两个相对侧表面生长(例如，从两个表面生长)，所以第二外延图案160B可以以未合并的方式形成。
第二外延图案160B的设置在第一栅极结构G1与第二栅极结构G2之间的部分可以包括第一子图案161和第二子图案162。第一子图案161可以从第二有源图案110B的与第一栅极结构G1相交的侧表面生长，而第二子图案162可以从第二有源图案110B的与第二栅极结构G2相交的侧表面生长。此外，第一子图案161和第二子图案162可以在第一方向X1上彼此间隔开，从而构成未合并的第二外延图案160B。
在本公开的实施例中，第一子图案161可以包括下倾斜表面161L和上倾斜表面161U，并且第二子图案162可以包括下倾斜表面162L和上倾斜表面162U。下倾斜表面161L和162L中的每一者与衬底100的顶表面之间限定的角可以是锐角，而上倾斜表面161U和162U中的每一者与衬底100的顶表面之间限定的角可以是钝角。第二外延图案160B的这种形状可以归因于以下因素：第二外延图案160B是使用外延生长方案从第二有源图案110B形成的。
以未合并的方式形成的第二外延图案160B会在半导体器件的制造过程中引起各种问题。
在一个示例中，如图4所示，第二源极/漏极接触180B可以不电连接到未合并的第二外延图案160B。例如，第二源极/漏极接触180B可以形成在第一子图案161与第二子图案162之间，并且可以不与第一子图案161或第二子图案162中的至少一者接触。例如，当第一子图案161和第二子图案162不与第二源极/漏极接触180B接触时，第二源极/漏极接触180B与未合并的第二外延图案160B之间的电连接会不安全。
为了确保第二源极/漏极接触180B与未合并的第二外延图案160B之间的电连接，可以增加第二源极/漏极接触180B的宽度，如图5所示。然而，具有增加的宽度的第二源极/漏极接触180B会导致第二源极/漏极接触180B与第一栅极结构G1和第二栅极结构G2中的每一者之间的寄生电容过度增加的问题。
在另一示例中，如图6所示，在第一源极/漏极接触180A与第二源极/漏极接触180B之间可能形成短路。例如，在形成第二源极/漏极接触180B的蚀刻工艺中，未合并的第二外延图案160B可以不提供蚀刻工艺的终点。因此，蚀刻剂可以穿过层间绝缘膜190和绝缘图案140以暴露第一源极/漏极接触180A的一部分，使得第二源极/漏极接触180B可以接触第一源极/漏极接触180A的暴露部分。例如，在不增加第二源极/漏极接触180B的宽度的情况下，第二源极/漏极接触180B与未合并的第二外延图案160B之间的电连接不能确保，并且在蚀刻过程之后，第二源极/漏极接触180B可能与第一源极/漏极接触180A接触，造成电短路。
由于根据本公开的实施例的半导体器件包括半导体膜150，所以可以有效地防止上述未合并的第二外延图案160B的形成。例如，如上参考图1至图3所述，由于第二外延图案160B是从半导体膜150的顶表面和第二有源图案110B的两个相对侧表面生长的，所以第二外延图案160B可以如同第一外延图案160A一样从三个表面生长。因此，第二外延图案160B可以与第一外延图案160A一样以合并的方式形成。例如，由于根据本公开的实施例的半导体器件包括半导体膜150，所以可以确保第二源极/漏极接触180B与合并的第二外延图案160B之间的电连接，并且在蚀刻工艺之后，可以防止第二源极/漏极接触180B接触第一源极/漏极接触180A而引起电短路。
图7至图11是分别用于示出均根据本公开的实施例的半导体器件的各种横截面图。为了描述的方便，简要描述或省略与上面参考图1至图3阐述的描述重复的描述。
参考图7，在根据本公开的实施例的半导体器件中，半导体膜150的一部分进一步沿着第二有源图案110B的侧表面和/或第一栅极结构G1和第二栅极结构G2中的每一者的侧表面延伸。
半导体膜150可以沿着绝缘图案140的顶表面、内衬膜142的顶表面、隔离图案120的侧表面的一部分、第二有源图案110B的侧表面的一部分以及第一栅极结构G1和第二栅极结构G2中的每一者的侧表面的一部分延伸。
在本公开的实施例中，半导体膜150的沿着第二有源图案110B的侧表面和/或第一栅极结构G1和第二栅极结构G2中的每一者的侧表面延伸的部分的厚度可以小于半导体膜150的沿着绝缘图案140的顶表面和/或内衬膜142的顶表面延伸的部分的厚度。在本公开的实施例中，半导体膜150的沿着第二有源图案110B的侧表面和/或第一栅极结构G1和第二栅极结构G2中的每一者的侧表面延伸的部分的厚度可以随着该部分延伸远离绝缘图案140的顶表面而减小。由于根据本公开的实施例的半导体器件包括具有如上所述沿着第一栅极结构G1和第二栅极结构G2中的每一者的侧表面延伸的部分的半导体膜150，所以可以使用外延生长方案从半导体膜150的顶表面和第二有源图案110B的未被半导体膜150覆盖的两个相对侧表面生长外延层，从而以合并的方式形成第二外延图案160B。
参考图8，在根据本公开的实施例的半导体器件中，绝缘图案140的顶表面是向上凹的。
绝缘图案140的顶表面可以包括凹弯曲表面140U。半导体膜150可以沿着凹弯曲表面140U共形地延伸。第二外延图案160B的底表面160L可以完全接触半导体膜150的顶表面。在这种情况下，如图所示，第二外延图案160B的底表面160L可以是向下凸的。由于根据本公开的实施例的半导体器件包括具有如上所述的凹弯曲顶表面的半导体膜150，所以可以使用外延生长方案从半导体膜150的顶表面和第二有源图案110B的两个相对的侧表面生长(例如，可以从三个表面生长)外延层，从而以合并的方式形成第二外延图案160B。
参考图9，在根据本公开的实施例的半导体器件中，第二外延图案160B的顶表面160U完全平行于衬底100的顶表面。
第二外延图案160B的顶表面160U可以不包括倾斜表面(例如，图2中的第一倾斜表面160U2或第二倾斜表面160U3)。在本公开的实施例中，第二外延图案160B可以是升高的源极/漏极区域。即，第二外延图案160B的顶表面160U的垂直高度可以高于第二有源图案110B的顶表面的垂直高度。例如，第二外延图案160B的顶表面160U的垂直高度可以高于第六片状图案116的顶表面的垂直高度。
参考图10，在根据本公开的实施例的半导体器件中，隔离图案120实现为多层。
隔离图案120可以包括第一绝缘膜122和第二绝缘膜124，第一绝缘膜122和第二绝缘膜124在设置在第一有源图案110A上的同时交替地堆叠在彼此的顶部上。第一绝缘膜122和第二绝缘膜124中的每一者可以包括绝缘材料，例如以下至少一种：氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或其组合。然而，本公开不限于此。第一绝缘膜122和第二绝缘膜124可以包括不同的材料。在本公开的实施例中，第一绝缘膜122可以包括氮化硅(Si3N4)，并且第二绝缘膜124可以包括氧化硅(SiO2)。
参考图11，在根据本公开的实施例的半导体器件中，第一栅极结构G1和第二栅极结构G2中的每一者还包括内间隔物137。
内间隔物137可以形成在栅电极134A和134B中的每一者的介于片状图案(例如，第一片状图案111至第六片状图案116)之间的侧表面上。在图11中，示出了内间隔物137仅形成在上栅电极134B的位于上片状图案(例如，第四片状图案114至第六片状图案116)之间的侧表面上。然而，这只是示例。在另一实施例中，内间隔物137可以形成在下栅电极134A的位于下片状图案(例如，第一片状图案111至第三片状图案113)之间的侧表面上。
在本公开的实施例中，内间隔物137可以形成在PFET的栅电极134A和134B中的每一者的侧表面上。在一个示例中，第一有源图案110A可以用作PFET的沟道区域，并且第二有源图案110B可以用作NFET的沟道区域。在这种情况下，如图所示，内间隔物137可以形成在上栅电极134B的位于上片状图案(例如，第四片状图案114至第六片状图案116)之间的侧表面上，并且可以不形成在下栅电极134A的位于下片状图案(例如，第一片状图案111至第三片状图案113)之间的侧表面上。内间隔物137可以由例如以下至少一种形成或者包括例如以下至少一种：氧化硅(SiO2)、氮化硅(Si3N4)、碳化硅(SiC)、碳氧化硅(SiOC)或氧化铝(Al2O3)。
图12是用于示出根据本公开的实施例的半导体器件的示意性布局图。图13是沿着图12的A1-A1和A2-A2截取的截面图。为了描述的方便，简要描述或省略与上面参考图1至图11阐述的描述重复的描述。
参考图12和图13，在根据本公开的实施例的半导体器件中，衬底100包括第一区域I和第二区域II。
第一区域I和第二区域II可以彼此间隔开或可以彼此连接。在本公开的实施例中，第一区域I可以具有比第二区域II低的集成水平。在一个示例中，第一区域I可以作为输入/输出(I/O)区域，而第二区域II可以作为逻辑区域或SRAM(静态RAM)区域。在另一示例中，第一区域I可以作为逻辑元件的EGFET(额外栅极FET)区域，而第二区域II可以作为逻辑元件的SGFET(单栅极FET)区域。额外栅极FET可以具有多栅极结构。
第一有源图案110A、第二有源图案110B、第一栅极结构G1、第二栅极结构G2、第一外延图案160A、第二外延图案160B、半导体膜150、第一源极/漏极接触180A和第二源极/漏极接触180B可以形成在衬底100的第一区域I上。
第三有源图案210A、第四有源图案210B、第三栅极结构G3、第四栅极结构G4、第三外延图案260A、第四外延图案260B、第三源极/漏极接触280A和第四源极/漏极接触280B可以形成在衬底100的第二区域II上。
第三有源图案210A和第四有源图案210B可以顺序地设置在衬底100上。第三有源图案210A可以直接设置在衬底100上。第四有源图案210B可以在设置在第三有源图案210A上的同时与第三有源图案210A分离。第三有源图案210A和第四有源图案210B中的每一者可以在平行于衬底100的顶表面的第四方向X2上延伸。此外，第三有源图案210A和第四有源图案210B可以在与衬底100的顶表面相交的方向(例如，在第六方向Z2)上彼此交叠。由于第三有源图案210A和第四有源图案210B可以分别类似于第一有源图案110A和第二有源图案110B，所以省略其详细描述。
在本公开的实施例中，第一有源图案110A和第二有源图案110B中的每一者的宽度W11可以等于第三有源图案210A和第四有源图案210B中的每一者的宽度W21。如本文所使用的，“A等于B”不仅可以指A完全等于B，而且还可以指由于工艺余量而发生的微小差异而使得A不同于B。在本公开的实施例中，第一有源图案110A和第二有源图案110B中的每一者的宽度W11可以不同于第三有源图案210A和第四有源图案210B中的每一者的宽度W21。
第三栅极结构G3和第四栅极结构G4中的每一者可以在平行于衬底100的顶表面并且与第四方向X2相交的第五方向Y2上延伸。此外，第三栅极结构G3和第四栅极结构G4可以以彼此平行的方式延伸，并且可以在第四方向X2上彼此间隔开。由于第三栅极结构G3和第四栅极结构G4可以分别类似于第一栅极结构G1和第二栅极结构G2，所以省略其详细描述。
在本公开的实施例中，第一有源图案110A和第二有源图案110B中的每一者的沟道长度可以大于第三有源图案210A和第四有源图案210B中的每一者的沟道长度。例如，第一栅极结构G1和第二栅极结构G2中的每一者的宽度W12可以大于第三栅极结构G3和第四栅极结构G4中的每一者的宽度W22。
在本公开的实施例中，第一栅极结构G1与第二栅极结构G2之间的间距D1可以大于第三栅极结构G3与第四栅极结构G4之间的间距D2。例如，第一栅极结构G1与第二栅极结构G2之间的间距D1可以大于或等于大约15nm，而第三栅极结构G3与第四栅极结构G4之间的间距D2可以小于大约15nm。在一个示例中，第一栅极结构G1与第二栅极结构G2之间的间距D1可以在大约15nm(包含)至大约30nm(包含)的范围内，而第三栅极结构G3与第四栅极结构G4之间的间距D2可以在大约5nm(不包含)至大约15nm(不包含)的范围内。例如，第三栅极结构G3与第四栅极结构G4之间的间距D2可以大于大约5nm并且小于大约15nm。
第三外延图案260A可以形成在衬底100的顶表面以及第三栅极结构G3和第四栅极结构G4中的每一者的侧表面上。第三外延图案260A可以连接到第三有源图案210A。第三外延图案260A可以作为包括第三有源图案210A以及第三栅极结构G3和第四栅极结构G4的场效应晶体管的源极/漏极区域。第三有源图案210A可以用作场效应晶体管的沟道区域。
第三外延图案260A可以包括使用衬底100和第三有源图案210A作为一个或更多个晶种层而生长的外延层。例如，第三外延图案260A可以是使用外延生长方案从衬底100的顶表面和第三有源图案210A的侧表面生长的外延层。由于第三外延图案260A可以类似于第一外延图案160A，所以下面省略其详细描述。
第四外延图案260B可以形成在第三外延图案260A的顶表面以及第三栅极结构G3和第四栅极结构G4中的每一者的侧表面上。第四外延图案260B可以连接到第四有源图案210B。第四外延图案260B可以作为包括第四有源图案210B以及第三栅极结构G3和第四栅极结构G4的场效应晶体管的源极/漏极区域。第四有源图案210B可以用作场效应晶体管的沟道区域。
在本公开的实施例中，半导体膜150可以形成在第一区域I上，但可以不形成在第二区域II上。例如，半导体膜150可以介于绝缘图案140与第二外延图案160B之间，并且可以不介于绝缘图案140与第四外延图案260B之间。因此，第四外延图案260B的底表面260L可以直接接触绝缘图案140的顶表面。
第四外延图案260B可以包括使用第四有源图案210B作为晶种层生长的外延层。例如，第四外延图案260B可以是使用外延生长方案从第二有源图案110B的侧表面生长的外延层。
在本公开的实施例中，第四外延图案260B可以与第三外延图案260A一样以合并的方式形成。例如，当第三栅极结构G3与第四栅极结构G4之间的间距D2减小(例如，减小到小于大约15nm的值)时，可以以合并的方式形成第四外延图案260B。第四外延图案260B的顶表面260U的垂直高度可以高于第四有源图案210B的最顶表面的垂直高度。
第三源极/漏极接触280A可以电连接到第三外延图案260A。例如，第三源极/漏极接触280A可以介于第三外延图案260A与绝缘图案140之间，并且可以接触第三外延图案260A的顶表面。由于第三源极/漏极接触280A可以类似于第一源极/漏极接触180A，所以下面省略其详细描述。
第四源极/漏极接触280B可以电连接到第四外延图案260B。例如，第四源极/漏极接触280B可以在第六方向Z2上穿过层间绝缘膜190，并且可以接触第四外延图案260B的顶表面。由于第四源极/漏极接触280B可以类似于第二源极/漏极接触180B，所以下面省略其详细描述。
当上多栅极晶体管的栅极结构之间的距离增加(例如，增加到等于或大于大约15nm的值)时，可以以未合并的方式形成上多栅极晶体管的外延图案。然而，根据本公开的实施例的半导体器件包括在栅极结构之间的距离较大的区域(例如，第一区域I)中选择性地形成的半导体膜150，从而有效地防止形成未合并的外延图案。
以下，参考图1至图32，描述了根据本公开的实施例制造半导体器件的方法。
图14至图30是与用于示出根据本公开的实施例制造半导体器件的方法的中间步骤相对应的中间结构的图。为了描述的方便，简要描述或省略与上面参考图1至图13阐述的描述重复的描述。
参考图14，在衬底100上形成多个片状图案111至116、多个牺牲图案310和虚设栅极结构DG1和DG2。
可以形成在衬底100上设置的同时交替地堆叠在彼此的顶部上的第一材料膜和第二材料膜。随后，可以在第一材料膜和第二材料膜上形成沿第一方向X1延伸的掩模图案。然后，可以执行使用掩模图案作为蚀刻掩模来图案化第一材料膜和第二材料膜的图案化工艺。图案化工艺可以包括诸如反应性离子蚀刻(RIE)工艺的蚀刻工艺。图案化的第二材料膜可以分别构成片状图案111至116。图案化的第一材料膜可以分别构成牺牲图案310。牺牲图案310可以在第一方向X1上彼此平行延伸，并且可以在第三方向Z1上布置并彼此间隔开。
在本公开的实施例中，片状图案111至116中的每一者和每个牺牲图案310可以彼此具有不同的蚀刻选择性。在一个示例中，片状图案111至116中的每一者可以包括硅(Si)，并且每个牺牲图案310可以包括硅锗(SiGe)。
在本公开的实施例中，在图案化第一材料膜和第二材料膜的过程中，可以蚀刻衬底100的一部分以形成鳍状图案110F。
随后，可以形成虚设栅极结构DG1和DG2。虚设栅极结构DG1和DG2可以与片状图案111至116和牺牲图案310相交。例如，虚设栅极结构DG1和DG2可以在第二方向Y1上延伸。片状图案111至116和牺牲图案310中的每一者可以在第一方向X1上延伸并且穿过虚设栅极结构DG1和DG2。
虚设栅极结构DG1和DG2中的每一者可以包括例如顺序地堆叠的虚设栅极电介质膜332、虚设栅电极334和栅极间隔物136。可以通过使用掩模图案350作为蚀刻掩模的图案化工艺来形成虚设栅极电介质膜332和虚设栅电极334。例如，可以形成顺序地堆叠在衬底100上的电介质膜和电极膜。随后，可以在电极膜上形成沿第二方向Y1延伸的掩模图案350。随后，可以执行使用掩模图案350作为蚀刻掩模来图案化电介质膜和电极膜的图案化工艺。图案化的电介质膜可以构成虚设栅极电介质膜332，并且图案化的电极膜可以构成虚设栅电极334。栅极间隔物136可以沿着虚设栅电极334的侧表面延伸。可以在虚设栅电极334和掩模图案350中的每一者的两个侧表面上形成成对的栅极间隔物136。栅极间隔物136的形成可以包括：在衬底100上共形地形成间隔物层以及各向异性地蚀刻间隔物层。为了形成栅极间隔物136，可以使用诸如原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或其组合的工艺。
虚设栅电极334可以包括蚀刻选择性不同于片状图案111至116和牺牲图案310中的每一者的蚀刻选择性的材料。在本公开的实施例中，虚设栅电极334可以包括多晶硅(p-Si)。
参考图15，对片状图案111至116和牺牲图案310执行第一凹陷工艺。
当执行第一凹陷工艺时，可以去除设置在虚设栅极结构DG1和DG2之外的片状图案111至116中的每一者的一部分和每个牺牲图案310的一部分。因此，可以形成暴露片状图案111至116中的每一者的侧表面和每个牺牲图案310的侧表面的第一凹陷R1。第一凹陷工艺可以是各向异性干法蚀刻工艺。然而，本公开不限于此。
参考图16，形成第一填充牺牲膜320。
可以在图15的所得结构上形成第一填充牺牲膜320。此外，第一填充牺牲膜320可以填充图15中的第一凹陷R1。第一填充牺牲膜320可以包括蚀刻选择性不同于片状图案111至116和牺牲图案310中的每一者的蚀刻选择性的材料。在一个示例中，第一填充牺牲膜320可以包括SOH(旋涂硬掩模)。例如，第一填充牺牲膜320可以通过旋涂工艺形成。然而，本公开不限于此。
参考图17，对第一填充牺牲膜320执行第二凹陷工艺，并且形成预内衬膜142p。
当执行第二凹陷工艺时，可以暴露上片状图案114至116中的每一者的侧表面。例如，可以去除第一填充牺牲膜320的上部以形成暴露上片状图案114至116中的每一者的侧表面的第二凹陷R2。在已经执行了第二凹陷工艺之后，第一填充牺牲膜320可以覆盖下片状图案111至113中的每一者的侧表面。例如，第二凹陷R2可以不暴露下片状图案111至113中的每一者的侧表面。
可以在已经执行了第二凹陷工艺的第一填充牺牲膜320上堆叠预内衬膜142p。例如，预内衬膜142p可以沿着第二凹陷R2、隔离图案120的侧表面、第二有源图案110B的侧表面、以及第一栅极结构G1和第二栅极结构G2中的每一者的侧表面共形地延伸。
参考图18，暴露第一填充牺牲膜320的顶表面。
可以去除预内衬膜142p的沿着第一填充牺牲膜320的顶表面延伸的一部分。可以使用例如干法蚀刻工艺来执行预内衬膜142p的一部分的去除。然而，本公开不限于此。因此，可以形成不被预内衬膜142p覆盖的第一填充牺牲膜320。此外，剩余的预内衬膜142p可以沿着隔离图案120的侧表面、第二有源图案110B的侧表面、以及第一栅极结构G1和第二栅极结构G2中的每一者的侧表面延伸。
参考图19，替换第一填充牺牲膜320，从而形成第一外延图案160A。
可以去除不覆盖有预内衬膜142p的第一填充牺牲膜320。可以通过例如湿法蚀刻工艺执行第一填充牺牲膜320的去除。然而，本公开不限于此。当去除第一填充牺牲膜320时，可以暴露下片状图案111至113中的每一者的侧表面和衬底100(或鳍状图案110F)的顶表面。随后，可以形成填充经由去除第一填充牺牲膜320而获得的空间的第一外延图案160A。例如，可以执行使用衬底100(或鳍状图案110F)和第一有源图案110A作为晶种层的外延生长工艺。在本公开的实施例中，第一外延图案160A可以通过选择性外延生长(SEG)工艺形成。作为示例，SEG工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。由于可以利用预内衬膜142p保护第二有源图案110B，所以第二有源图案110B可以不用作外延生长工艺中的晶种层。因此，可以形成连接到第一有源图案110A的第一外延图案160A。如上所述，当第一外延图案160A从三个表面生长时，第一外延图案160A可以以合并的方式形成。
参考图20，在第一外延图案160A上形成内衬膜142、牺牲接触图案380和绝缘图案140。
可以去除预内衬膜(图19的142p)。随后，可以顺序地堆叠内衬膜142、牺牲接触图案380和绝缘图案140。例如，内衬膜142可以沿着第一外延图案160A的顶表面、隔离图案120的侧表面、第二有源图案110B的侧表面以及第一栅极结构G1和第二栅极结构G2中的每一者的侧表面共形地延伸。牺牲接触图案380可以填充内衬膜142上的区域的一部分，而绝缘图案140可以填充牺牲接触图案380限定的空间。
然后，可以执行对内衬膜142和绝缘图案140的第三凹陷工艺。当执行第三凹陷工艺时，可以暴露上片状图案114至116中的每一者的侧表面。在本公开的实施例中，绝缘图案140的顶表面和/或内衬膜142的顶表面中的每一者的垂直高度可以低于隔离图案120的顶表面的垂直高度。
参考图21，形成半导体膜150。
半导体膜150可以形成在绝缘图案140的顶表面和/或内衬膜142的顶表面上。例如，半导体膜150可以沿着绝缘图案140的顶表面和内衬膜142的顶表面共形地延伸。在本公开的实施例中，半导体膜150可以包括多晶半导体材料。例如，半导体膜150可以包括多晶硅(p-Si)膜。
在本公开的实施例中，半导体膜150可以通过定向沉积工艺形成。定向沉积工艺是沉积材料有方向地离开源的沉积工艺，例如沿着垂直于衬底100的顶表面的垂直方向(例如，第三方向Z1)离开源的沉积工艺。示例性定向沉积工艺包括来自蒸发室或电子束源的物理气相沉积和真空蒸发。在执行定向沉积工艺时，可以选择性地在图20的所得结构的顶表面上形成半导体膜150。例如，半导体膜150可以选择性地形成在绝缘图案140的顶表面、内衬膜142的顶表面、掩模图案350的顶表面和栅极间隔物136的顶表面上。此外，半导体膜150可以不形成在隔离图案120的侧表面、第二有源图案110B的侧表面和牺牲图案310的侧表面上。
参考图22，形成第二填充牺牲膜390。
第二填充牺牲膜390可以形成在图21的所得结构上。第二填充牺牲膜390可以包括蚀刻选择性不同于片状图案111至116、牺牲图案310和半导体膜150中的每一者的蚀刻选择性的材料。例如，第二填充牺牲膜390可以包括SOH(旋涂硬掩模)。例如，第二填充牺牲膜390可以通过旋涂工艺形成。然而，本公开不限于此。
参考图23，执行平坦化工艺。
当执行平坦化工艺时，可以去除半导体膜150的位于掩模图案350的顶表面上的部分。例如，可以使用掩模图案350的顶表面作为终点来执行平坦化工艺，以去除第二填充牺牲膜390的上部和半导体膜150的上部。平坦化工艺可以包括例如化学机械抛光(CMP)工艺。然而，本公开不限于此。
参考图24，选择性地去除第二填充牺牲膜390。
当第二填充牺牲膜390被去除时，可以暴露上片状图案114至116的侧表面和半导体膜150的顶表面。
参考图25，形成第二外延图案160B。
可以执行使用半导体膜150和第二有源图案110B作为一个或更多个晶种层的外延生长工艺。因此，可以形成连接到第二有源图案110B的第二外延图案160B。在本公开的实施例中，第二外延图案160B可以通过选择性外延生长(SEG)工艺形成。例如，SEG工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。如上所述，第二外延图案160B可以从三个表面生长，因此可以像第一外延图案160A一样以合并的方式形成。
参考图26，可以去除虚设栅极电介质膜332和虚设栅电极334。
可以在衬底100上形成层间绝缘膜190。可以形成层间绝缘膜190以填充栅极间隔物136的外侧表面上的空间。例如，层间绝缘膜190可以覆盖栅极间隔物136的外侧表面和第二外延图案160B的顶表面。可以通过诸如化学气相沉积(CVD)工艺、溅射工艺(sputteringprocess)、旋涂工艺或原子层沉积(ALD)工艺等工艺形成层间绝缘膜190。
接下来，可以去除不覆盖有层间绝缘膜190和栅极间隔物136的虚设栅极电介质膜332、虚设栅电极334和掩模图案350。当去除虚设栅极电介质膜332和虚设栅电极334时，可以暴露设置在栅极间隔物136内部的片状图案111至116和牺牲图案310。
参考图27，去除牺牲图案310。
如上所述，片状图案111至116中的每一者和每个牺牲图案310可以具有彼此不同的蚀刻选择性。因此，可以选择性地去除牺牲图案310。在本公开的实施例中，可以通过湿法蚀刻工艺选择性地去除牺牲图案310。然而，本公开不限于此。当去除牺牲图案310时，可以形成顺序地堆叠在衬底100上并且彼此间隔开的片状图案111至116。
参考图28，形成第一栅极结构G1和第二栅极结构G2。
可以沿着片状图案111至116中的每一者的暴露表面形成界面膜131。随后，可以形成在界面膜131上共形地延伸的栅极电介质膜132。随后，可以在栅极电介质膜132上形成下栅电极134A和上栅电极134B。在本公开的实施例中，上栅电极134B的顶表面可以被凹陷。栅极覆盖图案138可以沿着上栅电极的凹陷的顶表面延伸。因此，可以形成包括界面膜131、栅极电介质膜132、栅电极134A和134B、栅极间隔物136和栅极覆盖图案138的第一栅极结构G1和第二栅极结构G2中的每一者。
参考图29，暴露第一外延图案160A。
可以去除牺牲接触图案380。此外，当去除牺牲接触图案380时，可以去除内衬膜142的被暴露的至少一部分。例如，可以去除内衬膜142的围绕牺牲接触图案380的部分。因此，可以在第一外延图案160A与绝缘图案140之间形成暴露第一外延图案160A的顶表面的间隙380G。
参考图30，形成第一源极/漏极接触180A。
可以形成第一源极/漏极接触180A，以填充图29的所得结构中的间隙380G。因此，可以形成电连接到第一外延图案160A的第一源极/漏极接触180A。
随后，参考图2，形成第二源极/漏极接触180B。
第二源极/漏极接触180B可以穿过层间绝缘膜190，以便电连接到第二外延图案160B。因此，可以制造上面参考图1至图3描述的半导体器件。
图31是与用于示出根据本公开的实施例制造半导体器件的方法的中间步骤相对应的中间结构的图。为了描述的方便，简要描述或省略与上面参考图1至图30阐述的描述重复的描述。作为参考，图31是与示出图20之后的步骤的中间步骤相对应的中间结构的图。例如，图31是与图21相似的沉积半导体膜的中间结构的图。
参考图31，形成半导体膜150。
如图所示，半导体膜150的一部分可以沿着第二有源图案110B的侧表面和/或虚设栅极结构DG1和DG2中的每一者的侧表面进一步延伸。例如，半导体膜150可以沿着绝缘图案140的顶表面、内衬膜142的顶表面、隔离图案120的侧表面的一部分、第二有源图案110B的侧表面的一部分以及虚设栅极结构DG1和DG2中的每一者的侧表面的一部分延伸。
在本公开的实施例中，半导体膜150可以通过定向沉积工艺形成。在本公开的实施例中，半导体膜150可以包括多晶半导体材料。例如，半导体膜150可以包括多晶硅(p-Si)膜。根据定向沉积工艺的特性，半导体膜150的一部分可以形成在图20的所得结构的侧表面中的至少一部分以及顶表面上。
随后，可以执行上面参考图22至图30、图2描述的步骤。因此，可以制造上面参考图7描述的半导体器件。
图32是与用于示出根据本公开的实施例制造半导体器件的方法的中间步骤相对应的中间结构的图。为了描述的方便，简要描述或省略与上面参考图1至图30阐述的描述重复的描述。作为参考，图32是与示出图19之后的步骤的中间步骤相对应的中间结构的图。例如，图32是与图20类似的内衬膜142和绝缘图案140被凹陷的中间结构的图。
参考图32，执行对内衬膜142和绝缘图案140的第三凹陷工艺。
如图所示，在执行第三凹陷工艺时，绝缘图案140的顶表面可以包括凹弯曲表面140U。
随后，可以执行上面参考图21至图30、图2描述的步骤。例如，类似于图21的工艺步骤，半导体膜150可以通过定向沉积工艺形成。半导体膜150可以沿着绝缘图案140的凹弯曲表面140U共形地延伸。因此，可以制造上描参考图8描述的半导体器件。
尽管已经参考附图在上面描述了本公开的实施例，但本公开可以不限于实施例，并且可以以各种不同的形式实现。本领域普通技术人员将能够理解，可以在不偏离所附权利要求中限定的本公开的精神和范围的情况下以其他特定形式实现本公开。因此，应当理解的是，如上所述的本公开的实施例在所有方面不是限制性的，而是说明性的。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
衬底；
第一有源图案，所述第一有源图案设置在所述衬底上并且在第一方向上延伸；
第二有源图案，所述第二有源图案堆叠在所述第一有源图案上并且在所述第一方向上延伸；
第一栅极结构，所述第一栅极结构在第二方向上延伸以与所述第一有源图案和所述第二有源图案相交，所述第二方向与所述第一方向相交；
第二栅极结构，所述第二栅极结构在所述第一方向上与所述第一栅极结构间隔开，并且在所述第二方向上延伸以与所述第一有源图案和所述第二有源图案相交；
第一外延图案，所述第一外延图案介于所述第一栅极结构与所述第二栅极结构之间，所述第一外延图案连接到所述第一有源图案；
第二外延图案，所述第二外延图案介于所述第一栅极结构与所述第二栅极结构之间，所述第二外延图案连接到所述第二有源图案；
绝缘图案，所述绝缘图案介于所述第一外延图案与所述第二外延图案之间；和
半导体膜，所述半导体膜介于所述绝缘图案与所述第二外延图案之间，所述半导体膜沿着所述绝缘图案的顶表面延伸。
2.根据权利要求1所述的半导体器件，其中，所述半导体膜包括多晶硅膜。
3.根据权利要求1所述的半导体器件，其中，所述第一栅极结构与所述第二栅极结构之间的间距等于或大于15nm。
4.根据权利要求1所述的半导体器件，其中，所述第二外延图案包括多晶膜。
5.根据权利要求1所述的半导体器件，其中，所述第二外延图案的顶表面包括：
与所述衬底的顶表面平行的平坦表面；
设置在所述第一栅极结构与所述平坦表面之间的第一倾斜表面；和
设置在所述第二栅极结构与所述平坦表面之间的第二倾斜表面；
其中，所述第一倾斜表面和所述第二倾斜表面中的每一者与所述平坦表面之间限定的角为钝角。
6.根据权利要求5所述的半导体器件，其中，所述第二外延图案的底表面平行于所述衬底的顶表面。
7.根据权利要求1所述的半导体器件，其中，所述第二外延图案包括使用所述第二有源图案和所述半导体膜作为晶种层而生长的外延层。
8.根据权利要求1所述的半导体器件，所述半导体器件还包括介于所述第一有源图案与所述第二有源图案之间的隔离图案，
其中，所述绝缘图案设置在所述隔离图案的侧表面上。
9.根据权利要求8所述的半导体器件，所述半导体器件还包括介于所述隔离图案与所述绝缘图案之间的内衬膜；
其中，所述半导体膜沿着所述绝缘图案的所述顶表面和所述内衬膜的顶表面延伸。
10.根据权利要求1所述的半导体器件，其中，所述第一有源图案包括顺序地堆叠在所述衬底上并且彼此间隔开的多个下片状图案，所述多个下片状图案中的每一者在所述第一方向上延伸，并且
其中，所述第二有源图案包括顺序地堆叠在所述第一有源图案上并且彼此间隔开的多个上片状图案，所述多个上片状图案中的每一者在所述第一方向上延伸。
11.一种半导体器件，所述半导体器件包括：
衬底；
第一有源图案，所述第一有源图案设置在所述衬底上并且在第一方向上延伸；
第二有源图案，所述第二有源图案堆叠在所述第一有源图案上并且在所述第一方向上延伸；
栅极结构，所述栅极结构设置在所述衬底上并且在与所述第一方向相交的第二方向上延伸，所述第一有源图案和所述第二有源图案中的每一者穿过所述栅极结构；
第一外延图案，所述第一外延图案设置在所述栅极结构的侧表面上，并且连接到所述第一有源图案；
第二外延图案，所述第二外延图案设置在所述栅极结构的所述侧表面上，并且连接到所述第二有源图案；
绝缘图案，所述绝缘图案介于所述第一外延图案与所述第二外延图案之间；和
半导体膜，所述半导体膜介于所述绝缘图案与所述第二外延图案之间；
其中，所述第二外延图案包括使用所述第二有源图案和所述半导体膜作为晶种层而生长的外延层。
12.根据权利要求11所述的半导体器件，其中，所述半导体膜包括多晶半导体材料。
13.根据权利要求12所述的半导体器件，其中，所述第二外延图案的与所述半导体膜相邻的下部是多晶的。
14.根据权利要求11所述的半导体器件，其中，所述半导体膜是使用定向沉积工艺形成的。
15.根据权利要求11所述的半导体器件，其中，所述第一外延图案包括使用所述衬底和所述第一有源图案作为晶种层而生长的外延层。
16.一种半导体器件，所述半导体器件包括：
衬底；
多个下片状图案，所述多个下片状图案顺序地堆叠在所述衬底上，并且彼此间隔开，其中，所述多个下片状图案中的每一者在第一方向上延伸；
多个上片状图案，所述多个上片状图案顺序地堆叠在所述多个下片状图案上，并且彼此间隔开，其中，所述多个上片状图案中的每一者在所述第一方向上延伸；
隔离图案，所述隔离图案介于所述多个下片状图案与所述多个上片状图案之间；
栅极结构，所述栅极结构设置在所述衬底上并且在与所述第一方向相交的第二方向上延伸，其中，所述多个下片状图案中的每一者和所述多个上片状图案中的每一者穿过所述栅极结构；
第一外延图案，所述第一外延图案设置在所述栅极结构的侧表面上，并且连接到所述多个下片状图案，其中，所述第一外延图案具有第一导电类型；
第二外延图案，所述第二外延图案设置在所述栅极结构的所述侧表面上，并且连接到所述多个上片状图案，其中，所述第二外延图案具有不同于所述第一导电类型的第二导电类型；
绝缘图案，所述绝缘图案设置在所述隔离图案的侧表面上并且介于所述第一外延图案与所述第二外延图案之间；和
多晶硅膜，所述多晶硅膜设置在所述绝缘图案与所述第二外延图案之间，并且沿着所述绝缘图案的顶表面延伸。
17.根据权利要求16所述的半导体器件，所述半导体器件还包括介于所述隔离图案与所述绝缘图案之间的内衬膜；
其中，所述多晶硅膜沿着所述绝缘图案的所述顶表面和所述内衬膜的顶表面延伸。
18.根据权利要求17所述的半导体器件，其中，所述绝缘图案包括氧化硅，并且
所述内衬膜包括氮化硅。
19.根据权利要求16所述的半导体器件，所述半导体器件还包括设置在所述第一外延图案与所述绝缘图案之间并且电连接到所述第一外延图案的下源极/漏极接触。
20.根据权利要求16所述的半导体器件，所述半导体器件还包括设置在所述第二外延图案上并且电连接到所述第二外延图案的上源极/漏极接触。
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