KR20230042851A - 반도체 장치 및 그 제조 방법 - Google Patents

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박은실
이진석
임왕섭
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Abstract

다중 문턱 전압(multi-threshold volatage)이 구현된 멀티 게이트 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 기판의 제1 영역 상에 차례로 배치되며, 서로 이격되어 각각 제1 방향으로 연장되는 제1 시트 패턴 및 제2 시트 패턴, 제1 방향과 교차하는 제2 방향으로 연장되며, 제1 시트 패턴 및 제2 시트 패턴이 관통되는 제1 게이트 전극, 기판의 제2 영역 상에 차례로 배치되며, 서로 이격되어 각각 제3 방향으로 연장되는 제3 시트 패턴 및 제4 시트 패턴, 및 제3 방향과 교차하는 제4 방향으로 연장되며, 제3 시트 패턴 및 제4 시트 패턴이 관통되는 제2 게이트 전극을 포함하되, 제1 게이트 전극은 제1 시트 패턴과 제2 시트 패턴 사이를 채우는 제1 일함수 조절막 및 제1 일함수 조절막 상에 적층되는 제1 필링 도전막을 포함하고, 제2 게이트 전극은 제3 시트 패턴과 제4 시트 패턴 사이를 채우는 제2 일함수 조절막 및 제2 일함수 조절막 상에 적층되는 제2 필링 도전막을 포함하고, 제3 시트 패턴과 제4 시트 패턴 사이의 거리는 제1 시트 패턴과 제2 시트 패턴 사이의 거리보다 크다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 멀티 브리지 채널(multi-bridge channel)을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
집적 회로 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상 또는 나노와이어(nanowire, 또는 나노시트(nanosheet)) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 다중 문턱 전압(multi-threshold volatage)이 구현된 멀티 게이트 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 다중 문턱 전압이 구현된 멀티 게이트 트랜지스터를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 기판의 제1 영역 상에 차례로 배치되며, 서로 이격되어 각각 제1 방향으로 연장되는 제1 시트 패턴 및 제2 시트 패턴, 제1 방향과 교차하는 제2 방향으로 연장되며, 제1 시트 패턴 및 제2 시트 패턴이 관통되는 제1 게이트 전극, 기판의 제2 영역 상에 차례로 배치되며, 서로 이격되어 각각 제3 방향으로 연장되는 제3 시트 패턴 및 제4 시트 패턴, 및 제3 방향과 교차하는 제4 방향으로 연장되며, 제3 시트 패턴 및 제4 시트 패턴이 관통되는 제2 게이트 전극을 포함하되, 제1 게이트 전극은 제1 시트 패턴과 제2 시트 패턴 사이를 채우는 제1 일함수 조절막 및 제1 일함수 조절막 상에 적층되는 제1 필링 도전막을 포함하고, 제2 게이트 전극은 제3 시트 패턴과 제4 시트 패턴 사이를 채우는 제2 일함수 조절막 및 제2 일함수 조절막 상에 적층되는 제2 필링 도전막을 포함하고, 제3 시트 패턴과 제4 시트 패턴 사이의 거리는 제1 시트 패턴과 제2 시트 패턴 사이의 거리보다 크다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 기판의 제1 영역 상에 차례로 배치되며, 서로 이격되어 각각 제1 방향으로 연장되는 제1 시트 패턴 및 제2 시트 패턴, 제1 방향과 교차하는 제2 방향으로 연장되며, 제1 시트 패턴 및 제2 시트 패턴이 관통되는 제1 게이트 전극, 기판의 제2 영역 상에 차례로 배치되며, 서로 이격되어 각각 제3 방향으로 연장되는 제3 시트 패턴 및 제4 시트 패턴, 및 제3 방향과 교차하는 제4 방향으로 연장되며, 제3 시트 패턴 및 제4 시트 패턴이 관통되는 제2 게이트 전극을 포함하되, 제1 게이트 전극은 제1 시트 패턴 및 제2 시트 패턴 상에 차례로 적층되는 제1 일함수 조절막 및 제1 필링 도전막을 포함하고, 제1 일함수 조절막은 제1 시트 패턴과 제2 시트 패턴 사이를 채우고, 제2 게이트 전극은 제3 시트 패턴 및 제4 시트 패턴 상에 차례로 적층되는 제2 일함수 조절막 및 제2 필링 도전막을 포함하고, 제2 일함수 조절막은 제3 시트 패턴과 제4 시트 패턴 사이를 채우고, 제3 시트 패턴과 제4 시트 패턴 사이의 제2 일함수 조절막의 두께는 제1 시트 패턴과 제2 시트 패턴 사이의 제1 일함수 조절막의 두께보다 크다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 기판의 제1 영역 상에 차례로 배치되며, 서로 이격되어 각각 제1 방향으로 연장되는 복수의 제1 활성 패턴들, 제1 방향과 교차하는 제2 방향으로 연장되며, 각각의 제1 활성 패턴들이 관통되는 제1 게이트 전극, 제1 게이트 전극의 측면 상에, 복수의 제1 활성 패턴들과 접속되는 제1 소오스/드레인 영역, 기판의 제2 영역 상에 차례로 배치되며, 서로 이격되어 각각 제3 방향으로 연장되는 복수의 제2 활성 패턴들, 제3 방향과 교차하는 제4 방향으로 연장되며, 각각의 제2 활성 패턴들이 관통되는 제2 게이트 전극, 및 제2 게이트 전극의 측면 상에, 복수의 제2 활성 패턴들과 접속되는 제2 소오스/드레인 영역을 포함하되, 제1 게이트 전극은 제1 활성 패턴들을 둘러싸며 제1 활성 패턴들 사이의 영역을 채우는 제1 일함수 조절막과, 제1 일함수 조절막 상에 적층되는 제1 필링 도전막을 포함하고, 제2 게이트 전극은 제2 활성 패턴들을 둘러싸며 제2 활성 패턴들 사이의 영역을 채우는 제2 일함수 조절막과, 제2 일함수 조절막 상에 적층되는 제2 필링 도전막을 포함하고, 제2 활성 패턴들이 서로 이격되는 거리는 제1 활성 패턴들이 서로 이격되는 거리보다 크다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도들이다.
도 2는 도 1의 A1-A1 및 A2-A2를 따라 절단한 단면도들이다.
도 3은 도 1의 B1-B1 및 B2-B2를 따라 절단한 단면도들이다.
도 4 및 도 5는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 6 및 도 7은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 8 및 도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 10은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도들이다.
도 11은 도 10의 C1-C1 및 C2-C2를 따라 절단한 단면도들이다.
도 12 내지 도 26은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 11을 참조하여, 예시적인 실시예들에 따른 반도체 장치를 설명한다. 본 명세서에서, 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도들이다. 도 2는 도 1의 A1-A1 및 A2-A2를 따라 절단한 단면도들이다. 도 3은 도 1의 B1-B1 및 B2-B2를 따라 절단한 단면도들이다.
도 1 내지 도 3을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 필드 절연막(105), 복수의 제1 활성 패턴들(110), 복수의 제2 활성 패턴들(210), 제1 게이트 구조체(G1), 제2 게이트 구조체(G2), 제1 소오스/드레인 영역(160), 제2 소오스/드레인 영역(260) 및 층간 절연막(190)을 포함한다. 설명의 편의를 위해, 도 1에서 층간 절연막(190)의 도시는 생략한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 설명의 편의를 위해, 이하에서 기판(100)은 실리콘 기판인 것으로 설명한다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 연결된 영역일 수도 있고, 서로 이격된 영역일 수도 있다. 제1 영역(I) 및 제2 영역(II)에는, 서로 동일한 도전형의 트랜지스터가 형성될 수도 있고, 서로 다른 도전형의 트랜지스터가 형성될 수도 있다. 제1 영역(I) 및 제2 영역(II)은 예를 들어, 각각 로직 영역, SRAM 영역, 입출력(IO) 영역 중 하나일 수 있다. 제1 영역(I) 및 제2 영역(II)은 서로 동일한 기능을 수행하는 영역일 수도 있고, 서로 다른 기능을 수행하는 영역일 수도 있다.
복수의 제1 활성 패턴들(110)은 기판(100)의 제1 영역(I) 상에 차례로 배치될 수 있다. 제1 활성 패턴들(110)은 기판(100)으로부터 이격될 수 있다. 또한, 제1 활성 패턴들(110)은 서로 이격되어 기판(100)의 상면과 평행한 제1 방향(X1)으로 연장될 수 있다. 몇몇 실시예에서, 제1 활성 패턴들(110)은 기판(100)의 제1 영역(I) 상에 차례로 배치되며 서로 이격되는 복수의 시트 패턴들(예컨대, 제1 내지 제4 시트 패턴(111~114))을 포함할 수 있다.
몇몇 실시예에서, 기판(100)과 제1 활성 패턴들(110) 사이에 제1 핀 패턴(110F)이 형성될 수 있다. 제1 핀 패턴(110F)은 기판(100)의 상면으로부터 돌출되어 제1 방향(X1)으로 연장될 수 있다. 제1 핀 패턴(110F)은 기판(100)의 일부가 식각되어 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)일 수도 있다.
복수의 제2 활성 패턴들(210)은 기판(100)의 제2 영역(II) 상에 차례로 배치될 수 있다. 제2 활성 패턴들(210)은 기판(100)으로부터 이격될 수 있다. 또한, 제2 활성 패턴들(210)은 서로 이격되어 기판(100)의 상면과 평행한 제3 방향(X2)으로 연장될 수 있다. 제3 방향(X2)은 제1 방향(X1)과 동일한 방향일 수도 있고, 제1 방향(X1)과 다른 방향일 수도 있다. 몇몇 실시예에서, 제2 활성 패턴들(210)은 기판(100)의 제2 영역(II) 상에 차례로 배치되며 서로 이격되는 복수의 시트 패턴들(예컨대, 제5 내지 제8 시트 패턴(211~214))을 포함할 수 있다.
몇몇 실시예에서, 기판(100)과 제2 활성 패턴들(210) 사이에 제2 핀 패턴(210F)이 형성될 수 있다. 제2 핀 패턴(210F)은 기판(100)의 상면으로부터 돌출되어 제3 방향(X2)으로 연장될 수 있다. 제2 핀 패턴(210F)은 기판(100)의 일부가 식각되어 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)일 수도 있다.
제1 활성 패턴들(110) 및 제2 활성 패턴들(210)은 각각 원소 반도체 물질인 실리콘(Si) 또는 게르마늄(Ge)을 포함할 수 있다. 또는, 제1 활성 패턴들(110) 및 제2 활성 패턴들(210)은 각각 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수도 있다. 상기 IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. 상기 III-V족 화합물 반도체는 예를 들어, III족 원소인 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 적어도 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제2 활성 패턴들(210)은 제1 활성 패턴들(110) 대비 축소된 형태를 가질 수 있다. 예시적으로, 도 2 및 도 3에 도시된 것처럼, 제5 시트 패턴(211)의 두께(H2)는 제1 시트 패턴(111)의 두께(H1)보다 작을 수 있고, 제5 시트 패턴(211)의 폭(W2)은 제1 시트 패턴(111)의 폭(W1)보다 작을 수 있다.
각각의 제2 활성 패턴들(210)의 두께와 각각의 제1 활성 패턴들(110)의 두께의 차(예컨대, H1-H2)는 예를 들어, 약 0.1 nm 내지 약 3 nm일 수 있다. 바람직하게는, 각각의 제2 활성 패턴들(210)의 두께와 각각의 제1 활성 패턴들(110)의 두께의 차(예컨대, H1-H2)는 약 0.5 nm 내지 약 1 nm일 수 있다. 예시적으로, 제5 시트 패턴(211)의 두께(H2)는 약 4 nm 내지 약 5 nm일 수 있고, 제1 시트 패턴(111)의 두께(H1)는 그보다 약 0.5 nm 내지 약 1 nm 작을 수 있다.
각각의 제2 활성 패턴들(210)의 폭과 각각의 제1 활성 패턴들(110)의 폭의 차(예컨대, W1-W2)는 예를 들어, 약 0.1 nm 내지 약 3 nm일 수 있다. 바람직하게는, 각각의 제2 활성 패턴들(210)의 폭과 각각의 제1 활성 패턴들(110)의 폭의 차(예컨대, W1-W2)는 약 0.5 nm 내지 약 1 nm일 수 있다. 몇몇 실시예에서, 각각의 제2 활성 패턴들(210)의 폭과 각각의 제1 활성 패턴들(110)의 폭의 차(예컨대, W1-W2)는 각각의 제2 활성 패턴들(210)의 두께와 각각의 제1 활성 패턴들(110)의 두께의 차(예컨대, H1-H2)와 동일할 수 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
몇몇 실시예에서, 제2 활성 패턴들(210)은 제1 활성 패턴들(110)과 동일 레벨에 배치될 수 있다. 여기서, 동일 레벨에 배치됨이란, 기판(100)의 상면을 기준으로 서로 동일한 높이에 배치됨을 의미한다. 예시적으로, 도 2 및 도 3에 도시된 것처럼, 제1 시트 패턴(111)의 중심 및 제5 시트 패턴(211)의 중심은 기판(100)의 상면을 기준으로 서로 동일한 높이에 배치될 수 있다. 또한, 제2 시트 패턴(112)의 중심 및 제6 시트 패턴(212)의 중심은 기판(100)의 상면을 기준으로 서로 동일한 높이에 배치될 수 있다.
제2 활성 패턴들(210)이 제1 활성 패턴들(110) 대비 축소된 형태를 가짐에 따라, 제2 활성 패턴들(210)이 서로 이격되는 거리는 제1 활성 패턴들(110)이 서로 이격되는 거리보다 클 수 있다. 예시적으로, 제5 시트 패턴(211)과 제5 시트 패턴(211)이 이격되는 거리(D2)는 제1 시트 패턴(111)과 제2 시트 패턴(112)이 이격되는 거리(D1)보다 클 수 있다.
몇몇 실시예에서, 필드 절연막(105)으로부터 돌출되는 제1 핀 패턴(110F)의 상부는 필드 절연막(105) 내에 배치되는 제1 핀 패턴(110F)의 하부 대비 축소된 형태를 가질 수 있다. 예시적으로, 도 2에 도시된 것처럼, 제1 핀 패턴(110F)의 상부의 폭은 제1 시트 패턴(111)의 폭(W1)과 동일할 수 있고, 제1 핀 패턴(110F)의 하부의 폭은 그보다 클 수 있다.
몇몇 실시예에서, 필드 절연막(105)으로부터 돌출되는 제2 핀 패턴(210F)의 상부는 필드 절연막(105) 내에 배치되는 제2 핀 패턴(210F)의 하부 대비 축소된 형태를 가질 수 있다. 예시적으로, 도 2에 도시된 것처럼, 제2 핀 패턴(210F)의 상부의 폭은 제5 시트 패턴(211)의 폭(W2)과 동일할 수 있고, 제2 핀 패턴(210F)의 하부의 폭은 그보다 클 수 있다. 몇몇 실시예에서, 필드 절연막(105) 내에 배치되는 제2 핀 패턴(210F)의 하부의 폭은 필드 절연막(105) 내에 배치되는 제1 핀 패턴(110F)의 하부의 폭과 동일할 수 있다.
필드 절연막(105)은 기판(100)의 제1 영역(I) 및 제2 영역(II) 상에 형성될 수 있다. 필드 절연막(105)은 제1 핀 패턴(FP)의 측면의 적어도 일부 및 제2 핀 패턴(210F)의 측면의 적어도 일부를 덮을 수 있다. 제1 핀 패턴(FP)의 상부 및 제2 핀 패턴(210F)의 상부는 필드 절연막(105)의 상면으로부터 돌출되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 필드 절연막(105)의 상면은 제1 핀 패턴(110F)의 상면 및 제2 핀 패턴(210F)의 상면과 공면(共面) 상에 배치될 수도 있다. 필드 절연막(105)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 구조체(G1)는 기판(100)의 제1 영역(I) 상에 형성될 수 있다. 제1 게이트 구조체(G1)는 기판(100)의 상면 및 필드 절연막(105)의 상면을 따라 연장될 수 있다. 제1 게이트 구조체(G1)는 제1 활성 패턴들(110)과 교차할 수 있다. 예를 들어, 제1 게이트 구조체(G1)는 기판(100)의 상면과 평행하며 제1 방향(X1)과 교차하는 제2 방향(Y1)으로 연장될 수 있다. 각각의 제1 활성 패턴들(110)은 제1 방향(X1)으로 연장되어 제1 게이트 구조체(G1)를 관통할 수 있다. 예를 들어, 제1 게이트 구조체(G1)는 각각의 제1 내지 제4 시트 패턴(111~114)의 둘레를 둘러쌀 수 있다.
제2 게이트 구조체(G2)는 기판(100)의 제2 영역(II) 상에 형성될 수 있다. 제2 게이트 구조체(G2)는 기판(100)의 상면 및 필드 절연막(105)의 상면을 따라 연장될 수 있다. 제2 게이트 구조체(G2)는 제2 활성 패턴들(210)과 교차할 수 있다. 예를 들어, 제2 게이트 구조체(G2)는 기판(100)의 상면과 평행하며 제3 방향(X2)과 교차하는 제4 방향(Y2)으로 연장될 수 있다. 각각의 제2 활성 패턴들(210)은 제3 방향(X2)으로 연장되어 제2 게이트 구조체(G2)를 관통할 수 있다. 즉, 제2 게이트 구조체(G2)는 각각의 제5 내지 제8 시트 패턴(211~214)의 둘레를 둘러쌀 수 있다.
제1 게이트 구조체(G1)는 제1 게이트 유전막(120), 제1 게이트 전극(132, 134), 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(150)을 포함할 수 있다. 제2 게이트 구조체(G2)는 제2 게이트 유전막(220), 제2 게이트 전극(232, 234), 제2 게이트 스페이서(240) 및 제2 게이트 캡핑 패턴(250)을 포함할 수 있다.
제1 게이트 유전막(120)은 제1 활성 패턴들(110) 상에 적층될 수 있다. 제1 게이트 유전막(120)은 각각의 제1 활성 패턴들(110)의 둘레를 둘러쌀 수 있다. 또한, 제1 게이트 유전막(120)은 필드 절연막(105)의 상면 및 필드 절연막(105)으로부터 돌출되는 제1 핀 패턴(110F)의 표면을 따라 연장될 수도 있다.
제2 게이트 유전막(220)은 제2 활성 패턴들(210) 상에 적층될 수 있다. 제2 게이트 유전막(220)은 각각의 제2 활성 패턴들(210)의 둘레를 둘러쌀 수 있다. 또한, 제2 게이트 유전막(220)은 필드 절연막(105)의 상면 및 필드 절연막(105)으로부터 돌출되는 제2 핀 패턴(210F)의 표면을 따라 연장될 수도 있다.
제1 게이트 유전막(120) 및 제2 게이트 유전막(220)은 각각 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 알루미늄 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오브산염 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 게이트 유전막(120) 및 제2 게이트 유전막(220)은 동일 레벨에서 형성될 수 있다. 본 명세서에서, 동일 레벨에서 형성됨이란, 동일한 제조 공정에 의해 형성되는 것을 의미한다. 예를 들어, 제1 게이트 유전막(120) 및 제2 게이트 유전막(220)은 서로 동일한 물질을 포함할 수 있고, 서로 동일한 물질 구성으로 이루어질 수 있다.
구체적으로 도시되지 않았으나, 제1 활성 패턴들(110)과 제1 게이트 유전막(120) 사이 및/또는 제2 활성 패턴들(210)과 제2 게이트 유전막(220) 사이에 계면막이 형성될 수도 있다. 상기 계면막은 예를 들어, 실리콘 산화막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 게이트 유전막(120) 및/또는 제2 게이트 유전막(220)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 약 60 mV/decade 미만의 문턱 전압 이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일례로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 약 3 at% 내지 약 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 약 2 at% 내지 약 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 at% 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 at% 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 at% 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 nm 내지 10 nm 일 수 있으나, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일례로, 제1 게이트 유전막(120) 및/또는 제2 게이트 유전막(220)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 게이트 유전막(120) 및/또는 제2 게이트 유전막(220)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 게이트 유전막(120) 및/또는 제2 게이트 유전막(220)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 게이트 전극(132, 134)은 제1 게이트 유전막(120) 상에 적층될 수 있다. 즉, 제1 게이트 유전막(120)은 제1 활성 패턴들(110)과 제1 게이트 전극(132, 134) 사이에 개재될 수 있다. 또한, 제1 게이트 유전막(120)은 제1 핀 패턴(110F)과 제1 게이트 전극(132, 134) 사이에 개재될 수도 있다. 제1 게이트 전극(132, 134)은 예를 들어, 리플레이스먼트(replacement) 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 전극(132, 134)은 일함수를 조절하는 제1 일함수 조절막(132) 및 제1 일함수 조절막(132)에 의해 형성된 공간을 채우는 제1 필링 도전막(134)을 포함할 수 있다. 제1 일함수 조절막(132) 및 제1 필링 도전막(134)은 각각의 제1 활성 패턴들(110) 상에 차례로 적층될 수 있다.
제1 일함수 조절막(132)은 제1 활성 패턴들(110)을 둘러쌀 수 있다. 또한, 제1 일함수 조절막(132)은 제1 활성 패턴들(110) 사이의 영역을 채울 수 있다. 예시적으로, 제1 일함수 조절막(132)은 제1 시트 패턴(111)과 제2 시트 패턴(112) 사이의 영역을 채울 수 있다. 제1 필링 도전막(134)은 제1 일함수 조절막(132) 상에 적층될 수 있다. 제1 필링 도전막(134)은 제1 일함수 조절막(132)이 형성되고 남은 제1 게이트 전극(132, 134)의 영역을 채울 수 있다. 제1 일함수 조절막(132)이 제1 활성 패턴들(110) 사이의 영역을 채움에 따라, 제1 필링 도전막(134)은 제1 활성 패턴들(110) 사이에 개재되지 않을 수 있다.
제2 게이트 전극(232, 234)은 제2 게이트 유전막(220) 상에 적층될 수 있다. 즉, 제2 게이트 유전막(220)은 제2 활성 패턴들(210)과 제2 게이트 전극(232, 234) 사이에 개재될 수 있다. 또한, 제2 게이트 유전막(220)은 제2 핀 패턴(210F)과 제2 게이트 전극(232, 234) 사이에 개재될 수도 있다. 제2 게이트 전극(232, 234)은 예를 들어, 리플레이스먼트(replacement) 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 게이트 전극(232, 234)은 일함수를 조절하는 제2 일함수 조절막(232) 및 제2 일함수 조절막(232)에 의해 형성된 공간을 채우는 제2 필링 도전막(234)을 포함할 수 있다. 제2 일함수 조절막(232) 및 제2 필링 도전막(234)은 각각의 제2 활성 패턴들(210) 상에 차례로 적층될 수 있다.
제2 일함수 조절막(232)은 제2 활성 패턴들(210)을 둘러쌀 수 있다. 또한, 제2 일함수 조절막(232)은 제2 활성 패턴들(210) 사이의 영역을 채울 수 있다. 예시적으로, 제2 일함수 조절막(232)은 제5 시트 패턴(211)과 제6 시트 패턴(212) 사이의 영역을 채울 수 있다. 제2 필링 도전막(234)은 제2 일함수 조절막(232) 상에 적층될 수 있다. 제2 필링 도전막(234)은 제2 일함수 조절막(232)이 형성되고 남은 제2 게이트 전극(232, 234)의 영역을 채울 수 있다. 제2 일함수 조절막(232)이 제2 활성 패턴들(210) 사이의 영역을 채움에 따라, 제2 필링 도전막(234)은 제2 활성 패턴들(210) 사이에 개재되지 않을 수 있다.
제1 일함수 조절막(132) 및 제2 일함수 조절막(232)은 각각 예를 들어, TiN, TaN, TiC, TaC, TiON, TiAlC, TiAlN 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 필링 도전막(134) 및 제2 필링 도전막(234)은 각각 예를 들어, W 또는 Al을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 일함수 조절막(132) 및 제2 일함수 조절막(232)은 동일 레벨에서 형성될 수 있다. 예를 들어, 제1 일함수 조절막(132) 및 제2 일함수 조절막(232)은 서로 동일한 물질을 포함할 수 있고, 서로 동일한 물질 구성으로 이루어질 수 있다.
몇몇 실시예에서, 제1 필링 도전막(134) 및 제2 필링 도전막(234)은 동일 레벨에서 형성될 수 있다. 예를 들어, 제1 필링 도전막(134) 및 제2 필링 도전막(234)은 서로 동일한 물질을 포함할 수 있고, 서로 동일한 물질 구성으로 이루어질 수 있다.
제2 활성 패턴들(210)이 제1 활성 패턴들(110) 대비 축소된 형태를 가짐에 따라, 제2 활성 패턴들(210) 사이의 영역을 채우는 제2 일함수 조절막(232)의 두께는 제1 활성 패턴들(110) 사이의 영역을 채우는 제1 일함수 조절막(132)의 두께보다 클 수 있다. 예시적으로, 제5 시트 패턴(211)과 제6 시트 패턴(212) 사이를 채우는 제2 일함수 조절막(232)의 두께(T21)는 제1 시트 패턴(111)과 제2 시트 패턴(112) 사이를 채우는 제1 일함수 조절막(132)의 두께(T11)보다 클 수 있다.
몇몇 실시예에서, 제1 활성 패턴들(110) 상에 적층되는 제1 일함수 조절막(132)의 두께(T12)는, 제1 활성 패턴들(110) 사이의 영역을 채우는 제1 일함수 조절막(132)의 두께의 절반(예컨대, T11/2) 이상일 수 있다. 이에 따라, 제1 활성 패턴들(110) 상에 컨포멀하게 형성되는 제1 일함수 조절막(132)은 제1 활성 패턴들(110) 사이의 영역을 완전히 채울 수 있다.
몇몇 실시예에서, 제2 활성 패턴들(210) 상에 적층되는 제2 일함수 조절막(232)의 두께(T22)는, 제2 활성 패턴들(210) 사이의 영역을 채우는 제2 일함수 조절막(232)의 두께의 절반(예컨대, T21/2) 이상일 수 있다. 이에 따라, 제2 활성 패턴들(210) 상에 컨포멀하게 형성되는 제2 일함수 조절막(232)은 제2 활성 패턴들(210) 사이의 영역을 완전히 채울 수 있다.
몇몇 실시예에서, 제2 활성 패턴들(210) 상에 적층되는 제2 일함수 조절막(232)의 두께(T22)는 제1 활성 패턴들(110) 상에 적층되는 제1 일함수 조절막(132)의 두께(T12)와 동일할 수 있다. 예를 들어, 제1 일함수 조절막(132) 및 제2 일함수 조절막(232)은 동일 레벨에서 형성될 수 있다.
제1 게이트 스페이서(140)는 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제1 게이트 전극(132, 134)의 측면을 따라 연장될 수 있다. 몇몇 실시예에서, 제1 게이트 유전막(120)은 제1 게이트 전극(132, 134)과 제1 게이트 스페이서(140) 사이에 개재될 수 있다. 예를 들어, 제1 게이트 유전막(120)은 제1 게이트 스페이서(140)의 내측면의 적어도 일부 따라 더 연장될 수 있다. 이러한 제1 게이트 유전막(120)은 리플레이스먼트 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 게이트 스페이서(240)는 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 제2 게이트 스페이서(240)는 제2 게이트 전극(232, 234)의 측면을 따라 연장될 수 있다. 몇몇 실시예에서, 제2 게이트 유전막(220)은 제2 게이트 전극(232, 234)과 제2 게이트 스페이서(240) 사이에 개재될 수 있다. 예를 들어, 제2 게이트 유전막(220)은 제2 게이트 스페이서(240)의 내측면의 적어도 일부 따라 더 연장될 수 있다. 이러한 제2 게이트 유전막(220)은 리플레이스먼트 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)는 각각 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 캡핑 패턴(150)은 제1 게이트 전극(132, 134) 상에 형성될 수 있다. 제1 게이트 캡핑 패턴(150)은 제1 게이트 전극(132, 134)의 상면을 따라 연장될 수 있다. 제1 게이트 스페이서(140)의 상면은 제1 게이트 캡핑 패턴(150)의 상면과 공면 상에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 게이트 캡핑 패턴(150)은 제1 게이트 스페이서(140)의 상면을 덮도록 형성될 수도 있다.
제2 게이트 캡핑 패턴(250)은 제2 게이트 전극(232, 234) 상에 형성될 수 있다. 제2 게이트 캡핑 패턴(250)은 제2 게이트 전극(232, 234)의 상면을 따라 연장될 수 있다. 제2 게이트 스페이서(240)의 상면은 제2 게이트 캡핑 패턴(250)의 상면과 공면 상에 배치되는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제2 게이트 캡핑 패턴(250)은 제2 게이트 스페이서(240)의 상면을 덮도록 형성될 수도 있다.
제1 게이트 캡핑 패턴(150) 및 제2 게이트 캡핑 패턴(250)은 각각 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 소오스/드레인 영역(160)은 기판(100)의 상면 및 제1 게이트 구조체(G1)의 적어도 일 측면(예컨대, 양 측면) 상에 형성될 수 있다. 제1 소오스/드레인 영역(160)은 제1 활성 패턴들(110)과 접속될 수 있다. 예를 들어, 제1 내지 제4 시트 패턴(111~114)은 각각 제1 게이트 구조체(G1)를 관통하여 제1 소오스/드레인 영역(160)과 접속될 수 있다. 제1 소오스/드레인 영역(160)은 제1 게이트 유전막(120) 및/또는 제1 게이트 스페이서(140)에 의해 제1 게이트 전극(132, 134)으로부터 분리될 수 있다.
몇몇 실시예에서, 제1 활성 패턴들(110) 사이의 제1 게이트 전극(132, 134)의 측면 상에 제1 내부 스페이서(145)가 형성될 수 있다. 또한, 제1 내부 스페이서(145)는 제1 핀 패턴(110F)과 제1 활성 패턴들(110) 사이(예컨대, 제1 핀 패턴(110F)과 제1 시트 패턴(111) 사이)에도 형성될 수 있다. 제1 활성 패턴들(110) 사이의 제1 게이트 전극(132, 134)은 제1 게이트 유전막(120) 및/또는 제1 내부 스페이서(145)에 의해 제1 소오스/드레인 영역(160)으로부터 분리될 수 있다. 제1 내부 스페이서(145)의 두께는 제1 게이트 스페이서(140)의 두께와 동일한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 몇몇 실시예에서, 제1 내부 스페이서(145)는 생략될 수도 있다.
제2 소오스/드레인 영역(260)은 기판(100)의 상면 및 제2 게이트 구조체(G2)의 적어도 일 측면(예컨대, 양 측면) 상에 형성될 수 있다. 제2 소오스/드레인 영역(260)은 제2 활성 패턴들(210)과 접속될 수 있다. 예를 들어, 제5 내지 제8 시트 패턴(211~214)은 각각 제2 게이트 구조체(G2)를 관통하여 제2 소오스/드레인 영역(260)과 접속될 수 있다. 제2 소오스/드레인 영역(260)은 제2 게이트 유전막(220) 및/또는 제2 게이트 스페이서(240)에 의해 제2 게이트 전극(232, 234)으로부터 분리될 수 있다.
몇몇 실시예에서, 제2 활성 패턴들(210) 사이의 제2 게이트 전극(232, 234)의 측면 상에 제2 내부 스페이서(245)가 형성될 수 있다. 또한, 제2 내부 스페이서(245)는 제2 핀 패턴(210F)과 제2 활성 패턴들(210) 사이(예컨대, 제2 핀 패턴(210F)과 제5 시트 패턴(211) 사이)에도 형성될 수 있다. 제2 활성 패턴들(210) 사이의 제2 게이트 전극(232, 234)은 제2 게이트 유전막(220) 및/또는 제2 내부 스페이서(245)에 의해 제2 소오스/드레인 영역(260)으로부터 분리될 수 있다. 제2 내부 스페이서(245)의 두께는 제2 게이트 스페이서(240)의 두께와 동일한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 몇몇 실시예에서, 제2 내부 스페이서(245)는 생략될 수도 있다.
제1 소오스/드레인 영역(160) 및 제2 소오스/드레인 영역(260)은 각각 에피택셜층(epitaxial layer)을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 영역(160) 및 제2 소오스/드레인 영역(260)은 각각 에피택셜 성장(epitaxial growth) 방법에 의해 형성될 수 있다. 도 1에서, 제1 소오스/드레인 영역(160)의 단면 및 제2 소오스/드레인 영역(260)의 단면은 각각 오각형 모양인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 에피택셜 성장 조건에 따라, 제1 소오스/드레인 영역(160)의 단면 및 제2 소오스/드레인 영역(260)의 단면은 각각 육각형 모양, 다이아몬드 모양 등 다양할 수 있음은 물론이다.
제1 영역(I) 및/또는 제2 영역(II)에 형성되는 트랜지스터가 n형(예컨대, NFET)인 경우에, 제1 소오스/드레인 영역(160) 및/또는 제2 소오스/드레인 영역(260)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 영역(160) 및/또는 제2 소오스/드레인 영역(260)은 P, Sb, As 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 영역(I) 및/또는 제2 영역(II)에 형성되는 트랜지스터가 n형(예컨대, NFET)인 경우에, 제1 소오스/드레인 영역(160) 및/또는 제2 소오스/드레인 영역(260)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 활성 패턴들(110) 및/또는 제2 활성 패턴들(210)이 실리콘 패턴인 경우에, 제1 소오스/드레인 영역(160) 및/또는 제2 소오스/드레인 영역(260)은 실리콘(Si)에 비해 격자 상수가 작은 물질(예컨대, 실리콘 카바이드(SiC))을 포함할 수 있다. 상기 인장 스트레스 물질은 제1 활성 패턴들(110) 및/또는 제2 활성 패턴들(210)에 인장 스트레스를 가하여 채널 영역의 캐리어 이동도(carrier mobility)를 향상시킬 수 있다.
제1 영역(I) 및/또는 제2 영역(II)에 형성되는 트랜지스터가 p형(예컨대, PFET)인 경우에, 제1 소오스/드레인 영역(160) 및/또는 제2 소오스/드레인 영역(260)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 영역(160) 및/또는 제2 소오스/드레인 영역(260)은 B, C, In, Ga, Al 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 영역(I) 및/또는 제2 영역(II)에 형성되는 트랜지스터가 p형(예컨대, PFET)인 경우에, 제1 소오스/드레인 영역(160) 및/또는 제2 소오스/드레인 영역(260)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 활성 패턴들(110) 및/또는 제2 활성 패턴들(210)이 실리콘 패턴인 경우에, 제1 소오스/드레인 영역(160) 및/또는 제2 소오스/드레인 영역(260)은 실리콘(Si)에 비해 격자 상수가 큰 물질(예컨대, 실리콘 게르마늄(SiGe))을 포함할 수 있다. 상기 압축 스트레스 물질은 제1 활성 패턴들(110) 및/또는 제2 활성 패턴들(210)에 압축 스트레스를 가하여 채널 영역의 캐리어 이동도(carrier mobility)를 향상시킬 수 있다.
층간 절연막(190)은 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 층간 절연막(190)은 제1 게이트 스페이서(140)의 외측면 상의 공간 및 제2 게이트 스페이서(240)의 외측면 상의 공간을 채우도록 형성될 수 있다. 예를 들어, 층간 절연막(190)은 필드 절연막(105), 제1 소오스/드레인 영역(160) 및 제2 소오스/드레인 영역(260)을 덮을 수 있다. 층간 절연막(190)은 제1 게이트 구조체(G1)의 상면 및 제2 게이트 구조체(G2)의 상면을 노출시키는 것만이 도시되었으나 이는 예시적인 것일 뿐이다. 다른 예로, 층간 절연막(190)은 제1 게이트 구조체(G1)의 상면 및 제2 게이트 구조체(G2)의 상면을 덮을 수도 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물, 실리콘 질화붕소, 실리콘 탄질화붕소, 실리콘 산탄질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 반도체 장치는 제1 일함수 조절막(132) 및 제2 일함수 조절막(232)을 이용하여 멀티 게이트 트랜지스터에서 다중 문턱 전압을 구현할 수 있다. 구체적으로, 상술한 것처럼, 제2 활성 패턴들(210)이 제1 활성 패턴들(110) 대비 축소된 형태를 가짐에 따라, 제2 활성 패턴들(210) 사이의 영역을 채우는 제2 일함수 조절막(232)의 두께(예컨대, T21)는 제1 활성 패턴들(110) 사이의 영역을 채우는 제1 일함수 조절막(132)의 두께(예컨대, T11)보다 클 수 있다. 이에 따라, 제1 활성 패턴들(110) 상의 제1 일함수 조절막(132) 및 제2 활성 패턴들(210) 상의 제2 일함수 조절막(232)은 서로 다른 유효 일함수(Effective Work Function; EWF)를 가질 수 있다.
도 4 및 도 5는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 4는 도 1의 A1-A1 및 A2-A2를 따라 절단한 다른 단면도들이고, 도 5는 도 1의 B1-B1 및 B2-B2를 따라 절단한 다른 단면도들이다.
도 4 및 도 5를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 일함수 조절막(132) 및 제2 일함수 조절막(232)은 각각 다중막으로 형성된다.
예를 들어, 제1 일함수 조절막(132)은 제1 활성 패턴들(110) 상에 차례로 적층되는 제1 서브 일함수 조절막(132a) 및 제2 서브 일함수 조절막(132b)을 포함할 수 있다. 또한, 예를 들어, 제2 일함수 조절막(232)은 제2 활성 패턴들(210) 상에 차례로 적층되는 제3 서브 일함수 조절막(232a) 및 제4 서브 일함수 조절막(232b)을 포함할 수 있다.
제1 서브 일함수 조절막(132a) 및 제2 서브 일함수 조절막(132b)은 각각 제1 게이트 전극(132, 134)의 일함수를 조절할 수 있는 일함수 조절막, 예를 들어, TiN, TaN, TiC, TaC, TiON, TiAlC, TiAlN 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제3 서브 일함수 조절막(232a) 및 제4 서브 일함수 조절막(232b)은 각각 제2 게이트 전극(232, 234)의 일함수를 조절할 수 있는 일함수 조절막, 예를 들어, TiN, TaN, TiC, TaC, TiON, TiAlC, TiAlN 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 서브 일함수 조절막(132a) 및 제3 서브 일함수 조절막(232a)은 동일 레벨에서 형성될 수 있고, 제2 서브 일함수 조절막(132b) 및 제4 서브 일함수 조절막(232b)은 동일 레벨에서 형성될 수 있다.
몇몇 실시예에서, 제1 서브 일함수 조절막(132a)은 각각의 제1 활성 패턴들(110)의 둘레를 따라 컨포멀하게 연장될 수 있고, 제2 서브 일함수 조절막(132b)은 제1 활성 패턴들(110) 사이의 영역을 채울 수 있다. 또한, 제3 서브 일함수 조절막(232a)은 각각의 제2 활성 패턴들(210)의 둘레를 따라 컨포멀하게 연장될 수 있고, 제4 서브 일함수 조절막(232b)은 제2 활성 패턴들(210) 사이의 영역을 채울 수 있다.
제2 활성 패턴들(210)이 제1 활성 패턴들(110) 대비 축소된 형태를 가짐에 따라, 제2 활성 패턴들(210) 사이의 영역을 채우는 제4 서브 일함수 조절막(232b)의 두께는 제1 활성 패턴들(110) 사이의 영역을 채우는 제2 서브 일함수 조절막(132b)의 두께보다 클 수 있다.
몇몇 실시예에서, 제1 영역(I) 및 제2 영역(II)은 모두 NFET 영역일 수 있다. 예를 들어, 제1 일함수 조절막(132) 및 제2 일함수 조절막(232)은 각각 n형 일함수 조절막을 포함할 수 있다. 일례로, 제1 서브 일함수 조절막(132a) 및 제3 서브 일함수 조절막(232a)은 각각 TiN막을 포함할 수 있고, 제2 서브 일함수 조절막(132b) 및 제4 서브 일함수 조절막(232b)은 각각 TiAlC막을 포함할 수 있다.
도 6 및 도 7은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 6은 도 1의 A1-A1 및 A2-A2를 따라 절단한 다른 단면도들이고, 도 7은 도 1의 B1-B1 및 B2-B2를 따라 절단한 다른 단면도들이다.
도 6 및 도 7을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 영역(I)은 NFET 영역이고 제2 영역(II)은 PFET 영역이다.
예를 들어, 제1 일함수 조절막(132)은 n형 일함수 조절막을 포함할 수 있고, 제2 일함수 조절막(232)은 p형 일함수 조절막을 포함할 수 있다. 몇몇 실시예에서, 제1 일함수 조절막(132)은 다중막(예컨대, 제1 서브 일함수 조절막(132a) 및 제2 일함수 조절막(232))으로 형성될 수 있다. 일례로, 제1 서브 일함수 조절막(132a)은 TiN막을 포함할 수 있고, 제2 서브 일함수 조절막(132b)은 TiAlC막을 포함할 수 있다. 몇몇 실시예에서, 제2 일함수 조절막(232)은 단일막으로 형성될 수 있다. 일례로, 제2 일함수 조절막(232)은 TiN막 또는 TiAlN막을 포함할 수 있다.
몇몇 실시예에서, 제1 활성 패턴들(110) 사이의 제1 게이트 전극(132, 134)의 측면 상에 제1 내부 스페이서(145)가 형성될 수 있다. 제1 활성 패턴들(110) 사이의 제1 게이트 전극(132, 134)은 제1 게이트 유전막(120) 및/또는 제1 내부 스페이서(145)에 의해 제1 소오스/드레인 영역(160)으로부터 분리될 수 있다.
몇몇 실시예에서, 제2 활성 패턴들(210) 사이의 제2 게이트 전극(232, 234)의 측면 상에 내부 스페이서(예컨대, 도 3의 제2 내부 스페이서(245))가 형성되지 않을 수 있다. 제2 활성 패턴들(210) 사이의 제2 게이트 전극(232, 234)은 제2 게이트 유전막(220)에 의해 제2 소오스/드레인 영역(260)으로부터 분리될 수 있다.
도 8 및 도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 8은 도 1의 A1-A1 및 A2-A2를 따라 절단한 다른 단면도들이고, 도 9는 도 1의 B1-B1 및 B2-B2를 따라 절단한 다른 단면도들이다.
도 8 및 도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제2 게이트 유전막(220)은 제1 게이트 유전막(120) 대비 두껍게 형성된다.
구체적으로, 각각의 제2 활성 패턴들(210) 상에 적층되는 제2 게이트 유전막(220)의 두께(T32)는 각각의 제1 활성 패턴들(110) 상에 적층되는 제1 게이트 유전막(120)의 두께(T31)보다 클 수 있다. 제2 활성 패턴들(210)이 제1 활성 패턴들(110) 대비 축소된 형태를 가짐에 따라, 제2 활성 패턴들(210) 사이에는 제1 활성 패턴들(110) 사이 대비 더 넓은 공간이 제공될 수 있다. 이에 따라, 제2 게이트 유전막(220)은 제1 게이트 유전막(120) 대비 두껍게 형성될 수 있다.
몇몇 실시예에서, 제2 영역(II)은 제1 영역(I)에 비해 고전압으로 구동되는 영역일 수 있다. 일례로, 제1 영역(I)은 SGFET(single gate FET) 영역일 수 있고, 제2 영역(II)은 EGFET(extra gate FET) 영역일 수 있다. 또는, 제1 영역(I)은 로직(logic) 영역 또는 SRAM(static RAM) 영역일 수 있고, 제2 영역(II)은 입출력(input/output; I/O) 영역일 수 있다.
도 10은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도들이다. 도 11은 도 10의 C1-C1 및 C2-C2를 따라 절단한 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10 및 도 11을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 소오스/드레인 컨택(180) 및 제2 소오스/드레인 컨택(280)을 더 포함한다.
제1 소오스/드레인 컨택(180)은 제1 소오스/드레인 영역(160)과 접속될 수 있다. 예를 들어, 제1 소오스/드레인 컨택(180)은 기판(100)의 상면과 교차하는 제1 수직 방향(Z1)으로 연장되어 층간 절연막(190)을 관통할 수 있고, 제1 소오스/드레인 영역(160)과 접촉할 수 있다.
제2 소오스/드레인 컨택(280)은 제2 소오스/드레인 영역(260)과 접속될 수 있다. 예를 들어, 제2 소오스/드레인 컨택(280)은 기판(100)의 상면과 교차하는 제2 수직 방향(Z2)으로 연장되어 층간 절연막(190)을 관통할 수 있고, 제2 소오스/드레인 영역(260)과 접촉할 수 있다.
제1 소오스/드레인 컨택(180) 및 제2 소오스/드레인 컨택(280)은 각각 단일막인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 소오스/드레인 컨택(180) 및/또는 제2 소오스/드레인 컨택(280)은 각각 제1 소오스/드레인 영역(160) 및/또는 제2 소오스/드레인 영역(260)과 접촉하는 실리사이드막과, 상기 실리사이드막 상에 형성되어 층간 절연막(190)을 관통하는 관통 도전막을 포함할 수도 있다. 상기 실리사이드막은 예를 들어, 백금(Pt), 니켈(Ni) 또는 코발트(Co) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 관통 도전막은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 알루미늄(Al) 또는 구리(Cu) 등을 포함할 수 있 으나, 이에 제한되는 것은 아니다.
이하에서, 도 1 내지 도 26을 참조하여, 예시적인 실시예들에 따른 반도체 장치를 설명한다.
도 12 내지 도 26은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 11을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12를 참조하면, 기판(100)의 제1 영역(I) 상에 복수의 시트 패턴들(예컨대, 제1 내지 제4 시트 패턴(111~114)) 및 복수의 제1 희생 패턴들(310)을 형성하고, 기판(100)의 제2 영역(II) 상에 복수의 시트 패턴들(예컨대, 제5 내지 제8 시트 패턴(211~214)) 및 복수의 제2 희생 패턴들(410)을 형성한다.
예를 들어, 기판(100)의 제1 영역(I) 및 제2 영역(II) 상에 교대로 적층되는 제1 물질막 및 제2 물질막이 형성될 수 있다. 이어서, 제1 영역(I) 상의 상기 제1 물질막 및 상기 제2 물질막 상에 제1 방향(X1)으로 연장되는 제1 마스크 패턴(300)이 형성될 수 있다. 또한, 제2 영역(II) 상의 상기 제1 물질막 및 상기 제2 물질막 상에 제3 방향(X2)으로 연장되는 제2 마스크 패턴(400)이 형성될 수 있다. 이어서, 제1 마스크 패턴(300) 및 제2 마스크 패턴(400)을 식각 마스크로 이용하여 상기 제1 물질막 및 상기 제2 물질막을 패터닝하는 패터닝 공정이 수행될 수 있다.
제1 영역(I)에서 패터닝된 상기 제1 물질막은 복수의 제1 희생 패턴들(310)을 형성할 수 있고, 제1 영역(I)에서 패터닝된 상기 제2 물질막은 제1 희생 패턴들(310)과 교대로 적층되는 시트 패턴들(예컨대, 제1 내지 제4 시트 패턴(111~114))을 형성할 수 있다. 또한, 제2 영역(II)에서 패터닝된 상기 제1 물질막은 복수의 제2 희생 패턴들(410)을 형성할 수 있고, 제2 영역(II)에서 패터닝된 상기 제2 물질막은 제2 희생 패턴들(410)과 교대로 적층되는 시트 패턴들(예컨대, 제5 내지 제8 시트 패턴(211~214))을 형성할 수 있다.
시트 패턴들(111~114, 211~214)과 희생 패턴들(310, 410)은 서로 다른 식각 선택비를 가질 수 있다. 일례로, 제1 내지 제8 시트 패턴(111~114, 211~214)은 각각 실리콘(Si)을 포함할 수 있고, 제1 희생 패턴들(310) 및 제2 희생 패턴들(410)은 각각 실리콘 게르마늄(SiGe)을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 물질막 및 상기 제2 물질막을 패터닝하는 과정에서, 기판(100)의 일부가 식각되어 제1 핀 패턴(110F) 및 제2 핀 패턴(210F)이 형성될 수 있다. 이어서, 기판(100) 상에 필드 절연막(105)이 형성될 수 있다. 필드 절연막(105)은 제1 핀 패턴(110F)의 측면의 적어도 일부 및 제2 핀 패턴(210F)의 측면의 적어도 일부를 덮을 수 있다.
도 13을 참조하면, 기판(100)의 제1 영역(I) 상에 제1 더미 게이트 구조체(320, 330) 및 제1 게이트 스페이서(140)를 형성하고, 기판(100)의 제2 영역(II) 상에 제2 더미 게이트 구조체(420, 430) 및 제2 게이트 스페이서(240)를 형성한다.
제1 더미 게이트 구조체(320, 330)는 기판(100)의 제1 영역(I) 및 필드 절연막(105) 상에 형성될 수 있다. 제1 더미 게이트 구조체(320, 330)는 제1 내지 제4 시트 패턴(111~114) 및 제1 희생 패턴들(310)과 교차할 수 있다. 예를 들어, 제1 더미 게이트 구조체(320, 330)는 제2 방향(Y1)으로 연장될 수 있다. 제1 내지 제4 시트 패턴(111~114) 및 제1 희생 패턴들(310)은 각각 제1 방향(X1)으로 연장되어 제1 더미 게이트 구조체(320, 330)를 관통할 수 있다.
제2 더미 게이트 구조체(420, 430)는 기판(100)의 제2 영역(II) 및 필드 절연막(105) 상에 형성될 수 있다. 제2 더미 게이트 구조체(420, 430)는 제5 내지 제8 시트 패턴(211~214) 및 제2 희생 패턴들(410)과 교차할 수 있다. 예를 들어, 제2 더미 게이트 구조체(420, 430)는 제4 방향(Y2)으로 연장될 수 있다. 제5 내지 제8 시트 패턴(211~214) 및 제2 희생 패턴들(410)은 각각 제4 방향(Y2)으로 연장되어 제2 더미 게이트 구조체(420, 430)를 관통할 수 있다.
몇몇 실시예에서, 제1 더미 게이트 구조체(320, 330)는 기판(100) 및 필드 절연막(105) 상에 차례로 적층되는 제1 더미 게이트 유전막(320) 및 제1 더미 게이트 전극(330)을 포함할 수 있고, 제2 더미 게이트 구조체(420, 430)는 기판(100) 및 필드 절연막(105) 상에 차례로 적층되는 제2 더미 게이트 유전막(420) 및 제2 더미 게이트 전극(430)을 포함할 수 있다. 예를 들어, 기판(100) 및 필드 절연막(105) 상에 차례로 적층되는 유전막 및 전극막이 형성될 수 있다. 이어서, 제1 영역(I) 상의 상기 전극막 상에 제2 방향(Y1)으로 연장되는 제3 마스크 패턴(350)이 형성될 수 있다. 또한, 제2 영역(II) 상의 상기 전극막 상에 제4 방향(Y2)으로 연장되는 제4 마스크 패턴(450)이 형성될 수 있다. 이어서, 제3 마스크 패턴(350) 및 제4 마스크 패턴(450)을 식각 마스크로 이용하여 상기 유전막 및 상기 전극막을 패터닝하는 패터닝 공정이 수행될 수 있다.
제1 영역(I)에서 패터닝된 상기 유전막은 제1 더미 게이트 유전막(320)을 형성할 수 있고, 제1 영역(I)에서 패터닝된 상기 전극막은 제1 더미 게이트 전극(330)을 형성할 수 있다. 또한, 제2 영역(II)에서 패터닝된 상기 유전막은 제2 더미 게이트 유전막(420)을 형성할 수 있고, 제2 영역(II)에서 패터닝된 상기 전극막은 제2 더미 게이트 전극(430)을 형성할 수 있다.
제1 더미 게이트 구조체(320, 330) 및 제2 더미 게이트 구조체(420, 430)는 시트 패턴들(111~114, 211~214) 및 희생 패턴들(310, 410)과 다른 식각 선택비를 가질 수 있다. 일례로, 제1 더미 게이트 전극(330) 및 제2 더미 게이트 전극(430)은 각각 폴리 실리콘(poly Si)을 포함할 수 있다.
제1 게이트 스페이서(140)는 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제1 더미 게이트 구조체(320, 330)의 측면을 따라 연장될 수 있다. 제2 게이트 스페이서(240)는 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 제2 게이트 스페이서(240)는 제2 더미 게이트 구조체(420, 430)의 측면을 따라 연장될 수 있다.
도 14를 참조하면, 시트 패턴들(111~114, 211~214) 및 희생 패턴들(310, 410)에 대한 제1 리세스 공정을 수행한다.
상기 제1 리세스 공정이 수행됨에 따라, 제1 더미 게이트 구조체(320, 330)의 외측에 배치되는 제1 내지 제4 시트 패턴(111~114)의 일부 및 제1 희생 패턴들(310)의 일부가 제거되어 제1 리세스(110r)가 형성될 수 있다. 또한, 제1 내지 제4 시트 패턴(111~114)을 포함하는 제1 활성 패턴들(110)이 형성될 수 있다. 제1 리세스(110r)가 형성되는 과정에서 제1 핀 패턴(110F)의 상부는 제거될 수도 있다.
또한, 상기 제1 리세스 공정이 수행됨에 따라, 제2 더미 게이트 구조체(420, 430)의 외측에 배치되는 제5 내지 제8 시트 패턴(211~214)의 일부 및 제2 희생 패턴들(410)의 일부가 제거되어 제2 리세스(210r)가 형성될 수 있다. 또한, 제5 내지 제8 시트 패턴(211~214)을 포함하는 제2 활성 패턴들(210)이 형성될 수 있다. 제2 리세스(210r)가 형성되는 과정에서 제2 핀 패턴(210F)의 상부는 제거될 수도 있다.
도 15를 참조하면, 제1 리세스(110r)에 의해 노출되는 제1 희생 패턴들(310) 및/또는 제2 리세스(210r)에 의해 노출되는 제2 희생 패턴들(410)에 대한 제2 리세스 공정을 수행한다.
상기 제2 리세스 공정이 수행됨에 따라, 제1 리세스(110r)에 의해 노출되는 제1 희생 패턴들(310)의 측면이 리세스되어 제3 리세스(310r)가 형성될 수 있다. 제3 리세스(310r)가 형성됨에 따라, 제1 활성 패턴들(110)은 제1 방향(X1)에서 제1 희생 패턴들(310)보다 돌출될 수 있다.
또한, 상기 제2 리세스 공정이 수행됨에 따라, 제2 리세스(210r)에 의해 노출되는 제2 희생 패턴들(410)의 측면이 리세스되어 제4 리세스(410r)가 형성될 수 있다. 제4 리세스(410r)가 형성됨에 따라, 제2 활성 패턴들(210)은 제3 방향(X2)에서 제2 희생 패턴들(410)보다 돌출될 수 있다.
다른 몇몇 실시예에서, 제3 리세스(310r) 및/또는 제4 리세스(410r)를 형성하는 것은 생략될 수도 있다.
도 16을 참조하면, 제1 내부 스페이서(145) 및/또는 제2 내부 스페이서(245)를 형성한다.
제1 내부 스페이서(145)는 도 15의 제3 리세스(310r)를 채우도록 형성될 수 있다. 또한, 제2 내부 스페이서(245)는 도 15의 제4 리세스(410r)를 채우도록 형성될 수 있다. 예를 들어, 도 15의 결과물의 표면을 따라 컨포멀하게 연장되는 스페이서막이 형성될 수 있다. 이어서, 상기 스페이서막에 대한 리세스 공정이 수행될 수 있다. 이를 통해, 제1 활성 패턴들(110) 사이에 제1 내부 스페이서(145)가 형성될 수 있다. 또한, 제2 활성 패턴들(210) 사이에 제2 내부 스페이서(245)가 형성될 수 있다.
도 17을 참조하면, 제1 더미 게이트 구조체(320, 330)의 측면 상에 제1 소오스/드레인 영역(160)을 형성하고, 제2 더미 게이트 구조체(420, 430)의 측면 상에 제2 소오스/드레인 영역(260)을 형성한다.
제1 소오스/드레인 영역(160)은 도 16의 제1 리세스(110r)를 채울 수 있다. 예를 들어, 제1 소오스/드레인 영역(160)은 제1 핀 패턴(110F) 및 제1 활성 패턴들(110)을 시드층(seed layer)으로 이용하는 에피택셜 성장(epitaxial growth) 방법에 의해 형성될 수 있다. 이를 통해, 각각의 제1 활성 패턴들(110)과 접속되는 제1 소오스/드레인 영역(160)이 형성될 수 있다.
제2 소오스/드레인 영역(260)은 도 16의 제2 리세스(210r)를 채울 수 있다. 예를 들어, 제2 소오스/드레인 영역(260)은 제2 핀 패턴(210F) 및 제2 활성 패턴들(210)을 시드층(seed layer)으로 이용하는 에피택셜 성장(epitaxial growth) 방법에 의해 형성될 수 있다. 이를 통해, 각각의 제2 활성 패턴들(210)과 접속되는 제1 소오스/드레인 영역(160)이 형성될 수 있다.
제1 소오스/드레인 영역(160) 및 제2 소오스/드레인 영역(260)은 서로 동일한 레벨에서(동시에) 형성될 수도 있고, 서로 다른 레벨에서 형성될 수도 있다.
도 18을 참조하면, 제1 더미 게이트 구조체(320, 330) 및 제2 더미 게이트 구조체(420, 430)를 제거한다.
예를 들어, 기판(100) 및 필드 절연막(105) 상에 필드 절연막(105)이 형성될 수 있다. 층간 절연막(190)은 제1 게이트 스페이서(140)의 외측면 상의 공간 및 제2 게이트 스페이서(240)의 외측면 상의 공간을 채우도록 형성될 수 있다. 이어서, 제1 더미 게이트 구조체(320, 330) 및 제2 더미 게이트 구조체(420, 430)를 노출시키는 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다. 이어서, 층간 절연막(190), 제1 게이트 스페이서(140) 및 제2 게이트 스페이서(240)에 의해 노출되는 제1 더미 게이트 구조체(320, 330) 및 제2 더미 게이트 구조체(420, 430)가 제거될 수 있다.
상술한 것처럼, 제1 더미 게이트 구조체(320, 330) 및 제2 더미 게이트 구조체(420, 430)는 시트 패턴들(111~114, 211~214) 및 희생 패턴들(310, 410)과 다른 식각 선택비를 가질 수 있으므로, 제1 더미 게이트 구조체(320, 330) 및 제2 더미 게이트 구조체(420, 430)는 선택적으로 제거될 수 있다. 제1 더미 게이트 구조체(320, 330)가 제거됨에 따라, 제1 게이트 스페이서(140)의 내측에 배치되는 제1 활성 패턴들(110) 및 제1 희생 패턴들(310)이 노출될 수 있다. 또한, 제2 더미 게이트 구조체(420, 430)가 제거됨에 따라, 제2 게이트 스페이서(240)의 내측에 배치되는 제2 활성 패턴들(210) 및 제2 희생 패턴들(410)이 노출될 수 있다.
도 19 및 도 20을 참조하면, 제1 희생 패턴들(310) 및 제2 희생 패턴들(410)을 제거한다. 참고적으로, 도 20은 도 19의 A1-A1 및 A2-A2를 따라 절단한 단면도들이다.
상술한 것처럼, 시트 패턴들(111~114, 211~214)과 희생 패턴들(310, 410)은 서로 다른 식각 선택비를 가질 수 있으므로, 제1 희생 패턴들(310) 및 제2 희생 패턴들(410)은 선택적으로 제거될 수 있다. 제1 희생 패턴들(310) 및 제2 희생 패턴들(410)이 제거됨에 따라, 기판(100)의 제1 영역(I) 상에 서로 이격되는 제1 활성 패턴들(110)이 형성될 수 있고, 기판(100)의 제2 영역(II) 상에 서로 이격되는 제2 활성 패턴들(210)이 형성될 수 있다.
도 21을 참조하면, 제1 활성 패턴들(110) 및 제2 활성 패턴들(210) 상에 예비 산화막(360)을 형성한다.
예비 산화막(360)은 제1 영역(I) 상에서 각각의 제1 활성 패턴들(110)의 둘레를 둘러쌀 수 있고, 제2 영역(II) 상에서 각각의 제2 활성 패턴들(210)의 둘레를 둘러쌀 수 있다. 예비 산화막(360)은 예를 들어, 실리콘 산화막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 예비 산화막(360)은 증착 공정에 의해 형성될 수 있다. 이러한 경우에, 예비 산화막(360)은 도 20의 결과물의 표면을 따라 컨포멀하게 연장될 수 있다. 예를 들어, 예비 산화막(360)은 필드 절연막(105)의 상면, 필드 절연막(105)으로부터 돌출되는 제1 핀 패턴(110F)의 표면 및 필드 절연막(105)으로부터 돌출되는 제2 핀 패턴(210F)의 표면을 따라 더 연장될 수 있다.
다른 몇몇 실시예에서, 예비 산화막(360)은 제1 활성 패턴들(110) 및 제2 활성 패턴들(210)에 대한 산화 공정에 의해 형성될 수도 있다. 예를 들어, 예비 산화막(360)은 필드 절연막(105)으로부터 돌출되는 제1 핀 패턴(110F)의 표면 및 필드 절연막(105)으로부터 돌출되는 제2 핀 패턴(210F)의 표면을 따라 더 연장될 수 있다.
도 22를 참조하면, 제2 영역(II) 상의 예비 산화막(360)을 제거한다.
예를 들어, 제1 영역(I)을 덮는 보호 마스크 패턴(370)이 형성될 수 있다. 이어서, 보호 마스크 패턴(370)을 식각 마스크로 이용하여 제2 영역(II) 상의 예비 산화막(360)을 제거하는 식각 공정이 수행될 수 있다. 상기 식각 공정은 습식 식각 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제2 영역(II) 상의 예비 산화막(360)이 제거된 후에, 보호 마스크 패턴(370)은 제거될 수 있다.
도 23을 참조하면, 제1 활성 패턴들(110) 및 제2 활성 패턴들(210)에 대한 산화 공정을 수행한다.
상기 산화 공정이 수행됨에 따라, 각각의 제1 활성 패턴들(110)의 둘레를 둘러싸는 제1 산화막(362)이 형성될 수 있고, 각각의 제2 활성 패턴들(210)의 둘레를 둘러싸는 제2 산화막(364)이 형성될 수 있다. 제1 산화막(362)은 필드 절연막(105)으로부터 노출되는 제1 핀 패턴(110F)의 표면 상에 형성될 수도 있다. 또한, 제2 산화막(364)은 필드 절연막(105)으로부터 노출되는 제2 핀 패턴(210F)의 표면 상에 형성될 수도 있다.
상기 산화 공정이 수행됨에 따라, 제1 산화막(362)은 제1 활성 패턴들(110)의 산화물을 포함할 수 있고, 제2 산화막(364)은 제2 활성 패턴들(210)의 산화물을 포함할 수 있다. 일례로, 제1 활성 패턴들(110) 및 제2 활성 패턴들(210)이 각각 실리콘(Si)을 포함하는 경우에, 제1 산화막(362) 및 제2 산화막(364)은 각각 실리콘 산화막을 포함할 수 있다.
도 22에 관한 설명에서 상술한 것처럼, 상기 산화 공정이 수행되기 전에, 제1 활성 패턴들(110)은 예비 산화막(360)에 의해 보호되어 있을 수 있고, 제2 활성 패턴들(210)은 노출되어 있을 수 있다. 이에 따라, 상기 산화 공정에서, 노출되는 각각의 제2 활성 패턴들(210)의 표면 산화 속도는 예비 산화막(360)에 의해 보호되는 각각의 제1 활성 패턴들(110)의 표면 산화 속도보다 클 수 있다. 예를 들어, 도시된 것처럼, 상기 산화 공정에서 각각의 제2 활성 패턴들(210)이 소모되는 두께(T42)는 상기 산화 공정에서 각각의 제1 활성 패턴들(110)이 소모되는 두께(T41)보다 클 수 있다.
이를 통해, 제1 활성 패턴들(110) 대비 축소된 형태를 갖는 제2 활성 패턴들(210)이 형성될 수 있다. 예시적으로, 도시된 것처럼, 제5 시트 패턴(211)의 두께(H2)는 제1 시트 패턴(111)의 두께(H1)보다 작게 형성될 수 있고, 제5 시트 패턴(211)의 폭(W2)은 제1 시트 패턴(111)의 폭(W1)보다 작게 형성될 수 있다.
또한, 제2 활성 패턴들(210)이 제1 활성 패턴들(110) 대비 축소된 형태를 가짐에 따라, 제2 활성 패턴들(210)이 서로 이격되는 거리는 제1 활성 패턴들(110)이 서로 이격되는 거리보다 클 수 있다. 예시적으로, 제5 시트 패턴(211)과 제6 시트 패턴(212)이 이격되는 거리(D2)는 제1 시트 패턴(111)과 제2 시트 패턴(112)이 이격되는 거리(D1)보다 클 수 있다.
도 24를 참조하면, 제1 산화막(362) 및 제2 산화막(364)을 제거한다.
예를 들어, 제1 산화막(362) 및 제2 산화막(364)을 제거하는 식각 공정이 수행될 수 있다. 상기 식각 공정은 습식 식각 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 산화막(362) 및 제2 산화막(364)이 제거됨에 따라, 제1 활성 패턴들(110) 및 제2 활성 패턴들(210)은 다시 노출될 수 있다.
도 25를 참조하면, 제1 게이트 유전막(120), 제2 게이트 유전막(220), 제1 일함수 조절막(132) 및 제2 일함수 조절막(232)을 형성한다.
제1 게이트 유전막(120) 및 제1 일함수 조절막(132)은 제1 활성 패턴들(110) 상에 차례로 적층될 수 있다. 제2 게이트 유전막(220) 및 제2 일함수 조절막(232)은 제2 활성 패턴들(210) 상에 차례로 적층될 수 있다.
또한, 제1 일함수 조절막(132)은 제1 활성 패턴들(110) 사이의 영역을 채울 수 있고, 제2 일함수 조절막(232)은 제2 활성 패턴들(210) 사이의 영역을 채울 수 있다. 제2 활성 패턴들(210)이 제1 활성 패턴들(110) 대비 축소된 형태를 가짐에 따라, 제2 활성 패턴들(210) 사이의 영역을 채우는 제2 일함수 조절막(232)의 두께는 제1 활성 패턴들(110) 사이의 영역을 채우는 제1 일함수 조절막(132)의 두께보다 클 수 있다. 예시적으로, 제5 시트 패턴(211)과 제6 시트 패턴(212) 사이를 채우는 제2 일함수 조절막(232)의 두께(T21)는 제1 시트 패턴(111)과 제2 시트 패턴(112) 사이를 채우는 제1 일함수 조절막(132)의 두께(T11)보다 클 수 있다.
도 26을 참조하면, 제1 필링 도전막(134) 및 제2 필링 도전막(234)을 형성한다.
제1 필링 도전막(134)은 제1 일함수 조절막(132) 상에 적층될 수 있고, 제2 필링 도전막(234)은 제2 일함수 조절막(232) 상에 적층될 수 있다. 이를 통해, 도 1 내지 도 3을 이용하여 상술한 반도체 장치가 제조될 수 있다.
몇몇 실시예에 따른 반도체 장치의 제조 방법은 축소된 형태의 활성 패턴들(예컨대, 제2 활성 패턴들(210))을 형성하기 위해 전범위적인 산화막 형성 공정을 이용하므로, 제한이 적고 공정 난이도가 낮은 장점이 있다. 예를 들어, 상술한 것처럼, 예비 산화막(360), 제1 산화막(362) 및 제2 산화막(364)을 형성하기 위한 산화막 형성 공정은 모두 제1 영역(I) 및 제2 영역(II)에 대해 수행될 수 있다. 이에 따라, 몇몇 실시예에 따른 반도체 장치의 제조 방법은 일부 영역(예컨대, 제1 영역(I) 또는 제2 영역(II))에 대해 선택적으로 산화막이 형성되는 방법 대비 제한(예컨대, 열적 제한 등)이 적고 공정 난이도가 낮은 장점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110: 제1 활성 패턴들 110F: 제1 핀 패턴
111~114: 제1 내지 제4 시트 패턴 120: 제1 게이트 유전막
132: 제1 일함수 조절막 134: 제1 필링 도전막
140: 제1 게이트 스페이서 150: 제1 게이트 캡핑 패턴
160: 제1 소오스/드레인 영역 180: 제1 소오스/드레인 컨택
190: 층간 절연막
210: 제2 활성 패턴들 210F: 제2 핀 패턴
211~214: 제5 내지 제8 시트 패턴 220: 제1 게이트 유전막
232: 제2 일함수 조절막 234: 제2 필링 도전막
240: 제2 게이트 스페이서 250: 제2 게이트 캡핑 패턴
260: 제2 소오스/드레인 영역 280: 제2 소오스/드레인 컨택
G1: 제1 게이트 구조체 G2: 제2 게이트 구조체

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 상기 제1 영역 상에 차례로 배치되며, 서로 이격되어 각각 제1 방향으로 연장되는 제1 시트 패턴 및 제2 시트 패턴;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 시트 패턴 및 상기 제2 시트 패턴이 관통되는 제1 게이트 전극;
    상기 기판의 상기 제2 영역 상에 차례로 배치되며, 서로 이격되어 각각 제3 방향으로 연장되는 제3 시트 패턴 및 제4 시트 패턴; 및
    상기 제3 방향과 교차하는 제4 방향으로 연장되며, 상기 제3 시트 패턴 및 상기 제4 시트 패턴이 관통되는 제2 게이트 전극을 포함하되,
    상기 제1 게이트 전극은 상기 제1 시트 패턴과 상기 제2 시트 패턴 사이를 채우는 제1 일함수 조절막 및 상기 제1 일함수 조절막 상에 적층되는 제1 필링 도전막을 포함하고,
    상기 제2 게이트 전극은 상기 제3 시트 패턴과 상기 제4 시트 패턴 사이를 채우는 제2 일함수 조절막 및 상기 제2 일함수 조절막 상에 적층되는 제2 필링 도전막을 포함하고,
    상기 제3 시트 패턴과 상기 제4 시트 패턴 사이의 거리는 상기 제1 시트 패턴과 상기 제2 시트 패턴 사이의 거리보다 큰, 반도체 장치.
  2. 제 1항에 있어서,
    상기 제3 시트 패턴과 상기 제4 시트 패턴 사이의 상기 제2 일함수 조절막의 두께는 상기 제1 시트 패턴과 상기 제2 시트 패턴 사이의 상기 제1 일함수 조절막의 두께보다 큰, 반도체 장치.
  3. 제 1항에 있어서,
    상기 기판의 상면과 교차하는 수직 방향에서, 각각의 상기 제3 시트 패턴 및 상기 제4 시트 패턴의 두께는 각각의 상기 제1 시트 패턴 및 상기 제2 시트 패턴의 두께보다 작은, 반도체 장치.
  4. 제 3항에 있어서,
    상기 제2 방향에서 각각의 상기 제3 시트 패턴 및 상기 제4 시트 패턴의 폭은, 상기 제4 방향에서 각각의 상기 제1 시트 패턴 및 상기 제2 시트 패턴의 폭보다 작은, 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 시트 패턴 및 상기 제3 시트 패턴은 서로 동일한 레벨에 배치되고,
    상기 제2 시트 패턴 및 상기 제4 시트 패턴은 서로 동일한 레벨에 배치되는, 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 일함수 조절막 및 상기 제2 일함수 조절막은 서로 동일한 물질을 포함하고, 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 시트 패턴과 상기 제1 게이트 전극 사이 및 상기 제2 시트 패턴과 상기 제1 게이트 전극 사이에 개재되는 제1 게이트 유전막과,
    상기 제3 시트 패턴과 상기 제2 게이트 전극 사이 및 상기 제4 시트 패턴과 상기 제2 게이트 전극 사이에 개재되는 제2 게이트 유전막을 더 포함하되,
    상기 제2 게이트 유전막의 두께는 상기 제1 게이트 유전막의 두께보다 큰, 반도체 장치.
  8. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 상기 제1 영역 상에 차례로 배치되며, 서로 이격되어 각각 제1 방향으로 연장되는 제1 시트 패턴 및 제2 시트 패턴;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 시트 패턴 및 상기 제2 시트 패턴이 관통되는 제1 게이트 전극;
    상기 기판의 상기 제2 영역 상에 차례로 배치되며, 서로 이격되어 각각 제3 방향으로 연장되는 제3 시트 패턴 및 제4 시트 패턴; 및
    상기 제3 방향과 교차하는 제4 방향으로 연장되며, 상기 제3 시트 패턴 및 상기 제4 시트 패턴이 관통되는 제2 게이트 전극을 포함하되,
    상기 제1 게이트 전극은 상기 제1 시트 패턴 및 상기 제2 시트 패턴 상에 차례로 적층되는 제1 일함수 조절막 및 제1 필링 도전막을 포함하고,
    상기 제1 일함수 조절막은 상기 제1 시트 패턴과 상기 제2 시트 패턴 사이를 채우고,
    상기 제2 게이트 전극은 상기 제3 시트 패턴 및 상기 제4 시트 패턴 상에 차례로 적층되는 제2 일함수 조절막 및 제2 필링 도전막을 포함하고,
    상기 제2 일함수 조절막은 상기 제3 시트 패턴과 상기 제4 시트 패턴 사이를 채우고,
    상기 제3 시트 패턴과 상기 제4 시트 패턴 사이의 상기 제2 일함수 조절막의 두께는 상기 제1 시트 패턴과 상기 제2 시트 패턴 사이의 상기 제1 일함수 조절막의 두께보다 큰, 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 시트 패턴 및 상기 제2 시트 패턴 상에 적층되는 상기 제1 일함수 조절막의 두께는 상기 제3 시트 패턴 및 상기 제4 시트 패턴 상에 적층되는 상기 제2 일함수 조절막의 두께와 동일한, 반도체 장치.
  10. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판의 상기 제1 영역 상에 차례로 배치되며, 서로 이격되어 각각 제1 방향으로 연장되는 복수의 제1 활성 패턴들;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 각각의 상기 제1 활성 패턴들이 관통되는 제1 게이트 전극;
    상기 제1 게이트 전극의 측면 상에, 상기 복수의 제1 활성 패턴들과 접속되는 제1 소오스/드레인 영역;
    상기 기판의 상기 제2 영역 상에 차례로 배치되며, 서로 이격되어 각각 제3 방향으로 연장되는 복수의 제2 활성 패턴들;
    상기 제3 방향과 교차하는 제4 방향으로 연장되며, 각각의 상기 제2 활성 패턴들이 관통되는 제2 게이트 전극; 및
    상기 제2 게이트 전극의 측면 상에, 상기 복수의 제2 활성 패턴들과 접속되는 제2 소오스/드레인 영역을 포함하되,
    상기 제1 게이트 전극은 상기 제1 활성 패턴들을 둘러싸며 상기 제1 활성 패턴들 사이의 영역을 채우는 제1 일함수 조절막과, 상기 제1 일함수 조절막 상에 적층되는 제1 필링 도전막을 포함하고,
    상기 제2 게이트 전극은 상기 제2 활성 패턴들을 둘러싸며 상기 제2 활성 패턴들 사이의 영역을 채우는 제2 일함수 조절막과, 상기 제2 일함수 조절막 상에 적층되는 제2 필링 도전막을 포함하고,
    상기 제2 활성 패턴들이 서로 이격되는 거리는 상기 제1 활성 패턴들이 서로 이격되는 거리보다 큰, 반도체 장치.
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