KR20230019545A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20230019545A
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conductive liner
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insulating layer
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박준모
박연호
임왕섭
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Abstract

성능 및 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다. 반도체 장치는 제1 방향으로 연장된 활성 패턴, 활성 패턴 상에, 제1 방향과 다른 제2 방향으로 연장되고, 게이트 절연막 및 게이트 필링막을 포함하는 게이트 구조체, 게이트 구조체의 측벽 상에, 제2 방향으로 연장된 게이트 스페이서, 게이트 스페이서의 측벽 상에 배치되고, 게이트 절연막의 상면을 덮고, 절연 물질을 포함하는 게이트 쉴드 절연 패턴, 및 게이트 구조체 상에, 게이트 필링막의 상면을 덮는 게이트 캡핑 패턴을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating thereof}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 성능 및 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 성능 및 신뢰성을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 방향으로 연장된 활성 패턴, 활성 패턴 상에, 제1 방향과 다른 제2 방향으로 연장되고, 게이트 절연막 및 게이트 필링막을 포함하는 게이트 구조체, 게이트 구조체의 측벽 상에, 제2 방향으로 연장된 게이트 스페이서, 게이트 스페이서의 측벽 상에 배치되고, 게이트 절연막의 상면을 덮고, 절연 물질을 포함하는 게이트 쉴드 절연 패턴, 및 게이트 구조체 상에, 게이트 필링막의 상면을 덮는 게이트 캡핑 패턴을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판의 제1 영역에 제1 방향으로 연장되고, 제1 게이트 절연막 및 제1 게이트 필링막을 포함하는 제1 게이트 구조체, 기판의 제2 영역에 제2 방향으로 연장되고, 제2 게이트 절연막 및 제2 게이트 필링막을 포함하는 제2 게이트 구조체, 제1 게이트 구조체의 측벽 상에, 제1 방향으로 연장된 제1 게이트 스페이서, 제2 게이트 구조체의 측벽 상에, 제2 방향으로 연장된 제2 게이트 스페이서, 제1 게이트 스페이서의 측벽 상에 배치되고, 제1 게이트 절연막의 상면을 덮고, 절연 물질을 포함하는 게이트 쉴드 절연 패턴, 제1 게이트 구조체 상에, 제1 게이트 필링막의 상면을 덮는 제1 게이트 캡핑 패턴, 및 제2 게이트 구조체 상에, 제2 게이트 구조체의 상면을 덮는 제2 게이트 캡핑 패턴을 포함하고, 제1 게이트 구조체의 제1 방향과 수직인 제3 방향으로의 폭은 제2 게이트 구조체의 제2 방향과 수직인 제4 방향으로의 폭보다 작다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 방향으로 핀형 패턴과, 핀형 패턴 상의 시트 패턴을 포함한 활성 패턴, 활성 패턴 상에, 제1 방향과 다른 제2 방향으로 연장되고, 게이트 절연막 및 게이트 필링막을 포함하는 게이트 구조체, 게이트 구조체의 측벽 상에, 제2 방향으로 연장된 게이트 스페이서, 게이트 스페이서의 측벽의 일부 상에 배치되고, 게이트 절연막의 상면을 덮고, 절연 물질을 포함하는 게이트 쉴드 절연 패턴, 및 게이트 구조체 상에, 게이트 필링막의 상면을 덮고, 게이트 절연막의 상면과 비접촉하는 게이트 캡핑 패턴을 포함하고, 시트 패턴의 상면을 기준으로, 게이트 절연막의 상면은 게이트 필링막의 상면보다 낮다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 방향으로 연장된 활성 패턴, 활성 패턴 상에, 제1 방향과 다른 제2 방향으로 연장되고, 게이트 라이너 패턴 및 게이트 상부 패턴을 포함하는 게이트 구조체로, 게이트 라이너 패턴은 게이트 절연막과 하부 도전성 라이너를 포함하고, 게이트 상부 패턴은 상부 도전성 라이너 및 게이트 필링막을 포함하는 게이트 구조체, 게이트 구조체의 측벽 상에, 제2 방향으로 연장된 게이트 스페이서, 및 게이트 구조체 상에, 게이트 필링막의 상면을 덮는 게이트 캡핑 패턴을 포함하고, 게이트 라이너 패턴의 상면은 경사면을 포함하고, 게이트 상부 패턴의 상면은 오목한(concave) 형상을 갖고, 게이트 라이너 패턴의 상면은 제1 단차를 갖고, 게이트 상부 패턴의 상면은 상기 제1 단차보다 큰 제2 단차를 갖는다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 활성 패턴 상에, 활성 패턴과 교차하고, 게이트 스페이서에 의해 정의된 게이트 트렌치를 형성하고, 게이트 트렌치의 측벽 및 바닥면을 따라 프리 게이트 절연막 및 하부 게이트 도전막을 순차적으로 형성하고, 하부 게이트 도전막 상에, 게이트 트렌치의 일부를 채우는 희생 패턴을 형성하고, 희생 패턴의 상면보다 위로 돌출된 프리 게이트 절연막 및 하부 게이트 도전막을 제거하여, 게이트 절연막 및 하부 도전성 라이너를 형성하고, 게이트 절연막의 상면 및 하부 도전성 라이너의 상면 상에, 게이트 트렌치의 측벽을 따라 연장된 게이트 쉴드 절연 패턴을 형성하고, 희생 패턴을 제거한 후, 하부 도전성 라이너 및 게이트 쉴드 절연 패턴 상에, 게이트 트렌치를 채우는 프리 게이트 필링막을 형성하고, 프리 게이트 필링막의 일부를 제거하여, 게이트 필링막을 형성하고, 게이트 필링막 상에, 게이트 캡핑 패턴을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2 내지 도 4는 도 1의 A - A, B - B 및 C - C를 따라 절단한 단면도이다.
도 5는 도 2의 P 부분을 확대한 도면이다.
도 6은 도 3의 Q 부분을 확대한 도면이다.
도 7 내지 도 11은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12 내지 도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 15 내지 도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 21 내지 도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 25 내지 도 27은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 28 내지 도 30은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 31 내지 도 46은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
몇몇 실시예들에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터를 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 기술적 사상은 2차원 물질을 기반으로 하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예들에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있다. 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2 내지 도 4는 도 1의 A - A, B - B 및 C - C를 따라 절단한 단면도이다. 도 5는 도 2의 P 부분을 확대한 도면이다. 도 6은 도 3의 Q 부분을 확대한 도면이다.
도 1 내지 도 6을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 활성 패턴(AP1)과, 제2 활성 패턴(AP2)과, 제1 연결 게이트 구조체(50)와, 게이트 쉴드 절연 패턴(160)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 기판(100) 상에 배치될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제2 방향(D2)으로 길게 연장될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제1 방향(D1)으로 서로 간에 인접할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제1 방향(D1)으로 이격되어 배치될 수 있다. 예를 들어, 제1 방향(D1)은 제2 방향(D2)과 교차되는 방향이다.
일 예로, 제1 활성 패턴(AP1)은 PMOS가 형성되는 영역일 수 있고, 제2 활성 패턴(AP2)은 NMOS가 형성되는 영역일 수 있다. 제1 활성 패턴(AP1)은 PMOS의 채널 영역을 포함하고, 제2 활성 패턴(AP2)은 NMOS의 채널 영역을 포함할 수 있다.
일 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 로직 영역에 포함된 활성 영역일 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)는 하나의 스탠다드 셀에 포함된 활성 영역일 수 있다.
다른 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 SRAM 영역에 포함된 활성 영역일 수 있다. 제1 활성 패턴(AP1)은 SRAM의 풀업(pull up) 트랜지스터가 형성되는 영역이고, 제2 활성 패턴(AP2)은 SRAM의 풀다운(pull down) 트랜지스터 또는 패스(pass) 트랜지스터가 형성되는 영역일 수 있으나, 이에 제한되는 것은 아니다.
제1 활성 패턴(AP1)은 제1 하부 패턴(BP1)과, 복수의 제1 시트 패턴(NS1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 제2 하부 패턴(BP2)과, 복수의 제2 시트 패턴(NS2)을 포함할 수 있다.
제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 기판(100)으로부터 돌출될 수 있다. 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 각각 제2 방향(D2)으로 길게 연장될 수 있다. 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)는 각각 핀형 패턴 모양을 가질 수 있다.
제1 하부 패턴(BP1)은 제2 하부 패턴(BP2)과 제1 방향(D1)으로 이격될 수 있다. 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 제2 방향(D2)으로 연장되는 핀 트렌치(FT)에 의해 분리될 수 있다.
복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 복수의 제1 시트 패턴(NS1)은 제1 하부 패턴(BP1)과 제3 방향(D3)으로 이격될 수 있다.
복수의 제2 시트 패턴(NS2)은 제2 하부 패턴(BP2) 상에 배치될 수 있다. 복수의 제2 시트 패턴(NS2)는 제2 하부 패턴(BP2)과 제3 방향(D3)으로 이격될 수 있다.
각각의 제1 시트 패턴(NS1)은 제3 방향(D3)으로 순차적으로 배치될 수 있다. 각각의 제1 시트 패턴(NS1)은 제3 방향(D3)으로 이격될 수 있다. 각각의 제2 시트 패턴(NS2)은 제3 방향(D3)으로 순차적으로 배치될 수 있다. 각각의 제2 시트 패턴(NS2)은 제3 방향(D3)으로 이격될 수 있다. 여기에서, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교하는 방향일 수 있다. 예를 들어, 제3 방향(D3)은 기판(100)의 두께 방향일 수 있다. 제1 방향(D1)은 제2 방향(D2)과 직교하는 방향일 수 있다.
제1 시트 패턴(NS1) 및 제2 시트 패턴(NS2)은 제3 방향(D3)으로 3개가 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
각각의 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 각각의 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
각각의 제1 시트 패턴(NS1)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 제2 시트 패턴(NS2)은 원소 반도체 물질인 실리콘 또는 게르마늄, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다.
제1 시트 패턴(NS1)의 제1 방향(D1)으로의 폭은 제1 하부 패턴(BP1)의 제1 방향(D1)으로의 폭에 비례하여 커지거나 작아질 수 있다. 제2 시트 패턴(NS2)의 제1 방향(D1)으로의 폭은 제2 하부 패턴(BP2)의 제1 방향(D1)으로의 폭에 비례하여 커지거나 작아질 수 있다.
제1 필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 제1 필드 절연막(105)은 핀 트렌치(FT)의 적어도 일부를 채울 수 있다.
제1 필드 절연막(105)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이의 기판(100) 상에 배치될 수 있다. 제1 필드 절연막(105)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)와 직접 접촉할 수 있다.
제1 필드 절연막(105)이 제1 활성 패턴(AP1) 및 제2 활성 패턴(BP2)과 직접 접촉하는 것은 제1 활성 패턴(AP1) 및 제2 활성 패턴(BP2) 사이에는 트랜지스터의 채널 영역으로 사용되는 활성 패턴이 개재되지 않는다는 것을 의미할 수 있다. 제1 필드 절연막(105)는 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2) 사이에 배치될 수 있다. 제1 필드 절연막(105)은 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)과 직접 접촉할 수 있다.
일 예로, 제1 필드 절연막(105)은 핀 트렌치(FT)를 정의하는 제1 하부 패턴(BP1)의 측벽 및 제2 하부 패턴(BP2)의 측벽을 전체적으로 덮을 수 있다. 도시된 것과 달리, 다른 예로, 제1 필드 절연막(105)은 핀 트렌치(FT)를 정의하는 제1 하부 패턴(BP1)의 측벽의 일부 및/또는 제2 하부 패턴(BP2)의 측벽의 일부를 덮을 수 있다. 예를 들어, 제1 하부 패턴(BP1)의 일부 및/또는 제2 하부 패턴(BP2)의 일부는 제1 필드 절연막(105)의 상면보다 제3 방향(D3)으로 돌출될 수 있다. 각각의 제1 시트 패턴(NS1) 및 각각의 제2 시트 패턴(NS2)은 제1 필드 절연막(105)의 상면보다 높게 배치된다.
제1 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다. 제1 필드 절연막(105)는 단일막인 것으로 도시되었지만 이에 제한되는 것은 아니다. 도시된 것과 달리, 제1 필드 절연막(105)은 핀 트렌치(FT)의 측벽 및 바닥면을 따라 연장된 필드 라이너와, 필드 라이너 상의 필드 필링막을 포함할 수도 있다.
제1 연결 게이트 구조체(50)는 기판(100) 상에 형성될 수 있다. 제1 연결 게이트 구조체(50)는 제1 필드 절연막(105) 상에 배치될 수 있다. 제1 연결 게이트 구조체(50)는 제1 활성 패턴(AP1), 제2 활성 패턴(AP2) 및 제1 필드 절연막(105)과 교차할 수 있다. 제1 연결 게이트 구조체(50)는 제1 방향(D1)으로 길게 연장될 수 있다.
제1 연결 게이트 구조체(50)는 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)와 교차할 수 있다. 제1 연결 게이트 구조체(50)는 각각의 제1 시트 패턴(NS1) 및 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다.
제1 연결 게이트 구조체(50)는 제1 게이트 구조체(120)과, 제2 게이트 구조체(220)를 포함할 수 있다. 예를 들어, 제1 게이트 구조체(120)는 p형 게이트 구조체이고, 제2 게이트 구조체(220)는 n형 게이트 구조체일 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(120) 및 제2 게이트 구조체(220)는 서로 접촉할 수 있고, 구체적으로 직접 접촉할 수 있다.
제1 게이트 구조체(120)는 제1 활성 패턴(AP1) 상에 형성될 수 있다. 제1 게이트 구조체(120)는 제1 활성 패턴(AP1)과 교차할 수 있다. 제1 게이트 구조체(120)는 p형 게이트 전극을 포함할 수 있다.
제1 게이트 구조체(120)는 제1 하부 패턴(BP1)과 교차할 수 있다. 제1 게이트 구조체(120)는 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다.
제2 게이트 구조체(220)는 제2 활성 패턴(AP2) 상에 형성될 수 있다. 제2 게이트 구조체(220)는 제2 활성 패턴(AP2)과 교차할 수 있다. 제2 게이트 구조체(220)는 n형 게이트 전극을 포함할 수 있다.
제2 게이트 구조체(220)는 제2 하부 패턴(BP2)과 교차할 수 있다. 제2 게이트 구조체(220)는 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다.
제1 p형 트랜지스터(10p)는 제1 게이트 구조체(120)와 제1 활성 패턴(AP1)이 교차하는 영역에 정의되고, 제1 n형 트랜지스터(10n)는 제2 게이트 구조체(220)와 제2 활성 패턴(AP2)이 교차하는 영역에 정의될 수 있다.
제1 게이트 구조체(120)는 제1 필드 절연막(105) 상에 연장되므로, 제1 게이트 구조체(120)는 제1 활성 패턴(AP1)뿐만 아니라, 제1 필드 절연막(105)의 일부와 오버랩된다. 제2 게이트 구조체(220)는 제1 필드 절연막(105) 상에 연장되므로, 제2 게이트 구조체(220)는 제2 활성 패턴(AP2)뿐만 아니라, 제1 필드 절연막(105)의 일부와 오버랩된다. 제1 게이트 구조체(120) 및 제2 게이트 구조체(220) 사이의 경계는 제1 필드 절연막(105)의 상면 상에 위치할 수 있다.
제1 연결 게이트 구조체(50)는 제1 연결 게이트 절연막(130, 230)과, 제1 하부 도전성 라이너(121)와, 제1 연결 상부 도전성 라이너(122, 222)와, 제1 연결 게이트 필링막(123, 223)을 포함할 수 있다.
예를 들어, 제1 게이트 구조체(120)는 제1 게이트 절연막(130)과, 제1 하부 도전성 라이너(121)와, 제1 상부 도전성 라이너(122)와, 제1 게이트 필링막(123)을 포함할 수 있다. 제1 하부 도전성 라이너(121)와, 제1 상부 도전성 라이너(122)는 제1 게이트 절연막(130) 및 제1 게이트 필링막(123) 사이에 배치될 수 있다. 제2 게이트 구조체(220)는 제2 게이트 절연막(230)과, 제2 상부 도전성 라이너(222)와, 제2 게이트 필링막(223)을 포함할 수 있다. 제2 상부 도전성 라이너(222)는 제2 게이트 절연막(230) 및 제2 게이트 필링막(223) 사이에 배치될 수 있다.
제1 게이트 절연막(130)은 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 게이트 절연막(130)은 제1 필드 절연막(105)의 상면, 제1 하부 패턴(BP1)의 상면을 따라 연장될 수 있다. 제1 게이트 절연막(130)은 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 게이트 절연막(130)은 각각의 제1 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다.
제2 게이트 절연막(230)은 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 게이트 절연막(230)은 제1 필드 절연막(105)의 상면, 제2 하부 패턴(BP2)의 상면을 따라 연장될 수 있다. 제2 게이트 절연막(230)은 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다. 제2 게이트 절연막(230)은 각각의 제2 시트 패턴(NS2)의 둘레를 따라 배치될 수 있다. 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 제1 필드 절연막(105)의 상면 상에서 직접 접촉할 수 있다. 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 동일 레벨에서 형성된다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다. 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)에 걸쳐서 배치될 수 있다. 제1 게이트 절연막(130) 및 제2 게이트 절연막(230) 사이의 경계는 구분되지 않을 수 있다.
제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
도 2 내지 도 4에서, 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 단일막인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)은 계면막과, 계면막 상의 고유전율 절연막을 포함하는 다중막일 수 있다.
몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 절연막(130, 230)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 제1 및 제2 게이트 절연막(130, 230)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 제1 및 제2 게이트 절연막(130, 230)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 제1 및 제2 게이트 절연막(130, 230)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
제1 하부 도전성 라이너(121)는 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 하부 도전성 라이너(121)는 제1 게이트 절연막(130) 상에 형성될 수 있다. 제1 하부 도전성 라이너(121)는 제1 활성 패턴(AP1) 상의 연결 게이트 절연막(130, 230) 상에 배치될 수 있다. 제1 하부 도전성 라이너(121)는 각각의 제1 시트 패턴(NS1)을 감쌀 수 있다. 제1 하부 도전성 라이너(121)는 각각의 제1 시트 패턴(NS1)의 둘레를 따라 배치될 수 있다.
제1 하부 도전성 라이너(121)는 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이의 공간과, 인접하는 제1 시트 패턴(NS1) 사이의 공간을 전체적으로 채울 수 있다. 예를 들어, 제3 방향(D3)으로 바로 인접하는 제1 하부 시트 패턴(NS1)과, 제1 상부 시트 패턴(NS1)이 있을 때, 제1 하부 도전성 라이너(121)는 제3 방향(D3)으로 마주보는 제1 하부 시트 패턴(NS1)의 상면과 제1 상부 시트 패턴(NS1)의 하면 사이를 전체적으로 채울 수 있다.
제1 하부 도전성 라이너(121)는 제2 활성 패턴(AP2) 상에 배치되지 않을 수 있다. 제1 하부 도전성 라이너(121)는 제2 활성 패턴(AP2)까지 연장되지 않을 수 있다. 제1 하부 도전성 라이너(121)는 제2 게이트 절연막(230) 상에 형성되지 않을 수 있다. 제1 하부 도전성 라이너(121)는 제2 활성 패턴(AP2) 상의 제1 연결 절연막(130, 230) 상에 배치되지 않을 수 있다. 제1 하부 도전성 라이너(121)는 각각의 제2 시트 패턴(NS2)을 감싸지 않을 수 있다. 제1 하부 도전성 라이너(121)는 각각의 제2 시트 패턴(NS2)의 둘레를 따라 형성되지 않을 수 있다.
제1 하부 도전성 라이너(121)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이의 제1 필드 절연막(105)의 상면 상에 위치한 제1 하부 도전성 라이너(121)의 일단을 포함할 수 있다. 제1 하부 도전성 라이너(121)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이의 제1 필드 절연막(105)의 상면 상에 계단을 정의할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(120)는 제1 하부 도전성 라이너(121)를 포함하고, 제2 게이트 구조체(220)는 제1 하부 도전성 라이너(121)를 포함하지 않을 수 있다. 제1 게이트 구조체(120) 및 제2 게이트 구조체(220)가 직접 접촉할 때, 제1 하부 도전성 라이너(121)를 기준으로 제1 게이트 구조체(120)와 제2 게이트 구조체(220)는 구분될 수 있다.
제1 게이트 구조체(120)와 제2 게이트 구조체(220) 사이의 경계면은 제1 하부 도전성 라이너(121)의 일단에 위치할 수 있다. 제1 하부 도전성 라이너(121)에 의해 정의된 계단은 제1 게이트 구조체(120)와 제2 게이트 구조체(220) 사이의 경계면에 위치할 수 있다.
제1 하부 도전성 라이너(121)는 예를 들어, 일함수를 조절하는 p형의 일함수막일 수 있다. 제1 하부 도전성 라이너(121)는 예를 들어, TiN, TiAlN, TaC, TaN, TiSiN, TaSiN 및 TaCN 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 하부 도전성 라이너(121)는 TiN 또는 TiAlN을 포함할 수 있다.
제1 상부 도전성 라이너(122)는 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 상부 도전성 라이너(122)는 제1 하부 도전성 라이너(121) 상에 형성될 수 있다.
제1 하부 도전성 라이너(121)가 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이의 공간과, 인접하는 제1 시트 패턴(NS1) 사이의 공간을 전체적으로 채울 경우, 제1 상부 도전성 라이너(122)는 제1 하부 도전성 라이너(121)의 외측 프로파일을 따라 연장될 수 있다. 제1 상부 도전성 라이너(122)는 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이의 공간과, 인접하는 제1 시트 패턴(NS1) 사이의 공간에 형성되지 않을 수 있다. 제1 상부 도전성 라이너(122)는 각각의 제1 시트 패턴(NS1)의 둘레를 따라 형성되지 않을 수 있다.
제2 상부 도전성 라이너(222)는 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 상부 도전성 라이너(222)는 제1 상부 도전성 라이너(122)와 직접 접촉할 수 있다.
제2 상부 도전성 라이너(222)는 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 상부 도전성 라이너(222)는 각각의 제2 시트 패턴(NS2)을 감쌀 수 있다. 제2 상부 도전성 라이너(222)는 각각의 제2 시트 패턴(NS2)의 둘레를 따라 배치될 수 있다.
제2 상부 도전성 라이너(222)는 제2 하부 패턴(BP2) 및 제2 시트 패턴(NS2) 사이의 공간과, 인접하는 제2 시트 패턴(NS2) 사이의 공간을 전체적으로 채울 수 있다. 예를 들어, 제3 방향(D3)으로 바로 인접하는 제2 하부 시트 패턴(NS2)과, 제2 상부 시트 패턴(NS2)이 있을 때, 제2 상부 도전성 라이너(222)는 제3 방향(D3)으로 마주보는 제2 하부 시트 패턴(NS2)의 상면과 제2 상부 시트 패턴(NS2)의 하면 사이를 전체적으로 채울 수 있다.
제1 연결 상부 도전성 라이너(122, 222)는 제1 하부 도전성 라이너(121) 상에 배치될 수 있다. 예를 들어, 제1 연결 상부 도전성 라이너(122, 222)는 제1 하부 도전성 라이너(121)와 직접 접촉할 수 있다. 제1 연결 상부 도전성 라이너(122, 222)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)에 걸쳐서 배치될 수 있다.
제1 상부 도전성 라이너(122)과 제1 게이트 절연막(130) 사이에 제1 하부 도전성 라이너(121)가 배치되므로, 제1 상부 도전성 라이너(122)는 제1 게이트 절연막(130)과 접촉하지 않을 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제2 상부 도전성 라이너(222)는 제2 활성 패턴(AP2) 상에 형성된 제2 게이트 절연막(230)과 직접 접촉할 수 있다. 제2 상부 도전성 라이너(222)는 제2 시트 패턴(NS2)의 둘레를 감싸는 제2 게이트 절연막(230)과 직접 접촉할 수 있다.
제1 연결 상부 도전성 라이너(122, 222)는 예를 들어, 일함수를 조절하는 n형의 일함수막일 수 있다. 제1 연결 상부 도전성 라이너(122, 222)는 예를 들어, TiAl, TiAlC, TaAl, TaAlC 중 하나를 포함할 수 있다. 제1 상부 도전성 라이너(122) 및 제2 상부 도전성 라이너(222)는 동일 레벨에서 형성될 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 연결 상부 도전성 라이너(122, 222)는 TiAl 또는 TiAlC를 포함할 수 있다.
제1 연결 게이트 필링막(123, 223)은 제1 연결 상부 도전성 라이너(122, 222) 상에 배치될 수 있다. 제1 연결 게이트 필링막(123, 223)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)에 걸쳐서 배치될 수 있다. 제1 게이트 필링막(123)은 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제2 게이트 필링막(223)은 제2 활성 패턴(AP2) 상에 배치될 수 있다.
제1 연결 게이트 필링막(123, 223)은 예를 들어, 텅스텐(W), 알루미늄(Al), 코발트(Co), 구리(Cu), 루테늄(Ru), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 티타늄(Ti), 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다. 제1 게이트 필링막(123) 및 제2 게이트 필링막(223)은 동일 레벨에서 형성될 수 있다.
제1 게이트 필링막(123) 및 제2 게이트 필링막(223)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 게이트 필링막(123) 및 제2 게이트 필링막(223)은 각각 복수의 도전막이 적층된 구조를 가질 수 있음은 물론이다.
제1 에피택셜 패턴(150)은 제1 하부 패턴(BP1) 상에 배치될 수 있다. 제1 에피택셜 패턴(150)은 제1 게이트 구조체(120)의 적어도 일측에 배치될 수 있다. 제1 에피택셜 패턴(150)은 제1 시트 패턴(NS1)과 연결될 수 있다.
제2 에피택셜 패턴(250)은 제2 하부 패턴(BP2) 상에 배치될 수 있다. 제2 에피택셜 패턴(250)은 제2 게이트 구조체(220)의 적어도 일측에 배치될 수 있다. 제2 에피택셜 패턴(250)은 제2 시트 패턴(NS2)과 연결될 수 있다.
제1 에피택셜 패턴(150)은 제1 시트 패턴(NS1)을 채널 영역으로 사용하는 제1 p형 트랜지스터(10p)의 소오스/드레인에 포함될 수 있다. 제2 에피택셜 패턴(250)은 제2 시트 패턴(NS2)을 채널 영역으로 사용하는 제1 n형 트랜지스터(10n)의 소오스/드레인에 포함될 수 있다.
제1 게이트 스페이서(140)는 제1 연결 게이트 구조체(50)의 측벽 상에 배치될 수 있다. 제1 게이트 스페이서(140)는 제1 게이트 구조체(120)의 측벽 및 제2 게이트 구조체(220)의 측벽 상에 배치될 수 있다.
제1 게이트 스페이서(140)는 제1 방향(D1)으로 길게 연장될 수 있다. 제1 연결 게이트 구조체(50)는 제1 방향(D1)으로 연장된 장측벽과, 제2 방향(D2)으로 연장된 단측벽을 포함할 수 있다. 제1 게이트 스페이서(140)는 제1 연결 게이트 구조체(50)의 장측벽을 따라 연장될 수 있다. 제1 게이트 스페이서(140)는 제1 연결 게이트 구조체(50)의 단측벽 상에 배치되지 않을 수 있다.
도 3에서, 제2 하부 패턴(BP2) 상에 배치된 제1 게이트 스페이서(140)는 외측 스페이서(141)와, 내측 스페이서(142)를 포함할 수 있다. 내측 스페이서(142)는 제3 방향(D3)으로 인접하는 제2 시트 패턴(NS2) 사이에 배치될 수 있다. 도 2에서, 제1 하부 패턴(BP1) 상에 배치된 제1 게이트 스페이서(140)는 내측 스페이서(142)를 포함하지 않고, 외측 스페이서(141)만을 포함할 수 있다.
도시된 것과 달리, 일 예로, 제1 하부 패턴(BP1) 상에 배치된 제1 게이트 스페이서(140) 및 제2 하부 패턴(BP2) 상에 배치된 제1 게이트 스페이서(140)는 모두 외측 스페이서(141)와, 내측 스페이서(142)를 포함할 수 있다. 도시된 것과 달리, 다른 예로, 제1 하부 패턴(BP1) 상에 배치된 제1 게이트 스페이서(140) 및 제2 하부 패턴(BP2) 상에 배치된 제1 게이트 스페이서(140)는 모두 내측 스페이서(142)를 포함하지 않고, 외측 스페이서(141)만을 포함할 수 있다.
외측 스페이서(141)와, 내측 스페이서(142)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
한 쌍의 게이트 절단 구조체(GCS)는 기판 (100) 상에 배치될 수 있다. 게이트 절단 구조체(GCS)는 제1 필드 절연막(105) 상에 배치될 수 있다.
게이트 절단 구조체(GCS)는 제1 방향(D1)으로 이격되어 배치될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 제1 방향(D1)으로 인접하는 게이트 절단 구조체(GCS) 사이에 배치될 수 있다. 예를 들어, 제1 하부 패턴(BP1) 및 제2 하부 패턴(BP2)은 제1 방향(D1)으로 인접하는 게이트 절단 구조체(GCS) 사이에 배치될 수 있다.
제1 연결 게이트 구조체(50)는 제1 방향(D1)으로 인접한 게이트 절단 구조체(GCS) 사이에 배치될 수 있다. 게이트 절단 구조체(GCS)는 제1 방향(D1)으로 인접하는 게이트 구조체를 분리할 수 있다. 제1 연결 게이트 구조체(50)의 단측벽은 게이트 절단 구조체(GCS)의 측벽과 마주볼 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연막(130)과, 제1 하부 도전성 라이너(121)과 제1 상부 도전성 라이너(122)는 게이트 절단 구조체(GCS)의 측벽을 따라 연장될 수 있다. 제2 게이트 절연막(230) 및 제2 상부 도전성 라이너(222)는 게이트 절단 구조체(GCS)의 측벽을 따라 연장될 수 있다.
일 예로, 게이트 절단 구조체(GCS)는 스탠다드 셀의 경계를 따라 배치될 수 있다. 예를 들어, 게이트 절단 구조체(GCS)는 스탠다드 셀 분리 구조체일 수 있다. 다른 예로, 게이트 절단 구조체(GCS)는 SRAM 영역 내에 배치되고 게이트 분리 구조체일 수 있다.
게이트 절단 구조체(GCS)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 알루미늄 산화물(AlO) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 게이트 절단 구조체(GCS)는 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 게이트 캡핑 패턴(145)은 제1 연결 게이트 구조체(50) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(145)은 제1 게이트 구조체(120) 및 제2 게이트 구조체(220) 상에 배치될 수 있다. 제1 게이트 캡핑 패턴(145)은 제1 게이트 필링막의 상면(123_US) 및 제2 게이트 필링막의 상면(223_US)을 덮을 수 있다. 예를 들어, 제1 게이트 캡핑 패턴의 상면(145_US)은 층간 절연막(190)의 상면 및 게이트 절단 구조체(GCS)의 상면과 동일 평면에 놓일 수 있다.
제1 게이트 캡핑 패턴(145)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄화물(SiOC), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 쉴드 절연 패턴(160)은 제1 연결 게이트 구조체(50) 상에 배치될 수 있다. 게이트 쉴드 절연 패턴(160)은 제1 게이트 구조체(120) 및 제2 게이트 구조체(220) 상에 배치될 수 있다.
게이트 쉴드 절연 패턴(160)은 제1 게이트 스페이서(140)의 측벽 상에 배치될 수 있다. 게이트 쉴드 절연 패턴(160)은 게이트 절단 구조체(GCS)의 측벽 상에 배치될 수 있다. 게이트 쉴드 절연 패턴(160)은 제1 게이트 스페이서(140)의 측벽의 일부 및 게이트 절단 구조체(GCS)의 측벽의 일부를 따라 연장될 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 게이트 쉴드 절연 패턴(160)은 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(145) 사이와, 게이트 절단 구조체(GCS) 및 제1 게이트 캡핑 패턴(145) 사이에 배치될 수 있다. 평면적인 관점에서, 게이트 쉴드 절연 패턴(160)은 폐루프(closed loop) 형상을 가질 수 있다.
게이트 쉴드 절연 패턴(160)은 서로 반대되는 제1 측벽(160_SW1) 및 제2 측벽(160_SW2)를 포함할 수 있다. 게이트 쉴드 절연 패턴 제1 측벽(160_SW1)은 제1 게이트 캡핑 패턴(145)을 바라볼 수 있다. 다른 측면으로, 게이트 쉴드 절연 패턴 제1 측벽(160_SW1)은 제1 연결 게이트 구조체(50)의 장측벽 및 제1 연결 게이트 구조체(50)의 단측벽을 바라볼 수 있다. 게이트 쉴드 절연 패턴 제2 측벽(160_SW2)은 제1 게이트 스페이서(140)와 게이트 절단 구조체(GCS)를 바라볼 수 있다.
게이트 쉴드 절연 패턴(160)은 제1 게이트 캡핑 패턴의 상면(145_US)까지 연장될 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 캡핑 패턴(145)은 게이트 쉴드 절연 패턴의 상면(160_US)을 덮지 않는다. 예를 들어, 게이트 쉴드 절연 패턴의 상면(160_US)은 제1 게이트 캡핑 패턴의 상면(145_US)과 동일 평면에 놓일 수 있다.
게이트 쉴드 절연 패턴(160)은 절연 물질을 포함한다. 게이트 쉴드 절연 패턴(160)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 산탄화물(SiOC), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 4 내지 도 6에서, 게이트 쉴드 절연 패턴(160)은 제1 게이트 절연막의 상면(130_US) 및 제2 게이트 절연막의 상면(230_US)을 덮을 수 있다. 게이트 쉴드 절연 패턴(160)은 제1 하부 도전성 라이너의 상면(121_US)의 적어도 일부를 덮을 수 있다. 게이트 쉴드 절연 패턴(160)은 제1 게이트 절연막의 상면(130_US), 제2 게이트 절연막의 상면(230_US) 및 제1 하부 도전성 라이너의 상면(121_US)과 접촉할 수 있다.
예를 들어, 게이트 쉴드 절연 패턴(160)은 제1 하부 도전성 라이너의 상면(121_US)의 일부를 덮을 수 있다. 게이트 쉴드 절연 패턴(160)의 두께(t1)는 제1 게이트 절연막(130)의 두께(t21) 및 제1 하부 도전성 라이너(121)의 두께(t22)의 합보다 작을 수 있다.
도시된 것과 달리, 게이트 쉴드 절연 패턴(160)은 제1 하부 도전성 라이너의 상면(121_US)을 덮지 않을 수 있다. 게이트 쉴드 절연 패턴의 바닥면(160_BS)은 제1 하부 도전성 라이너의 상면(121_US)과 접촉하지 않을 수 있다.
게이트 쉴드 절연 패턴(160)은 제1 게이트 절연막의 상면(130_US) 및 제2 게이트 절연막의 상면(230_US)을 덮고 있으므로, 제1 게이트 캡핑 패턴(145)은 제1 게이트 절연막(130) 및 제2 게이트 절연막(230)과 접촉하지 않을 수 있다.
제1 게이트 절연막(130)은 게이트 쉴드 절연 패턴(160) 및 제1 게이트 스페이서(140) 사이의 경계를 따라 연장되지 않을 수 있다. 제1 게이트 절연막(130)은 게이트 쉴드 절연 패턴(160) 및 게이트 절단 구조체(GCS) 사이의 경계를 따라 연장되지 않을 수 있다. 다르게 설명하면, 게이트 쉴드 절연 패턴(160)은 제1 게이트 절연막(130) 및 제1 게이트 스페이서(140) 사이와, 제1 게이트 절연막(130) 및 게이트 절연 구조체(GCS) 사이에 배치되지 않을 수 있다. 게이트 쉴드 절연 패턴(160)은 제2 게이트 절연막(230) 및 제1 게이트 스페이서(140) 사이와, 제2 게이트 절연막(230) 및 게이트 절연 구조체(GCS) 사이에 배치되지 않을 수 있다.
제1 상부 도전성 라이너(122)는 게이트 쉴드 절연 패턴의 제1 측벽(160_SW1)을 따라 연장될 수 있다. 제1 상부 도전성 라이너(122)는 게이트 쉴드 절연 패턴(160) 및 제1 게이트 필링막(123) 사이에 배치될 수 있다. 제1 상부 도전성 라이너(122)의 일부는 게이트 쉴드 절연 패턴(160) 및 제1 게이트 필링막(123) 사이에 연장될 수 있다. 제1 상부 도전성 라이너(122)은 제1 게이트 필링막의 상면(123_US)까지 연장될 수 있다. 제1 상부 도전성 라이너(122)는 게이트 쉴드 절연 패턴의 제1 측벽(160_SW1)과 접촉할 수 있다.
제2 상부 도전성 라이너(222)는 게이트 쉴드 절연 패턴의 제1 측벽(160_SW1) 및 게이트 쉴드 절연 패턴의 바닥면(160_BS)을 따라 연장될 수 있다. 제2 상부 도전성 라이너(222)은 제2 게이트 필링막의 상면(223_US)까지 연장될 수 있다. 제2 상부 도전성 라이너(222)는 게이트 쉴드 절연 패턴의 제1 측벽(160_SW1)과 접촉할 수 있다.
제1 게이트 캡핑 패턴(145)은 제1 게이트 필링막의 상면(123_US), 제2 게이트 필링막의 상면(223_US), 제1 상부 도전성 라이너의 상면(122_US) 및 제2 상부 도전성 라이너의 상면(222_US)을 덮을 수 있다. 예를 들어, 제1 게이트 캡핑 패턴(145)은 제1 게이트 필링막(123), 제2 게이트 필링막(223), 제1 상부 도전성 라이너(122) 및 제2 상부 도전성 라이너(222)와 접촉할 수 있다.
도 5 및 도 6에서, 제1 게이트 절연막의 상면(130_US), 제1 하부 도전성 라이너의 상면(121_US), 제1 상부 도전성 라이너의 상면(122_US), 제2 게이트 절연막의 상면(230_US) 및 제2 상부 도전성 라이너의 상면(222_US)의 상면은 경사면을 포함할 수 있다. 제1 게이트 필링막의 상면(123_US) 및 제2 게이트 필링막의 상면(223_US)은 각각 오목한(concave) 형상을 가질 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(120)의 제1 게이트 절연막(130) 및 제1 하부 도전성 라이너(121)는 게이트 라이너 패턴으로 정의될 수 있다. 게이트 쉴드 절연 패턴(160)은 게이트 라이너 패턴의 상면(130_US, 121_US)의 적어도 일부를 덮을 수 있다. 제1 게이트 구조체(120)의 제1 상부 도전성 라이너(122) 및 제1 게이트 필링막(123)은 게이트 상부 패턴으로 정의될 수 있다. 제2 게이트 구조체(220)도 제1 게이트 구조체(120)와 유사하게 정의될 수 있다.
예를 들어, 제1 게이트 구조체(120)의 게이트 라이너 패턴의 상면은 경사면을 포함할 수 있다. 제1 게이트 구조체(120)의 게이트 상부 패턴의 상면은 오목한 형상을 가질 수 있다.
예를 들어, 제1 활성 패턴의 상면(NS1_US)을 기준으로, 제1 게이트 절연막의 상면(130_US) 및 제1 하부 도전성 라이너의 상면(121_US)은 제1 게이트 필링막의 상면(123_US) 및 제1 상부 도전성 라이너의 상면(122_US)보다 낮다. 예를 들어, 제1 활성 패턴(AP1)이 제1 시트 패턴(NS1)을 포함하는 경우, 제1 활성 패턴의 상면(NS1_US)은 제1 시트 패턴(NS1) 중 최상부에 배치된 시트 패턴의 상면일 수 있다. 제2 활성 패턴의 상면(NS2_US)을 기준으로, 제2 게이트 절연막의 상면(230_US)은 제2 게이트 필링막의 상면(223_US) 및 제2 상부 도전성 라이너의 상면(222_US)보다 낮다.
게이트 쉴드 절연 패턴(160)은 제1 하부 도전성 라이너의 상면(121_US)의 적어도 일부를 덮을 수 있다. 즉, 제1 활성 패턴의 상면(NS1_US)을 기준으로, 제1 게이트 절연막의 상면(130_US) 및 제2 게이트 절연막의 상면(230_US)은 게이트 쉴드 절연 패턴의 바닥면(160_BS)보다 낮을 수 있다.
도 5에서, 제1 활성 패턴의 상면(NS1_US)으로부터 제1 게이트 절연막의 상면(130_US)까지의 높이(H11)는 제1 활성 패턴의 상면(NS1_US)으로부터 제1 게이트 필링막의 상면(123_US)까지의 높이(H14)와, 제1 활성 패턴의 상면(NS1_US)으로부터 제1 상부 도전성 라이너의 상면(122_US)까지의 높이(H13)보다 작다. 제1 활성 패턴의 상면(NS1_US)으로부터 제1 게이트 절연막의 상면(130_US)까지의 높이(H11)는 제1 활성 패턴의 상면(NS1_US)으로부터 제1 하부 도전성 라이너의 상면(121_US)까지의 높이(H12)보다 크다. 제1 활성 패턴의 상면(NS1_US)으로부터 제1 게이트 필링막의 상면(123_US)까지의 높이(H14)는 제1 활성 패턴의 상면(NS1_US)으로부터 제1 상부 도전성 라이너의 상면(122_US)까지의 높이(H13)보다 작다. 여기에서, "상면의 높이"는 활성 패턴의 상면으로부터 상면 중 가장 낮은 부분까지의 높이를 의미할 수 있다. 도시되지 않았지만, 도 5에서 제1 게이트 구조체(120) 내의 높이 관계는 도 6에 도시된 제2 게이트 구조체(220)에도 적용될 수 있음은 물론이다.
제1 게이트 구조체(120)의 게이트 라이너 패턴의 상면(130_US, 121_US)는 제1 단차(SP1)을 가질 수 있다. 제1 게이트 구조체(120)의 게이트 상부 패턴의 상면(122_US, 123_US)은 제2 단차(SP2)를 가질 수 있다. 제1 게이트 필링막의 상면(123_US)은 제3 단차(SP3)를 가질 수 있다. 여기에서, "상면의 단차"는 활성 패턴의 상면을 기준으로 상면의 가장 높은 부분과, 상면의 가장 낮은 부분 사이의 높이 차이일 수 있다.
게이트 라이너 패턴의 상면(130_US, 121_US)의 단차(SP1)는 게이트 상부 패턴의 상면(122_US, 123_US)의 단차(SP2)보다 작다. 일 예로, 게이트 라이너 패턴의 상면(130_US, 121_US)의 단차(SP1)는 제1 게이트 필링막의 상면(123_US)의 단차(SP3)보다 작을 수 있다. 다른 예로, 게이트 라이너 패턴의 상면(130_US, 121_US)의 단차(SP1)는 제1 게이트 필링막의 상면(123_US)의 단차(SP3)와 동일할 수 있다. 또 다른 예로, 게이트 라이너 패턴의 상면(130_US, 121_US)의 단차(SP1)는 제1 게이트 필링막의 상면(123_US)의 단차(SP3)보다 클 수 있다.
도시된 것과 달리, 일 예로, 게이트 라이너 패턴의 상면(130_US, 121_US)의 단차(SP1)는 게이트 상부 패턴의 상면(122_US, 123_US)의 단차(SP2)와 동일할 수 있다. 다른 예로, 게이트 라이너 패턴의 상면(130_US, 121_US)의 단차(SP1)는 게이트 상부 패턴의 상면(122_US, 123_US)의 단차(SP2)보다 클 수 있다.
제1 에피택셜 패턴(150) 상에, 제1 소오스/드레인 컨택(180)이 배치될 수 있다. 제1 소오스/드레인 컨택(180)과 제1 에피택셜 패턴(150) 사이에, 제1 실리사이드막(155)이 더 배치될 수 있다.
제2 에피택셜 패턴(250) 상에, 제2 소오스/드레인 컨택(280)이 배치될 수 있다. 제2 소오스/드레인 컨택(280)과 제2 에피택셜 패턴(250) 사이에, 제2 실리사이드막(255)이 더 배치될 수 있다.
제1 소오스/드레인 컨택(180) 및 제2 소오스/드레인 컨택(280)은 각각 도전성 물질을 포함하고, 예를 들어, 금속, 금속 질화물, 금속 탄질화물, 2차원 물질(Two-dimensional(2D) material) 및 도전성 반도체 물질 중 적어도 하나를 포함할 수 있다. 제1 소오스/드레인 컨택(180) 및 제2 소오스/드레인 컨택(280)은 각각 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 일 예로, 제1 소오스/드레인 컨택(180) 및 제2 소오스/드레인 컨택(280)은 컨택 배리어막과, 컨택 배리어막이 정의라는 공간을 채우는 컨택 필링막을 포함할 수 있다. 다른 예로, 제1 소오스/드레인 컨택(180) 및 제2 소오스/드레인 컨택(280)은 컨택 배리어막없이 컨택 필링막만을 포함할 수 있다. 제1 실리사이드막(155) 및 제2 실리사이드막(255)은 각각 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
소오스/드레인 컨택(180, 280)에 인접한 부분에서 제1 게이트 구조체(120) 및 제2 게이트 구조체(220)의 높이가 낮아짐으로써, 게이트 쉴드 절연 패턴(160)은 소오스/드레인 컨택(180, 280)과 게이트 구조체(120, 220) 사이의 단락을 방지할 수 있다. 또한, 소오스/드레인 컨택(180, 280)에 인접한 부분에서 제1 게이트 구조체(120) 및 제2 게이트 구조체(220)의 높이가 낮아짐으로써, 소오스/드레인 컨택(180, 280)과 게이트 구조체(120, 220) 사이의 정전 용량이 감소할 수 있다.
층간 절연막(190)은 제1 에피택셜 패턴(150) 및 제2 에피택셜 패턴(250) 상에 배치될 수 있다. 층간 절연막(190)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도시되지 않았지만, 게이트 절단 구조체(GCS)를 따라 제2 방향(D2)으로 연장되는 배선 라인이 게이트 절단 구조체(GCS) 상에 배치될 수 있다.
도 7 내지 도 11은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 7 내지 도 11은 각각 도 2의 P 부분을 확대한 도면이다. 도 7 내지 도 11을 통해, 도 3의 Q 부분과 관련된 확대 도면은 쉽게 유추할 수 있다.
도 7 및 도 8을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 게이트 쉴드 절연 패턴(160)은 제1 하부 도전성 라이너의 상면(121_US)을 전체적으로 덮을 수 있다.
도 7에서, 게이트 쉴드 절연 패턴(160)의 두께(t1)는 제1 게이트 절연막(130)의 두께(t21) 및 제1 하부 도전성 라이너(121)의 두께(t22)의 합과 같을 수 있다.
도 8에서, 게이트 쉴드 절연 패턴(160)의 두께(t1)는 제1 게이트 절연막(130)의 두께(t21) 및 제1 하부 도전성 라이너(121)의 두께(t22)의 합보다 클 수 있다. 이 때, 제1 상부 도전성 라이너(122)는 게이트 쉴드 절연 패턴의 바닥면(160_BS)의 일부를 덮을 수 있다.
도 9를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연막의 상면(130_US) 및 제1 하부 도전성 라이너의 상면(121_US)은 제1 활성 패턴의 상면(NS1_US)에 대해 평평할 수 있다.
제1 상부 도전성 라이너의 상면(122_US) 및 제1 게이트 필링막의 상면(123_US)은 제1 활성 패턴의 상면(NS1_US)에 대해 평평할 수 있다.
도시된 것과 달리, 제1 상부 도전성 라이너의 상면(122_US)은 경사면을 포함하고, 제1 게이트 필링막의 상면(123_US)은 오목한 형상을 가질 수 있다.
도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 패턴의 상면(NS1_US)으로부터 제1 하부 도전성 라이너의 상면(121_US)까지의 높이(H12)는 제1 활성 패턴의 상면(NS1_US)으로부터 제1 게이트 필링막의 상면(123_US)까지의 높이(H14)와 동일할 수 있다.
제1 활성 패턴의 상면(NS1_US)으로부터 제1 게이트 절연막의 상면(130_US)까지의 높이(H11)는 제1 활성 패턴의 상면(NS1_US)으로부터 제1 게이트 필링막의 상면(123_US)까지의 높이(H14)보다 크다. 제1 활성 패턴의 상면(NS1_US)으로부터 제1 상부 도전성 라이너의 상면(122_US)까지의 높이(H13)는 제1 활성 패턴의 상면(NS1_US)으로부터 제1 하부 도전성 라이너의 상면(121_US)까지의 높이(H12)보다 크다.
도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 패턴의 상면(NS1_US)으로부터 제1 하부 도전성 라이너의 상면(121_US)까지의 높이(H12)는 제1 활성 패턴의 상면(NS1_US)으로부터 제1 게이트 필링막의 상면(123_US)까지의 높이(H14)보다 크다.
일 예로, 제1 활성 패턴의 상면(NS1_US)으로부터 제1 상부 도전성 라이너의 상면(122_US)까지의 높이(H13)는 제1 활성 패턴의 상면(NS1_US)으로부터 제1 하부 도전성 라이너의 상면(121_US)까지의 높이(H12)보다 클 수 있다. 다른 예로, 제1 활성 패턴의 상면(NS1_US)으로부터 제1 상부 도전성 라이너의 상면(122_US)까지의 높이(H13)는 제1 활성 패턴의 상면(NS1_US)으로부터 제1 하부 도전성 라이너의 상면(121_US)까지의 높이(H12)와 동일할 수 있다. 또 다른 예로, 제1 활성 패턴의 상면(NS1_US)으로부터 제1 상부 도전성 라이너의 상면(122_US)까지의 높이(H13)는 제1 활성 패턴의 상면(NS1_US)으로부터 제1 하부 도전성 라이너의 상면(121_US)까지의 높이(H12)보다 작을 수 있다.
도 12 내지 도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 12 내지 도 14를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 캡핑 패턴(145)은 게이트 쉴드 절연 패턴의 상면(160_US)을 덮을 수 있다. 제1 게이트 캡핑 패턴(145)은 게이트 쉴드 절연 패턴의 상면(160_US)과 접촉할 수 있다.
게이트 쉴드 절연 패턴(160)은 제1 게이트 캡핑 패턴의 상면(145_US)까지 연장되지 않는다. 게이트 쉴드 절연 패턴의 상면(160_US)은 제1 게이트 캡핑 패턴의 상면(145_US)보다 낮다.
제1 게이트 캡핑 패턴(145)은 제1 게이트 스페이서(140)의 상면을 덮을 수 있다.
제1 연결 게이트 구조체(50)를 제조하는 공정 중, 게이트 쉴드 절연 패턴(160)의 일부 및 제1 게이트 스페이서(140)의 일부가 식각되어, 게이트 쉴드 절연 패턴의 상면(160_US)이 낮아질 수 있다. 이 후, 제1 게이트 캡핑 패턴(145)은 식각된 게이트 쉴드 절연 패턴의 상면(160_US)을 덮을 수 있다.
도 15 내지 도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15 내지 도 19를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 패턴의 상면(NS1_US)을 기준으로 제1 상부 도전성 라이너의 상면(122_US)은 게이트 쉴드 절연 패턴의 바닥면(160_BS)보다 낮을 수 있다. 제2 활성 패턴의 상면(NS2_US)을 기준으로 제2 상부 도전성 라이너의 상면(222_US)은 게이트 쉴드 절연 패턴의 바닥면(160_BS)보다 낮을 수 있다.
제1 상부 도전성 라이너(122)는 게이트 쉴드 절연 패턴의 제1 측벽(160_SW1)을 따라 연장되지 않는다. 제2 상부 도전성 라이너(222)는 게이트 쉴드 절연 패턴의 제1 측벽(160_SW1)을 따라 연장되지 않는다. 제1 상부 도전성 라이너(122) 및 제2 상부 도전성 라이너(222)는 게이트 쉴드 절연 패턴의 제1 측벽(160_SW1)을 덮지 않는다.
제1 상부 도전성 라이너(122)는 게이트 쉴드 절연 패턴(160) 및 제1 게이트 필링막(123) 사이에 배치되지 않는다. 제1 게이트 필링막(123)은 게이트 쉴드 절연 패턴의 제1 측벽(160_SW1)과 접촉할 수 있다. 제1 상부 도전성 라이너(122)는 제1 게이트 필링막의 상면(123_US)까지 연장되지 않는다.
제2 상부 도전성 라이너(222)는 게이트 쉴드 절연 패턴(160) 및 제2 게이트 필링막(223) 사이에 배치되지 않는다. 제2 게이트 필링막(223)은 게이트 쉴드 절연 패턴의 제1 측벽(160_SW1)과 접촉할 수 있다. 제2 상부 도전성 라이너(222)는 제2 게이트 필링막의 상면(223_US)까지 연장되지 않는다.
제1 게이트 캡핑 패턴(145)은 제1 게이트 필링막(123) 및 제2 게이트 필링막(223)과 접촉하지만, 제1 상부 도전성 라이너(122) 및 제2 상부 도전성 라이너(222)와 접촉하지 않는다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 구조체(120)의 제1 게이트 절연막(130), 제1 하부 도전성 라이너(121) 및 제1 상부 도전성 라이너(122)는 게이트 라이너 패턴으로 정의될 수 있다. 게이트 쉴드 절연 패턴(160)은 게이트 라이너 패턴의 상면(130_US, 121_US, 122_US)의 적어도 일부를 덮을 수 있다. 제1 게이트 구조체(120)의 제1 게이트 필링막(123)은 게이트 상부 패턴으로 정의될 수 있다. 제2 게이트 구조체(220)도 제1 게이트 구조체(120)와 유사하게 정의될 수 있다.
제1 활성 패턴의 상면(NS1_US)을 기준으로, 제1 게이트 절연막의 상면(130_US), 제1 하부 도전성 라이너의 상면(121_US) 및 제1 상부 도전성 라이너의 상면(122_US)은 제1 게이트 필링막의 상면(123_US)보다 낮다. 제2 활성 패턴의 상면(NS2_US)을 기준으로, 제2 게이트 절연막의 상면(230_US) 및 제2 상부 도전성 라이너의 상면(222_US)은 제2 게이트 필링막의 상면(223_US)보다 낮다.
도 18에서 제1 활성 패턴의 상면(NS1_US)으로부터 제1 상부 도전성 라이너의 상면(122_US)까지의 높이(H13)는 제1 활성 패턴의 상면(NS1_US)으로부터 제1 게이트 필링막의 상면(123_US)까지의 높이(H14)보다 작다. 제1 활성 패턴의 상면(NS1_US)으로부터 제1 상부 도전성 라이너의 상면(122_US)까지의 높이(H13)는 제1 활성 패턴의 상면(NS1_US)으로부터 제1 하부 도전성 라이너의 상면(121_US)까지의 높이(H12)보다 작다. 도시되지 않았지만, 도 18에서 제1 게이트 구조체(120) 내의 높이 관계는 도 19에 도시된 제2 게이트 구조체(220)에도 적용될 수 있음은 물론이다.
도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 20을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 절연막(130)과, 제1 하부 도전성 라이너(121)과 제1 상부 도전성 라이너(122)는 게이트 절단 구조체(GCS)의 측벽을 따라 연장되지 않는다. 제2 게이트 절연막(230) 및 제2 상부 도전성 라이너(222)는 게이트 절단 구조체(GCS)의 측벽을 따라 연장되지 않는다.
게이트 쉴드 절연 패턴(160)은 게이트 절단 구조체(GCS) 및 제1 게이트 캡핑 패턴(145) 사이에 배치되지 않는다. 한편, 게이트 쉴드 절연 패턴(160)은 제1 게이트 스페이서(140) 및 제1 게이트 캡핑 패턴(145) 사이에 배치된다. 평면적인 관점에서, 게이트 쉴드 절연 패턴(160)은 제2 방향(D2)으로 이격되고, 제1 방향(D1)으로 연장된 라인 형상을 가질 수 있다.
도 21 내지 도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 21 내지 도 24를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 게이트 캡핑 패턴(145)은 제1 게이트 절연막(130)과, 제2 게이트 절연막(230)과, 제1 하부 도전성 라이너(121)와 접촉할 수 있다.
다르게 설명하면, 제1 게이트 캡핑 패턴(145)은 제1 게이트 절연막의 상면(도 5의 130_US)과, 제2 게이트 절연막의 상면(도 6의 230_US)과, 제1 하부 도전성 라이너(도 5의 121_US)을 덮을 수 있다. 즉, 제1 게이트 캡핑 패턴(145)은 게이트 라이너 패턴의 상면(130_US, 121_US)의 적어도 일부를 덮을 수 있다.
제1 게이트 캡핑 패턴(145)은 수평부(145H)와, 수직부(145V)를 포함할 수 있다. 제1 게이트 캡핑 패턴의 수평부(145H)는 제1 게이트 필링막(123)의 상면 및 제2 게이트 필링막(223)의 상면을 덮을 수 있다. 제1 게이트 캡핑 패턴의 수직부(145V)는 제1 게이트 스페이서(140) 및 제1 상부 도전성 라이너(122) 사이로 연장될 수 있다. 제1 게이트 캡핑 패턴의 수직부(145V)는 제1 게이트 스페이서(140) 및 제2 상부 도전성 라이너(222) 사이로 연장될 수 있다. 제1 게이트 캡핑 패턴의 수직부(145V)는 게이트 절단 구조체(GCS) 및 제1 상부 도전성 라이너(122) 사이로 연장될 수 있다.
도 23에서, 게이트 절단 구조체(GCS) 및 제1 상부 도전성 라이너(122) 사이의 공간은 제1 게이트 캡핑 패턴(145)에 의해 전체적으로 채워질 수 있다.
도 24에서, 제1 게이트 캡핑 패턴의 수직부(145V)는 에어갭(AG)을 포함할 수 있다. 도시되지 않았지만, 제1 게이트 스페이서(140) 및 제1 상부 도전성 라이너(122) 사이의 제1 게이트 캡핑 패턴의 수직부(145V)는 에어갭(AG)을 포함할 수 있다. 제1 게이트 스페이서(140) 및 제2 상부 도전성 라이너(222) 사이의 제1 게이트 캡핑 패턴의 수직부(145V)는 에어갭(AG)을 포함할 수 있다.
도 25 내지 도 27은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 25 내지 도 27을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 게이트 구조체(220)은 제2 게이트 절연막(230) 및 제2 상부 도전성 라이너(222) 사이에 배치된 제2 하부 도전성 라이너(221)을 더 포함할 수 있다. 또한, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 기판(100)으로부터 돌출된 핀형 패턴일 수 있다.
제1 활성 패턴(AP1)의 일부 및 제2 활성 패턴(AP2)의 일부는 제1 필드 절연막(105)의 상면보다 위로 돌출될 수 있다.
제1 연결 게이트 구조체(50)는 제1 필드 절연막(105)의 상면보다 위로 돌출된 제1 활성 패턴(AP1)의 일부 및 제2 활성 패턴(AP2)의 일부를 덮을 수 있다. 예를 들어, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에, 핀 트렌치(FT)보다 깊은 딥 트렌치(DT)가 배치될 수 있다.
도시된 것과 달리, 일 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에, 깊은 트렌치(DT)가 형성되지 않을 수 있다. 다른 예로, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에, 제1 필드 절연막(105)에 의해 상면이 덮이는 더미 핀 패턴이 배치될 수도 있다.
딥 트렌치(DT)에 의해 정의된 활성 영역 내에, 하나의 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 하부 도전성 라이너(221)는 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 하부 도전성 라이너(221)는 제2 게이트 절연막(230) 상에 형성될 수 있다. 제2 하부 도전성 라이너(121)는 제1 필드 절연막(105)의 상면보다 위에 배치된 제2 활성 패턴(AP2)의 프로파일을 따라 배치될 수 있다.
제2 하부 도전성 라이너(221)는 제1 하부 도전성 라이너(121)와 제1 필드 절연막(105)의 상면 상에서 직접 접촉할 수 있다. 예를 들어, 제1 하부 도전성 라이너(121)의 두께(t31)은 제2 하부 도전성 라이너(221)의 두께(t32)보다 클 수 있다. 제2 하부 도전성 라이너(221)와 제1 하부 도전성 라이너(121) 사이의 경계에, 계단 형상이 형성될 수 있다. 제2 하부 도전성 라이너(221)와 제1 하부 도전성 라이너(121) 사이에 정의된 계단은 제1 게이트 구조체(120)와 제2 게이트 구조체(220) 사이의 경계면에 위치할 수 있다.
제2 하부 도전성 라이너(221)는 제1 하부 도전성 라이너(121)과 동일한 물질을 포함한다.
도 27에서, 게이트 쉴드 절연 패턴(160)은 서로 다른 두께의 하부 도전성 라이너(121, 221)의 상면 상에 배치될 수 있다. 다르게 설명하면, 제1 하부 도전성 라이너(121)의 두께(t31)와 제2 하부 도전성 라이너(221)의 두께(t32)는 다르지만, 제1 하부 도전성 라이너(121)의 상면 상의 게이트 쉴드 절연 패턴(160)의 두께(t1)는 제2 하부 도전성 라이너(221)의 상면 상의 게이트 쉴드 절연 패턴(160)의 두께(t1)와 동일하다.
도 28 내지 도 30은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 참고적으로, 도 28은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 29 및 도 30은 도 28의 D - D 및 E - E를 따라 절단한 단면도이다.
도 28의 제1 영역(I)에 도시된 제1 활성 패턴(AP1), 제2 활성 패턴(AP2) 및 제1 연결 게이트 구조체(50)는 도 1 내지 도 27을 이용하여 설명한 것과 실질적으로 동일할 수 있다. 또한, 도 16의 A - A 및 C - C를 따라 절단한 단면도는 도 2 내지 도 27에서 설명된 도면 중 하나와 실질적으로 동일할 수 있다. 따라서, 이하의 설명은 도 28의 제2 영역(II)와, 도 29 및 도 30을 중심으로 설명한다.
또한, 도 28의 제4 활성 패턴(AP4)에서, 제5 방향(D5)으로 절단한 단면도는 도시되지 않았지만, 본 발명의 기술분야에 속한 통상의 기술자는 도 2 내지 도 27에 도시된 내용을 통해 단면도를 유추할 수 있음은 물론이다.
도 28 및 도 30을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 영역(I)에 배치된 제1 활성 패턴(AP1), 제2 활성 패턴(AP2) 및 제1 연결 게이트 구조체(50)와, 제2 영역(II)에 배치된 제3 활성 패턴(AP3), 제4 활성 패턴(AP4) 및 제2 연결 게이트 구조체(60)를 포함할 수 있다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I) 및 제2 영역(II)은 각각 로직 영역, SRAM 영역 및 I/O 영역 중 하나일 수 있다. 일 예로, 제1 영역(I) 및 제2 영역(II)은 서로 동일한 영역일 수 있다. 다른 예로, 제1 영역(I) 및 제2 영역(II)은 서로 다른 영역일 수 있다.
제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)은 기판(100) 상에 배치될 수 있다. 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)은 각각 제5 방향(D5)으로 길게 연장될 수 있다. 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4)은 제4 방향(D4)으로 서로 간에 인접할 수 있다. 제3 활성 패턴(AP3)은 PMOS가 형성되는 영역일 수 있고, 제4 활성 패턴(AP4)은 NMOS가 형성되는 영역일 수 있다.
제3 활성 패턴(AP3)은 제3 하부 패턴(BP3)과, 복수의 제3 시트 패턴(NS3)을 포함할 수 있다. 제4 활성 패턴(AP4)은 제4 하부 패턴(BP4)과, 복수의 제4 시트 패턴(NS4)을 포함할 수 있다. 제3 하부 패턴(BP3)은 제4 하부 패턴(BP4)과 제4 방향(D4)으로 이격될 수 있다. 제3 하부 패턴(BP3) 및 제4 하부 패턴(BP4)은 제5 방향(D5)으로 연장되는 핀 트렌치(FT)에 의해 분리될 수 있다.
복수의 제3 시트 패턴(NS3)은 제3 하부 패턴(BP3) 상에 배치될 수 있다. 복수의 제3 시트 패턴(NS3)은 제3 하부 패턴(BP3)과 제3 방향(D3)으로 이격될 수 있다. 복수의 제4 시트 패턴(NS4)은 제4 하부 패턴(BP4) 상에 배치될 수 있다. 복수의 제4 시트 패턴(NS4)는 제4 하부 패턴(BP4)과 제3 방향(D3)으로 이격될 수 있다.
제2 필드 절연막(106)은 기판(100) 상에 형성될 수 있다. 제2 필드 절연막(106)은 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4) 사이의 기판(100) 상에 배치될 수 있다. 제2 필드 절연막(106)는 제3 하부 패턴(BP3) 및 제4 하부 패턴(BP4) 사이에 배치될 수 있다. 제2 필드 절연막(106)은 제3 하부 패턴(BP3)의 측벽 및 제4 하부 패턴(BP4)의 측벽을 덮을 수 있다. 제2 필드 절연막(106)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
제2 연결 게이트 구조체(60)는 기판(100) 상에 형성될 수 있다. 제2 연결 게이트 구조체(60)는 제2 필드 절연막(106) 상에 배치될 수 있다. 제2 연결 게이트 구조체(60)는 제3 활성 패턴(AP3), 제4 활성 패턴(AP4) 및 제2 필드 절연막(106)과 교차할 수 있다. 제2 연결 게이트 구조체(60)는 제4 방향(D4)으로 길게 연장될 수 있다. 제4 방향(D4)은 제5 방향(D5)과 직교하는 방향일 수 있다.
제2 연결 게이트 구조체(60)는 제3 하부 패턴(BP3) 및 제4 하부 패턴(BP4)와 교차할 수 있다. 제2 연결 게이트 구조체(60)는 각각의 제3 시트 패턴(NS3) 및 각각의 제4 시트 패턴(NS4)을 감쌀 수 있다.
예를 들어, 제2 연결 게이트 구조체(60)의 제5 방향(D5)으로 폭(W2)는 제1 연결 게이트 구조체(50)의 제2 방향(D2)으로 폭(W1)보다 크다.
제2 연결 게이트 구조체(60)는 제3 게이트 구조체(320)와, 제4 게이트 구조체(420)를 포함할 수 있다. 제3 게이트 구조체(320)는 p형 게이트 구조체이고, 제4 게이트 구조체(420)는 n형 게이트 구조체일 수 있다.
제3 게이트 구조체(320)는 제3 활성 패턴(AP3) 상에 형성될 수 있다. 제3 게이트 구조체(320)는 제3 활성 패턴(AP3)과 교차할 수 있다. 제3 게이트 구조체(320)는 제3 하부 패턴(BP3)과 교차할 수 있다. 제3 게이트 구조체(320)는 각각의 제3 시트 패턴(NS3)을 감쌀 수 있다.
제4 게이트 구조체(420)는 제4 활성 패턴(AP4) 상에 형성될 수 있다. 제4 게이트 구조체(420)는 제4 활성 패턴(AP4)과 교차할 수 있다. 제4 게이트 구조체(420)는 제4 하부 패턴(BP4)과 교차할 수 있다. 제4 게이트 구조체(420)는 각각의 제4 시트 패턴(NS4)을 감쌀 수 있다.
제2 p형 트랜지스터(20p)는 제3 게이트 구조체(320)와 제3 활성 패턴(AP3)이 교차하는 영역에 정의되고, 제2 n형 트랜지스터(20n)는 제4 게이트 구조체(420)와 제4 활성 패턴(AP4)이 교차하는 영역에 정의될 수 있다.
제2 연결 게이트 구조체(60)는 제2 연결 게이트 절연막(330, 430)과, 제3 하부 도전성 라이너(321)와, 제2 연결 상부 도전성 라이너(322, 422)와, 제2 연결 게이트 필링막(323, 423)을 포함할 수 있다.
제3 게이트 구조체(320)는 제3 게이트 절연막(330)과, 제3 하부 도전성 라이너(321)와, 제3 상부 도전성 라이너(322)와, 제3 게이트 필링막(323)을 포함할 수 있다. 제4 게이트 구조체(420)는 제4 게이트 절연막(430)과, 제4 상부 도전성 라이너(422)와, 제4 게이트 필링막(423)을 포함할 수 있다.
제3 게이트 구조체(320) 및 제4 게이트 구조체(420)은 도 1 내지 도 6을 이용하여 설명한 제1 게이트 구조체(120) 및 제2 게이트 구조체(220)에 관한 설명과 실질적으로 동일할 수 있으므로, 중복되는 부분은 생략한다.
제3 에피택셜 패턴(350)은 제3 하부 패턴(BP3) 상에 배치될 수 있다. 도시되지 않았지만, 제4 하부 패턴(BP4) 상에도, 에피택셜 패턴이 배치될 수 있다.
제2 게이트 스페이서(340)는 제2 연결 게이트 구조체(60)의 측벽 상에 배치될 수 있다. 제2 게이트 스페이서(340)는 제2 연결 게이트 구조체(60)의 장측벽을 따라 연장될 수 있다.
제2 게이트 캡핑 패턴(345)은 제2 연결 게이트 구조체(60) 상에 배치될 수 있다. 제2 게이트 캡핑 패턴(345)은 제3 게이트 구조체의 상면(320_US)을 전체적으로 덮을 수 있다. 제2 게이트 캡핑 패턴의 상면(345_US)은 층간 절연막(190)의 상면 및 게이트 절단 구조체(GCS)의 상면과 동일 평면에 놓일 수 있다.
제3 게이트 구조체의 상면(320_US)은 제3 게이트 절연막(330)의 상면과, 제3 하부 도전성 라이너(321)의 상면과, 제3 상부 도전성 라이너(322)의 상면과, 제3 게이트 필링막(323)의 상면을 포함할 수 있다. 예를 들어, 제3 게이트 구조체의 상면(320_US)은 오목한 형상을 가질 수 있다. 제3 활성 패턴(AP3)의 상면을 기준으로, 제3 게이트 절연막(330)의 상면은 제3 하부 도전성 라이너(321)의 상면보다 높을 수 있다. 제3 하부 도전성 라이너(321)의 상면은 제3 상부 도전성 라이너(322)의 상면보다 높을 수 있다. 제3 상부 도전성 라이너(322)의 상면은 제3 게이트 필링막(323)의 상면보다 높을 수 있다.
예를 들어, 제2 게이트 캡핑 패턴(345)은 제3 게이트 절연막(330)의 상면, 제3 하부 도전성 라이너(321)의 상면, 제3 상부 도전성 라이너(322)의 상면 및 제3 게이트 필링막(323)의 상면과 접촉할 수 있다.
제4 게이트 구조체(420)의 상면에 관한 내용은 제3 게이트 구조체의 상면(320_US)에 관한 내용과 실질적으로 동일할 수 있으므로, 이하 생략한다.
도 31 내지 도 46은 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 31, 도 33, 도 35, 도 37, 도 39, 도 41, 도 43 및 도 45는 도 1의 A - A를 따라 절단한 중간단계 도면들이다. 도 32, 도 34, 도 36, 도 38, 도 40, 도 42, 도 44 및 도 46은 도 1의 C - C를 따라 절단한 중간단계 도면들이다.
도 31 및 도 32를 참고하면, 기판(100) 상에, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)과 교차하는 게이트 트렌치(50t)가 형성될 수 있다.
게이트 트렌치(50t)는 제1 게이트 스페이서(140)에 의해 정의될 수 있다.
게이트 트렌치(50t)를 형성하는 동안, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)가 형성될 수 있다. 좀 더 구체적으로, 게이트 트렌치(50t)를 형성하는 동안, 제1 하부 패턴(BP1)에 이격된 제1 시트 패턴(NS1)과, 제2 하부 패턴(BP2)에 이격된 제2 시트 패턴(NS2)은 형성될 수 있다.
도 33 및 도 34를 참고하면, 프리(pre) 게이트 절연막(130p) 및 하부 게이트 도전막(121p)은 게이트 트렌치(50t)의 측벽 및 바닥면을 따라 순차적으로 형성될 수 있다.
프리 게이트 절연막(130p)은 제1 필드 절연막(105)의 상면과, 제1 하부 패턴(BP1)의 상면과, 제2 하부 패턴(BP2)의 상면을 따라 연장될 수 있다. 프리 게이트 절연막(130p)은 제1 시트 패턴(NS1)의 둘레 및 제2 시트 패턴(NS2)의 둘레를 따라 형성될 수 있다.
하부 게이트 도전막(121p)은 프리 게이트 절연막(130p) 상에 형성될 수 있다. 하부 게이트 도전막(121p)은 제1 하부 패턴(BP1) 및 제1 시트 패턴(NS1) 사이의 공간과, 인접하는 제1 시트 패턴(NS1) 사이의 공간을 전체적으로 채울 수 있다. 또한, 하부 게이트 도전막(121p)은 제2 하부 패턴(BP2) 및 제2 시트 패턴(NS2) 사이의 공간과, 인접하는 제2 시트 패턴(NS2) 사이의 공간을 전체적으로 채울 수 있다.
도 35 및 도 36을 참고하면, 하부 게이트 도전막(121p) 상에, 희생 패턴(70)이 형성될 수 있다.
희생 패턴(70)은 게이트 트렌치(50t)의 일부를 채울 수 있다. 희생 패턴(70)은 예를 들어, ACL(Amorphous Carbon Layer), SOH(Spin On Hardmask) 또는 감광막(PR) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 37 및 도 38을 참고하면, 희생 패턴(70)을 이용하여, 희생 패턴(70)의 상면보다 위로 돌출된 프리 게이트 절연막(130p) 및 하부 게이트 도전막(121p)이 제거될 수 있다.
이를 통해, 게이트 트렌치(50t) 내에, 제1 게이트 절연막(130), 제2 게이트 절연막(230), 제1 하부 도전성 라이너(121) 및 제2 하부 도전성 라이너(221)이 형성될 수 있다.
제1 게이트 절연막(130)의 상면 및 제1 하부 도전성 라이너(121)의 상면은 경사면을 포함할 수 있다. 제2 게이트 절연막(230)의 상면 및 제2 하부 도전성 라이너(221)의 상면은 경사면을 포함할 수 있다.
도 39 내지 도 42를 참고하면, 제1 게이트 절연막의 상면(130_US) 및 제1 하부 도전성 라이너의 상면(121_US) 상에, 게이트 쉴드 절연 패턴(160)이 형성될 수 있다. 게이트 쉴드 절연 패턴(160)은 제2 게이트 절연막의 상면(230_US) 및 제2 하부 도전성 라이너의 상면(221_US) 상에 형성될 수 있다.
게이트 쉴드 절연 패턴(160)은 게이트 트렌치(50t)의 측벽을 따라 연장될 수 있다. 게이트 쉴드 절연 패턴(160)은 제1 게이트 스페이서(140)의 측벽의 일부 및 게이트 절단 구조체(GCS)의 측벽의 일부 상에 형성될 수 있다.
이어서, 게이트 트렌치(50t) 내의 희생 패턴(70)이 제거될 수 있다.
도시되지 않았지만, 희생 패턴(70)을 제거한 후, 게이트 트렌치(50t)의 일부를 채우는 마스크 패턴이 형성될 수 있다. 마스크 패턴은 제1 활성 패턴(AP1)과 제3 방향(D3)으로 중첩되지만, 제2 활성 패턴(AP2)과 제3 방향(D3)으로 중첩되지 않는다. 마스크 패턴은 제1 하부 도전성 라이너(121)은 덮지만, 제2 하부 도전성 라이너(221)는 덮지 않는다.
마스크 패턴을 이용하여, 제2 하부 도전성 라이너(221)가 제거될 수 있다.
이어서, 마스크 패턴은 제거될 수 있다.
도 43 및 도 44를 참고하면, 제1 하부 도전성 라이너(121) 및 게이트 쉴드 절연 패턴(160) 상에, 상부 게이트 도전막(122p) 및 프리 게이트 필링막(123p)이 형성될 수 있다.
상부 게이트 도전막(122p)은 제1 하부 도전성 라이너(121) 및 제2 게이트 절연막(230)을 따라 연장될 수 있다. 상부 게이트 도전막(122p)는 게이트 쉴드 절연 패턴(160)의 측벽을 따라 연장된다. 상부 게이트 도전막(122p)는 게이트 쉴드 절연 패턴(160)의 측벽을 덮는다.
프리 게이트 필링막(123p)은 상부 게이트 도전막(122p) 상에 형성될 수 있다. 프리 게이트 필링막(123p)은 게이트 트렌치(50t)를 채울 수 있다.
도 45 및 도 46을 참고하면, 프리 게이트 필링막(123p) 및 상부 게이트 도전막(122p)의 일부를 제거하여, 제1 상부 도전성 라이너(122), 제2 상부 도전성 라이너(222), 제1 게이트 필링막(123) 및 제2 게이트 필링막(223)이 형성될 수 있다.
이어서, 도 2 내지 도 4를 참고하면, 제1 게이트 필링막(123) 및 제2 게이트 필링막(223) 상에, 제1 게이트 캡핑 패턴(145)이 형성될 수 있다.
제1 게이트 캡핑 패턴(145)은 제1 연결 게이트 구조체(50)가 형성되고 남은 게이트 트렌치(50t)를 채울 수 있다.
도시된 것과 달리, 제1 게이트 캡핑 패턴(145)를 제거하기 전에, 게이트 쉴딩 절연 패턴(160)이 제거될 수 있다. 이와 같은 경우, 제1 게이트 캡핑 패턴(145)은 게이트 쉴딩 절연 패턴(160)이 제거된 공간도 채울 수 있다. 게이트 쉴딩 절연 패턴(160)이 제거될 경우, 게이트 쉴딩 절연 패턴(160)은 실리콘 산화물 또는 실리콘 산화물보다 유전 상수가 작은 저유전율 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
BP: 하부 패턴 NS: 시트 패턴
50, 60, 120, 220: 게이트 구조체 160: 게이트 쉴딩 절연 패턴

Claims (20)

  1. 제1 방향으로 연장된 활성 패턴;
    상기 활성 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되고, 게이트 절연막 및 게이트 필링막을 포함하는 게이트 구조체;
    상기 게이트 구조체의 측벽 상에, 상기 제2 방향으로 연장된 게이트 스페이서;
    상기 게이트 스페이서의 측벽 상에 배치되고, 상기 게이트 절연막의 상면을 덮고, 절연 물질을 포함하는 게이트 쉴드 절연 패턴; 및
    상기 게이트 구조체 상에, 상기 게이트 필링막의 상면을 덮는 게이트 캡핑 패턴을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 게이트 구조체는 상기 게이트 필링막 및 상기 게이트 절연막 사이에 배치된 하부 도전성 라이너를 더 포함하고,
    상기 게이트 쉴드 절연 패턴은 상기 하부 도전성 라이너의 상면의 적어도 일부를 덮는 반도체 장치.
  3. 제2 항에 있어서,
    상기 게이트 쉴드 절연 패턴의 두께는 상기 게이트 절연막의 두께 및 상기 하부 도전성 라이너의 두께의 합보다 작은 반도체 장치.
  4. 제2 항에 있어서,
    상기 게이트 쉴드 절연 패턴의 두께는 상기 게이트 절연막의 두께 및 상기 하부 도전성 라이너의 두께의 합과 동일한 반도체 장치.
  5. 제2 항에 있어서,
    상기 게이트 구조체는 상기 하부 도전성 라이너 및 상기 게이트 필링막 사이에 배치된 상부 도전성 라이너를 더 포함하고,
    상기 상부 도전성 라이너의 일부는 상기 게이트 필링막 및 상기 게이트 쉴드 절연 패턴 사이로 연장된 반도체 장치.
  6. 제2 항에 있어서,
    상기 게이트 구조체는 상기 하부 도전성 라이너 및 상기 게이트 필링막 사이에 배치된 상부 도전성 라이너를 더 포함하고,
    상기 상부 도전성 라이너의 상면은 상기 게이트 쉴드 절연 패턴의 바닥면보다 낮은 반도체 장치.
  7. 제1 항에 있어서,
    상기 게이트 구조체는 상기 게이트 필링막 및 상기 게이트 절연막 사이에 배치된 도전성 라이너를 더 포함하고,
    상기 도전성 라이너는 상기 게이트 쉴드 절연 패턴의 바닥면 및 상기 게이트 쉴드 절연 패턴의 측벽을 따라 연장된 반도체 장치.
  8. 제1 항에 있어서,
    상기 활성 패턴의 상면을 기준으로, 상기 게이트 절연막의 상면은 상기 게이트 필링막의 상면보다 낮은 반도체 장치.
  9. 제1 항에 있어서,
    상기 게이트 캡핑 패턴은 상기 게이트 쉴드 절연 패턴의 상면을 덮는 반도체 장치.
  10. 제1 항에 있어서,
    상기 게이트 쉴드 절연 패턴은 상기 게이트 절연막 및 상기 게이트 스페이서의 사이에 배치되지 않는 반도체 장치.
  11. 제1 항에 있어서,
    상기 활성 패턴은 핀형 패턴을 포함하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 활성 패턴은 상기 핀형 패턴 상에, 상기 핀형 패턴과 이격된 시트 패턴을 더 포함하는 반도체 장치.
  13. 기판의 제1 영역에 제1 방향으로 연장되고, 제1 게이트 절연막 및 제1 게이트 필링막을 포함하는 제1 게이트 구조체;
    상기 기판의 제2 영역에 제2 방향으로 연장되고, 제2 게이트 절연막 및 제2 게이트 필링막을 포함하는 제2 게이트 구조체;
    상기 제1 게이트 구조체의 측벽 상에, 상기 제1 방향으로 연장된 제1 게이트 스페이서;
    상기 제2 게이트 구조체의 측벽 상에, 상기 제2 방향으로 연장된 제2 게이트 스페이서;
    상기 제1 게이트 스페이서의 측벽 상에 배치되고, 상기 제1 게이트 절연막의 상면을 덮고, 절연 물질을 포함하는 게이트 쉴드 절연 패턴;
    상기 제1 게이트 구조체 상에, 상기 제1 게이트 필링막의 상면을 덮는 제1 게이트 캡핑 패턴; 및
    상기 제2 게이트 구조체 상에, 상기 제2 게이트 구조체의 상면을 덮는 제2 게이트 캡핑 패턴을 포함하고,
    상기 제1 게이트 구조체의 상기 제1 방향과 수직인 제3 방향으로의 폭은 상기 제2 게이트 구조체의 상기 제2 방향과 수직인 제4 방향으로의 폭보다 작은 반도체 장치.
  14. 제13 항에 있어서,
    상기 제1 게이트 캡핑 패턴은 상기 제1 게이트 절연막과 접촉하지 않고,
    상기 제2 게이트 캡핑 패턴은 상기 제2 게이트 절연막과 접촉하는 반도체 장치.
  15. 제13 항에 있어서,
    상기 제1 게이트 구조체는 상기 제1 게이트 필링막 및 상기 제1 게이트 절연막 사이에 배치된 도전성 라이너를 더 포함하고,
    상기 게이트 쉴드 절연 패턴은 상기 도전성 라이너의 상면의 적어도 일부를 덮는 반도체 장치.
  16. 제1 방향으로 핀형 패턴과, 상기 핀형 패턴 상의 시트 패턴을 포함한 활성 패턴;
    상기 활성 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되고, 게이트 절연막 및 게이트 필링막을 포함하는 게이트 구조체;
    상기 게이트 구조체의 측벽 상에, 상기 제2 방향으로 연장된 게이트 스페이서;
    상기 게이트 스페이서의 측벽의 일부 상에 배치되고, 상기 게이트 절연막의 상면을 덮고, 절연 물질을 포함하는 게이트 쉴드 절연 패턴; 및
    상기 게이트 구조체 상에, 상기 게이트 필링막의 상면을 덮고, 상기 게이트 절연막의 상면과 비접촉하는 게이트 캡핑 패턴을 포함하고,
    상기 시트 패턴의 상면을 기준으로, 상기 게이트 절연막의 상면은 상기 게이트 필링막의 상면보다 낮은 반도체 장치.
  17. 제16 항에 있어서,
    상기 게이트 구조체는 상기 게이트 필링막 및 상기 게이트 절연막 사이에 배치된 도전성 라이너를 더 포함하고,
    상기 게이트 쉴드 절연 패턴은 상기 도전성 라이너의 상면의 적어도 일부를 덮는 반도체 장치.
  18. 제16 항에 있어서,
    상기 게이트 구조체는 상기 게이트 필링막 및 상기 게이트 절연막 사이에 배치된 도전성 라이너를 더 포함하고,
    상기 도전성 라이너는 상기 게이트 쉴드 절연 패턴의 바닥면 및 상기 게이트 쉴드 절연 패턴의 측벽을 따라 연장된 반도체 장치.
  19. 제1 방향으로 연장된 활성 패턴;
    상기 활성 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되고, 게이트 라이너 패턴 및 게이트 상부 패턴을 포함하는 게이트 구조체로, 상기 게이트 라이너 패턴은 게이트 절연막과 하부 도전성 라이너를 포함하고, 상기 게이트 상부 패턴은 상부 도전성 라이너 및 게이트 필링막을 포함하는 게이트 구조체;
    상기 게이트 구조체의 측벽 상에, 상기 제2 방향으로 연장된 게이트 스페이서; 및
    상기 게이트 구조체 상에, 상기 게이트 필링막의 상면을 덮는 게이트 캡핑 패턴을 포함하고,
    상기 게이트 라이너 패턴의 상면은 경사면을 포함하고,
    상기 게이트 상부 패턴의 상면은 오목한(concave) 형상을 갖고,
    상기 게이트 라이너 패턴의 상면은 제1 단차를 갖고,
    상기 게이트 상부 패턴의 상면은 상기 제1 단차보다 큰 제2 단차를 갖는 반도체 장치.
  20. 활성 패턴 상에, 상기 활성 패턴과 교차하고, 게이트 스페이서에 의해 정의된 게이트 트렌치를 형성하고,
    상기 게이트 트렌치의 측벽 및 바닥면을 따라 프리 게이트 절연막 및 하부 게이트 도전막을 순차적으로 형성하고,
    상기 하부 게이트 도전막 상에, 상기 게이트 트렌치의 일부를 채우는 희생 패턴을 형성하고,
    상기 희생 패턴의 상면보다 위로 돌출된 상기 프리 게이트 절연막 및 상기 하부 게이트 도전막을 제거하여, 게이트 절연막 및 하부 도전성 라이너를 형성하고,
    상기 게이트 절연막의 상면 및 상기 하부 도전성 라이너의 상면 상에, 상기 게이트 트렌치의 측벽을 따라 연장된 게이트 쉴드 절연 패턴을 형성하고,
    상기 희생 패턴을 제거한 후, 상기 하부 도전성 라이너 및 상기 게이트 쉴드 절연 패턴 상에, 상기 게이트 트렌치를 채우는 프리 게이트 필링막을 형성하고,
    상기 프리 게이트 필링막의 일부를 제거하여, 게이트 필링막을 형성하고,
    상기 게이트 필링막 상에, 게이트 캡핑 패턴을 형성하는 것을 포함하는 반도체 장치 제조 방법.
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