CN114127913A - 用于改进3d逻辑和存储器电路的有不同晶体管架构的多个晶体管平面 - Google Patents

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Abstract

在多个晶体管平面上进行晶体管类型集合的微制造，其中，HV(高压晶体管)和LV(低压晶体管)堆叠体都设计在单个衬底上。由于高压晶体管需要更高的漏极‑源极电压(Yds)、更高的栅极电压(Vg)、以及因此更高的Vt(阈值电压)和相对更厚的3D栅极氧化物厚度，因此如本文所述制作的电路为用于NMOS和PMOS的低压器件和高压器件(具有多个不同的栅极氧化物厚度值)提供了多个不同的阈值电压器件，以实现3D器件的多个晶体管平面。

Description

用于改进3D逻辑和存储器电路的有不同晶体管架构的多个晶 体管平面
相关申请的交叉引用
本申请要求于2019年7月8日提交的美国临时专利申请序列号62/871,248和2019年12月18日提交的美国专利申请序列号16/718,339的提交日期的优先权和权益，这些专利申请通过援引以其全部内容并入本文。
发明背景
技术领域
本披露内容涉及包括半导体器件、晶体管和集成电路在内的微电子器件，包括具有不同阈值电压Vt的纳米沟道的微制造方法。
背景技术
在制作半导体器件时(尤其是在微观尺度上)，执行各种制造工艺，比如成膜沉积、刻蚀掩模创建、图案化、材料刻蚀和去除以及掺杂处理。重复执行这些工艺以在衬底上形成期望的半导体器件元件。从历史上看，已经利用微制造在一个平面上创建晶体管，并在有源器件平面上方形成布线/金属化层，并且因此，这被表征为二维(2D)电路或2D制造。虽然微缩工作已经极大地增加了2D电路中每单位面积的晶体管数量，但是随着微缩进入纳米级半导体器件制造节点，微缩工作也将面临更大的挑战。半导体器件制造商已经表达出对晶体管堆叠在彼此顶部之上的三维(3D)半导体电路的期望。
3D集成(即多个器件的竖直堆叠)旨在通过在体积而非面积方面增大晶体管密度来克服平面器件中所经历的微缩限制。虽然随着3D NAND的采用，闪速存储器行业已经成功示范并且实施了器件堆叠，但是器件堆叠应用于随机逻辑设计要困难得多。用于逻辑芯片(CPU(中央处理单元)、GPU(图形处理单元)、FPGA(现场可编程门阵列)、SoC(片上系统))的3D集成在许多应用中处于开发中。
因此，本披露内容的一个目的是提供用于在多个晶体管平面上形成晶体管类型集合的架构和方法。
发明内容
因此，本披露内容的各方面描述了用于在多个晶体管平面上形成晶体管类型集合的架构和方法。许多晶体管电路设计都需要HV(高压晶体管)和LV(低压晶体管)两者来集成所有CMOS(互补金属氧化物半导体)逻辑电路和元件。通常，高压晶体管需要更高的漏极-源极电压(Vds)、更高的栅极电压(Vg)、以及因此更高的Vt(阈值电压)和相对更厚的栅极氧化物厚度。此外，相对于低压器件而言，高压器件需要更高的功率要求。如本文所述制作的电路可以为NMOS和PMOS的低压器件和高压器件(具有多个不同的栅极氧化物厚度值)提供多个不同的Vt器件，以实现3D器件的多个晶体管平面。
示例性实施例包括一种微制造方法。接收具有用于全环绕栅极场效应晶体管器件的沟道的衬底。这些沟道包括彼此相邻定位的沟道竖直堆叠体，其中，各个沟道在源极/漏极区之间水平地延伸。在这些沟道竖直堆叠体中，至少一个沟道位于第二沟道上方。在这些沟道上沉积电介质至第一预定厚度。该电介质被沉积在这些沟道的截面周围。用第一刻蚀掩模掩蔽这些沟道的第一部分，使这些沟道的第二部分未被覆盖。从这些沟道的第二部分去除所沉积的电介质。去除该第一刻蚀掩模，以便露出这些沟道。在这些沟道上沉积高k材料。该高k材料被沉积在这些沟道的截面周围。与使用这些沟道的第二部分的场效应晶体管相比，使用这些沟道的第一部分的场效应晶体管具有更大的阈值电压。
在另一个示例性实施例中，在沉积氧化物和高k材料之前对这些沟道进行等离子体掺杂。
为了清楚起见，已经提出了本文所述的不同步骤的讨论顺序。一般来说，这些步骤可以以任何合适的顺序执行。此外，尽管可能在本披露内容的不同地方讨论了本文中的每个不同特征、技术、构型等，但是旨在每个概念可以彼此独立地或彼此组合地执行。因此，可以以许多不同的方式来实施和看待本发明。
应注意的是，本发明内容部分并未指明本披露内容或要求保护的发明的所有实施例和/或递增的新颖方面。相反，本发明内容仅提供了对不同实施例以及与常规技术相比的新颖性对应点的初步讨论。在如下文进一步讨论的本披露内容的具体实施方式部分和相应附图中呈现了本发明和实施例的附加细节和/或可能的观点。
以上对说明性实施例的一般描述及下面对其的详细描述仅是本披露内容的教导的示例性方面，而不是限制性的。
附图说明
通过参考以下在结合附图考虑时的具体实施方式，由于本发明变得更好理解而将容易获得对本发明及其许多附带优点的更完整的理解，在附图中：
图1是根据某些实施例的3D晶体管阵列的截面。
图2展示了根据某些实施例的第一氧化物在3D晶体管阵列的沟道上的沉积。
图3示出了根据某些实施例的对高压晶体管的掩蔽。
图4示出了根据某些实施例的对未覆盖沟道的各向同性刻蚀。
图5A展示了根据某些实施例的界面电介质层在所有沟道上的沉积。
图5B描绘了图5A的放大部分。
图6是根据某些实施例的3D晶体管阵列的截面。
图7展示了根据某些实施例的、根据某些实施例的第一栅极氧化物在3D晶体管阵列的所有沟道上的沉积。
图8展示了根据某些实施例的高k材料在第一栅极氧化物上方的沉积。
图9展示了根据某些实施例的、根据某些实施例的第二栅极氧化物在高k材料上方的沉积。
图10是根据某些实施例的对高压晶体管进行掩蔽的图示。
图11展示了根据某些实施例的对第二栅极氧化物的刻蚀。
图12A展示了根据某些实施例的去除了对高压晶体管的掩蔽后的GAA晶体管阵列。
图12B描绘了图12A的放大部分。
图13是根据某些实施例的将PFET晶体管掩蔽后的3D晶体管阵列的截面。
图14展示了根据某些实施例的将PFET晶体管掩蔽后对NFET晶体管的等离子体掺杂。
图15展示了根据某些实施例的将NFET晶体管掩蔽后对PFET晶体管的等离子体掺杂。
图16展示了具有经掺杂的NFET沟道和PFET沟道的3D晶体管阵列。
图17展示了在图16的纳米沟道上沉积的电介质层。
具体实施方式
在附图中，相同的附图标记在所有这几个视图中表示相同或相应的部分。进一步，如本文所使用的，除非另有说明，否则词语“一个(a/an)”等通常带有“一个或多个”的含义。除非另有规定或展示示意性结构或流程图，否则附图通常不按比例绘制。
此外，术语“大约”、“近似”、“约”和类似术语通常是指包括在20％、10％或优选5％的裕度内的认定值的范围以及介于这些范围之间的任何值。
进一步地，为了便于描述，在本文中可以使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相关的术语来描述如附图中所展示的一个元素或特征与一个或多个其他元素或特征的关系。除了在附图中所描绘的取向之外，空间相关的术语还旨在涵盖装置在使用或操作中的不同取向。可以以其他方式定向该装置(旋转90度或处于其他取向)，并且相应地可以以同样的方式解释本文使用的空间相关的描述符。
在整个本说明书中对“一个实施例”或“实施例”的提及意味着与实施例相结合描述的特定特征、结构、材料、或特性包括在至少一个实施例中，但是不表示它们存在于每个实施例中。因此，在整个本说明书中各处出现的短语“在一个实施例中”不一定指代同一个实施例。此外，在一个或多个实施例中，可以以任何合适的方式来组合特定特征、结构、材料或特性。
FinFET(鳍式场效应晶体管)是一种非平面晶体管，或“2D”晶体管。FinFET是传统金属氧化物半导体场效应晶体管(MOSFET)的变体，其特点是在衬底顶部之上存在薄硅“鳍片”反型沟道，从而允许栅极形成两个接触点：鳍片的左侧和右侧。鳍片的厚度(在从源极到漏极的方向上测量)决定了器件的有效沟道长度。环绕式栅极结构提供了对沟道的更好的电气控制，从而减少了漏电流并克服了其他短沟道效应。
全环绕栅极(GAA)FET(简称GAAFET)在概念上类似于FinFET，不同之处在于栅极材料在所有侧都包围沟道区。根据设计，全环绕栅极FET可以具有两个或更多个有效栅极。全环绕栅极FET可以利用硅纳米线堆叠体，其中，栅极完全包围该堆叠体。
全环绕栅极组件类似于MOSFET，其中，栅极夹在源极与漏极之间，并且具有类似于FinFET的鳍片。全环绕栅极FET可以包含三条或更多条纳米线。形成沟道的纳米线被悬挂，并且从源极延伸到漏极。
本披露内容的各方面包括用于在衬底上的各个位置处制造具有多个阈值电压的晶体管的设备和方法。这允许用全环绕栅极(GAA)晶体管来设计芯片，这些GAA晶体管在水平方向和竖直方向上的不同坐标位置处具有不同的阈值电压。也就是说，本文的GAA晶体管可以是x-y平面或z平面中的低压器件或高压器件。一个方面包括为低压区和高压区形成双栅极氧化物厚度。方法包括在GAA沟道的一部分上选择性地生长氧化物和/或从GAA沟道中选择性地去除栅极氧化物沉积物。其他方面包括对GAA沟道进行选择性掺杂。
可以应用任何合适的方法来形成沉积物。例如，方法可以包括化学气相沉积(CVD)、物理气相沉积(PVD)、扩散、原子层沉积(ALD)、低压CVD或其他合适的沉积方法。
电压阈值受沟道的不同掺杂分布以及栅极氧化物厚度和高K材料的影响。通常，增加栅极氧化物的厚度会增加对应晶体管的Vt。低压器件可以在小于1V或大约1V的较低Vds或漏极电压下工作，而高压器件通常大于大约5V。此外，与低压器件相比，高压器件中的栅极电压更大。在晶体管的漏极侧，高压区可以具有更大的电压。例如，高压器件的漏极侧电压可以为5V至10V，而低压器件的漏极侧电压可以为大约1.0V。因此，栅极氧化物必须坚固可靠，因为需要更厚的栅极氧化物。
许多电路设计需要多个不同的低压器件和高压器件，每个器件的Vt值都不同，增量为0.3V，但这可能因晶体管的不同而有很大不同。例如，低压器件可以具有0.3V、0.6V、0.9V三个低Vt值。通过使用栅极氧化物厚度和沟道掺杂，可以获得这些值(或其他值)。此外，本文的方法包括根据不同电路应用的需要，使用可能的Vds和Vt值的任意组合。
现在参考图1，展示了3D晶体管阵列100的第一方面的截面。该阵列具有通过纳米沟道连接的源极/漏极区堆叠体。在该图中，102、104、106和108表示晶体管堆叠体。例如，堆叠体102包括两种晶体管102A和102B。在图1的非限制性示例中，晶体管102A是n沟道场效应晶体管(NFET)，并且晶体管102B是p沟道场效应晶体管(PFET)。然而，在第二非限制性示例中，PFET可以堆叠在NFET上方。此外，虽然在堆叠体102中仅示出了两个晶体管对(包括NFET晶体管102A和PFET晶体管102B)，但是在每个堆叠体中可以有三个或更多个晶体管对。例如，可以有4、6、8或10个晶体管对。
每个NFET晶体管102A包括通过两个纳米沟道103a和103b连接的源极/漏极区112和源极/漏极区114，如图1中针对第一晶体管102A所示。在该构型中，源极/漏极区114充当晶体管102A的漏极并充当晶体管104A的源极。根据应用的需要，源极和漏极的指定可以颠倒。此外，每个纳米沟道103a与相邻的纳米沟道103b隔开。类似地，晶体管104A包括源极114、漏极116和沟道105a、105b；晶体管106A包括源极116、漏极118和沟道107a、107b；晶体管108A包括源极118、漏极120和沟道109a、109b。每个NFET晶体管沟道都悬挂在源极与漏极之间。NFET沟道各自包括硅或锗中的至少一种。尽管图1展示了具有两个纳米沟道的NFET晶体管102A，但是每个NFET晶体管可以包括N个沟道，其中，N是2到10个沟道中的任意一个数。本文的纳米沟道是指场效应晶体管的纳米线状或纳米片状沟道。每个晶体管的第一源极/漏极(S/D)区和第二S/D区可以由掺杂有磷的第一材料制成。NFET晶体管的第一S/D区和第二S/D区位于一个或多个第一纳米沟道的两端，并且与该一个或多个第一纳米沟道直接接触。
本文使用的纳米沟道是指场效应晶体管的纳米线状或纳米片状沟道。纳米线是相对较小的细长结构，其形成有大致圆形(circular/rounded)的截面。纳米线由被图案刻蚀为形成具有大致正方形截面的沟道的层形成，然后该正方形截面结构的拐角被圆化(诸如被刻蚀)以形成圆柱形结构。纳米片类似于纳米线，因为它的截面相对较小(小于一微米并且通常小于30纳米)，但是截面是矩形的。给定的纳米片可以包括圆角。在纳米沟道(线或片)的形成或加工期间的至少一个时间点期间，给定的纳米沟道的所有侧(包括底侧)都未被覆盖。这与“平面”晶体管沟道不同，“平面”晶体管沟道通常至少有一侧位于块状硅(或其他材料)上，并且该侧在微制造期间始终保持被(与之接触的另一种材料)覆盖。平面沟道使栅极结构能够基本上接触一侧或两侧或三侧，但不是所有侧或表面。相比之下，纳米线和纳米片实现了全环绕栅极(GAA)沟道。因此，本文的纳米沟道可以具有各种截面，但能够在沟道结构周围形成栅极。
每个PFET晶体管102B包括通过两个纳米沟道103c和103d连接的源极/漏极区122和源极/漏极区124，如图1所示。在该构型中，源极/漏极区124充当晶体管102B的漏极并充当晶体管104B的源极。根据应用的需要，源极和漏极的指定可以颠倒。此外，每个纳米沟道103c与相邻的纳米沟道103d隔开。类似地，晶体管104B包括源极124、漏极126和沟道105c、105d；晶体管106B包括源极126、漏极128和沟道107c、107d；晶体管108B包括源极128、漏极130和沟道109c、109d。类似地，每个PFET晶体管沟道都悬挂在源极与漏极之间。尽管图1展示了具有两个纳米沟道的PFET晶体管102B，但是每个PFET晶体管可以包括M个沟道，其中，M是2到10个沟道中的任意一个数。本文的纳米沟道是指场效应晶体管的纳米线状或纳米片状沟道。每个PFET晶体管的第一源极/漏极(S/D)区和第二S/D区可以由掺杂有硼的第一材料和第二材料制成。第一材料可以是硅。第二材料可以包括GeSi、Ge、GePt、GeSiSn、GePtSi、GePt、SiGePt、SiGeSn或SiGeSnPt中的至少一者。NFET晶体管的第一S/D区和第二S/D区位于一个或多个第一纳米沟道的两端，并且与该一个或多个第一纳米沟道直接接触。
每个NFET对(例如，102A)与对应的PFET对(例如，102B)隔开。纳米沟道最初被所接收的虚设栅极材料(诸如SiO或SiO2)包围。此图中未示出触点和金属化。
在图1中，已去除了虚设栅极材料，从而露出堆叠体102、104、106和108的沟道。源极/漏极区由剩余的栅极材料132支撑。此时，工艺流程侧重于替换金属栅极(RMG)步骤，以形成栅极氧化物和逸出功金属。
在沟道露出的情况下，在所有沟道上沉积第一氧化物242至第一预定厚度。该厚度可以是相对较厚的沉积，诸如适合于高压晶体管。厚栅极氧化物可以是诸如二氧化硅SiO2等电介质。图2中展示了晶体管102A的示例。
然后，诸如用光刻胶刻蚀掩模340或其他覆盖物来掩蔽要形成为高压晶体管的沟道。在图3中展示了示例结果。
在高压沟道被覆盖的情况下，至少部分地去除初始(厚)栅极氧化物沉积物，诸如利用各向同性刻蚀从未掩蔽沟道周围去除二氧化硅。图4中展示了从未掩蔽沟道去除栅极氧化物的示例结果(例如，参见去除氧化物后的沟道103a)。沟道107a-d、109a-d仍然保留栅极氧化物242。在其他方面，只可以去除一部分栅极氧化物。因此，可以将相对较厚的栅极氧化物减少为相对较薄的栅极氧化物。
然后可以去除覆盖高压沟道的掩模440。此时，可以继续附加的加工步骤。可以在沟道(所有露出的沟道)上沉积界面电介质(例如，二氧化硅)550层。在图5A中示出了示例结果。在该图中，由于高压沟道上的二氧化硅层242，晶体管102A、104A、102B和104B充当低压晶体管，而晶体管106A、108A、106B和108B充当高压晶体管。图5B示出了晶体管104A和106A的部分，其放大了对沟道层的描绘。可以沉积高k材料552和逸出功金属554。虽然未示出，但可以制造局部互连和金属级(未示出)。晶体管104A充当低压晶体管，而晶体管106A充当高压晶体管。高k层552可以选自包括HfO2、Al2O3、Y2O3、ZrO2、HfZrO4、TiO2、Sc2O3、La2O3、Lu2O3、Nb2O5、Ta2O5的组。逸出功金属554可以包括位于高k层552上方的TiN层、位于TiN层上方的TaN层、位于TaN层上方的TiON层以及位于TaN层上方的TiC层。
在第二方面，在包括CFET(互补FET)器件或并排3D FET器件的GAA沟道上形成双栅极氧化物厚度。
参考图6，展示了3D晶体管阵列的截面。在该图中，已经去除了虚设栅极材料，因此露出沟道(603a-d，605a-d，607a-d，609a-d)并且已经对硅进行修整。该阵列具有通过纳米沟道连接的源极/漏极区堆叠体。在该图中，602、604、606和608表示晶体管堆叠体。例如，堆叠体602包括两种晶体管602A和602B。在图6的非限制性示例中，晶体管602A是NFET，并且晶体管602B是PFET。然而，在第二非限制性示例(未示出)中，PFET可以堆叠在NFET上方。此外，虽然在堆叠体602中仅示出了两个晶体管对，但是在每个堆叠体中可以有三个或更多个晶体管对。例如，可以有4、6、8或10个晶体管对。在该特定示例中，每组的两个沟道(例如，603a，603b)通过对应的源极/漏极区(612、614)连接。此时，工艺流程侧重于替换金属栅极(RMG)步骤，以形成栅极氧化物和逸出功金属。
每个NFET晶体管602A包括通过两个纳米沟道603a和603b连接的源极/漏极区612和源极/漏极区614，如图6中针对第一晶体管602A所示。在该构型中，源极/漏极区614充当晶体管602A的漏极并充当晶体管604A的源极。根据应用的需要，源极和漏极的指定可以颠倒。此外，每个纳米沟道603a与相邻的纳米沟道603b隔开。类似地，晶体管604A包括源极614、漏极616和沟道605a、605b；晶体管606A包括源极616、漏极618和沟道607a、607b；晶体管608A包括源极618、漏极620和沟道609a、609b。每个NFET晶体管沟道(例如，603a、603b)都悬挂在源极与漏极之间。NFET沟道各自包括硅或锗中的至少一种。尽管图6展示了具有两个纳米沟道的NFET晶体管602A，但是每个NFET晶体管可以包括N个沟道，其中，N是2到10个沟道中的任意一个数。本文的纳米沟道是指场效应晶体管的纳米线状或纳米片状沟道。NFET晶体管的第一S/D区和第二S/D区位于一个或多个第一纳米沟道的两端，并且与该一个或多个第一纳米沟道直接接触。
每个PFET晶体管602B包括通过两个纳米沟道603c和603d连接的源极/漏极区622和源极/漏极区624，如图6所示。在该构型中，源极/漏极区624充当晶体管602B的漏极并充当晶体管604B的源极。根据应用的需要，源极和漏极的指定可以颠倒。此外，每个纳米沟道603c与相邻的纳米沟道603d隔开。类似地，晶体管604B包括源极624、漏极626和沟道605c、605d；晶体管606B包括源极626、漏极628和沟道607c、607d；晶体管608B包括源极628、漏极630和沟道609c、609d。类似地，每个PFET晶体管沟道都悬挂在源极与漏极之间。尽管图6展示了具有两个纳米沟道的PFET晶体管602B，但是每个PFET晶体管可以包括M个沟道，其中，M是2到10个沟道中的任意一个数。本文的纳米沟道是指场效应晶体管的纳米线状或纳米片状沟道。每个PFET晶体管的第一源极/漏极(S/D)区和第二S/D区可以由掺杂有硼的第一材料和第二材料制成。第一材料可以是硅。第二材料可以包括GeSi、Ge、GePt、GeSiSn、GePtSi、GePt、SiGePt、SiGeSn或SiGeSnPt中的至少一者。NFET晶体管的第一S/D区和第二S/D区位于一个或多个第一纳米沟道的两端，并且与该一个或多个第一纳米沟道直接接触。
每个NFET对(例如，602A)与对应的PFET对(例如，602B)隔开。纳米沟道最初被所接收的虚设栅极材料(诸如SiO或SiO2)包围。此图中未示出触点和金属化。
在图6中，已去除了虚设栅极材料，从而露出堆叠体602、604、606和608的沟道。源极/漏极区由剩余的栅极材料632支撑。此时，工艺流程侧重于替换金属栅极(RMG)步骤，以形成栅极氧化物和逸出功金属。
图7展示了在所有露出的沟道上沉积厚栅极氧化物742至第一预定厚度。厚栅极氧化物742可以是SiO2。
接下来，在所有GAA沟道上沉积高k材料852。在图8中展示了示例结果。在非限制性示例中，高k材料可以是二氧化铪HfO2。高k层852可以选自包括HfO2、Al2O3、Y2O3、ZrO2、HfZrO4、TiO2、Sc2O3、La2O3、Lu2O3、Nb2O5、Ta2O5的组中的任一者。高k层优选为HfO2。
然后在所有GAA沟道上沉积第二栅极氧化物956。在图9中展示了示例结果。
诸如利用光刻胶刻蚀掩模1040来掩蔽高压沟道(被设计成用作高电压沟道的那些沟道)。在图10中展示了示例结果。掩模可以是掩模堆叠体，其可以包括非晶Si(a-Si)层(该层位于第二栅极氧化物层956上方)、SiN层以及光刻胶层(未示出)。
在高压区域被掩模1040覆盖的情况下，诸如通过各向同性或气相刻蚀从低压沟道去除第二栅极氧化物沉积物956。在图11中展示了示例结果。低压沟道603a-d、605a-d仍保留高k层852。
然后可以去除对高压区域的掩蔽。结果是高压区域中的栅极堆叠体具有更大的激活阈值电压。在图12A中展示了示例结果。加工可以继续形成局部互连和金属级(未示出)。
在非限制性示例中，每个沟道可以具有不同的氧化物(即氧化物1和氧化物2)，这些氧化物包围高k区从而形成氧化物1/HfO2/氧化物2的栅极堆叠体，这是有益的，因为诸如HfO2等高k材料对氧化物具有良好的选择性以用于精确的厚度控制。氧化物的类型或厚度可能不同。为了加速对栅极堆叠体的等离子体加工，希望使用单一工艺来刻蚀整个堆叠体。这要求相对于下覆Si层而言对氧化物(在这种情况下为HfO2)有很高的选择性。选择性意味着将会刻蚀HfO2，但不会刻蚀下覆Si。根据高压器件所需的栅极氧化物厚度，可以增加纳米片平面之间的间距。除了HfO2，还可以使用任意高k材料。高k材料可以是HfO2、Al2O3、Y2O3和ZrO2等中的任一种。
堆叠体的低压厚度的范围优选为10至100埃、更优选为10至75埃、最优选为10至50埃。堆叠体的高压厚度的范围优选为80至300埃、更优选为80至200埃、最优选为100至200埃。上述厚度是等效氧化物厚度EOT，其是相对于SiO2等效EOT而言的。然而，由于高K材料的K值高于SiO2，因此必须使用厚得多的高K材料层来获得SiO2等效。等效氧化物厚度由下式给出：
Figure BDA0003458342930000121
这有利于器件的运行，因为高K材料由于较厚的物理厚度而具有较低的隧穿电流。逸出功材料的厚度范围可以从5埃到50埃。
图12B以沟道层的放大描绘的形式示出了晶体管604A和606A的部分。可以沉积高k材料552和逸出功金属554。虽然未示出，但可以制造局部互连和金属级(未示出)。晶体管104A充当低压晶体管，而晶体管106A充当高压晶体管。高k层552可以选自包括HfO2、Al2O3、Y2O3和ZrO2等的组中的任一种。逸出功金属554可以包括位于高k层552上方的TiN层、位于TiN层上方的TaN层、位于TaN层上方的TiON层、位于TaN层上方的钛铝TiAl层和TiC层。
本披露内容的第三方面包括在栅极氧化物的第一氧化物沉积之前执行的基于等离子体的掺杂(PLAD)步骤，随后是退火和清洁步骤。对于等离子体掺杂，使用掩模来露出选定的沟道以接收掺杂。与NFET Vt掩模一起使用的PLAD技术提供了一种经过生产验证的方法，以使用不会干扰敏感电路特征的低能量工艺在整个晶圆表面上快速注入。在等离子体掺杂时，已从块状纳米片堆叠体形成了沟道。在这方面，更高效的是将NMOS源极/漏极区放在另一个NMOS源极/漏极区的顶部之上以简化工艺，对于PMOS和TFET(即，相同类型的FET堆叠体)反之亦然。S/D区可以互换，这在2019年6月26日提交的名称为“Multiple Nano LayerTransistor Layers With Different Transistor Architecture For Improven CircuitLayout And Performance[用于改进电路布局和性能的具有不同晶体管架构的多个纳米层晶体管层]”的USSN 62/866,975中进行了更详细的描述。这使得N TFET(n沟道TFET)、PTFET(p沟道TFET)、TFET(本征TFET)以及NMOS和PMOS对称S/D区的大量组合能够适用于每个器件具有若干不同Vt组合的高压器件和低压器件。等离子体掺杂可以应用于任何晶体管类型。等离子体掺杂完成后的退火是一种选择。在等离子体掺杂/退火步骤之后，继续栅极氧化物工艺。图13中展示了示出PFET晶体管上方的掩模1340和NFET晶体管的掺杂1360的示例。
NFET沟道现在已被掺杂并可选地被退火，而PFET沟道未被掺杂。然后去除第一掺杂掩模1340。在图14中展示了示例结果，其中，用阴影来描绘NFET沟道的掺杂。
可以形成第二掺杂掩模1570，以便在利用等离子体掺杂1580来掺杂PMOS区的同时覆盖NMOS区。图15中展示了示出NFET晶体管上方的掩模和PFET晶体管的掺杂1580的示例。该步骤之后可以进行可选的退火。注意，可以使用多个掩模，以便可以产生不同的PMOS掺杂分布。同样地，可以产生不同的NMOS掺杂分布，从而产生具有不同掺杂分布的GAA沟道。
等离子体掺杂文件可能非常陡峭并用0.01至5kev的低能量进行高度掺杂，该能量比传统的离子束注入机低多达一个数量级。用于N+掺杂的磷或砷注入物可以具有由磷化氢或砷化氢气体制成的等离子体。对于P+掺杂，等离子体可以由硼组成。由于能量较低，对于所有物质可能具有非常高的浓度5×1015至5×1016个离子/cm2。
图16展示了经掺杂的NFET沟道和PFET沟道，其中PFET沟道示出了与NFET沟道不同的阴影，表明掺杂分布不同。
在沟道上沉积第一电介质层1790至第一预定电介质厚度，其中，该电介质被沉积在沟道的截面周围，如图17所示。
然后，工艺步骤进行到先前在第一和第二方面中描述的那些步骤，以形成氧化物层、高k层遮盖物和金属化层，从而进一步修改高阈值区和低阈值区。
因此，本文的技术提供了用于微制造具有多个不同阈值电压的晶体管的设备和工艺。源极/漏极区可以通过掩蔽衬底从而露出下部源极/漏极区域以用于生长经掺杂的S/D(n型或p型)来形成。然后可以覆盖源极/漏极区的下平面，并且可以选择性地露出上平面以用于生长给定类型的源极/漏极区。用于完成FET器件的附加步骤可以包括形成局部互连，然后进行附加的金属化(未示出)。完成过程继续进行既定的工艺，以完成TiN、TaN、TiAl沉积、替换金属栅极P型逸出功金属(RMG PWFM)去除、RMG结束、栅极切割、并形成M0、M1连接的触点。
关于图1至图4、图5A、图5B展示了第一实施例。第一实施例涉及一种微制造方法，该方法包括：接收具有用于全环绕栅极场效应晶体管器件的沟道的衬底，这些沟道包括彼此相邻定位的沟道竖直堆叠体(102、104、106、108)，其中，各个沟道(103a-d、105a-d、107a-d、109a-d)在源极/漏极区之间水平地延伸(例如，沟道103a和103b在源极/漏极区112与114之间延伸)，其中，在这些沟道竖直堆叠体中，至少一个沟道位于第二沟道上方(例如，103a在103b上方并且103b在103c上方，如图1所示)；在沟道上沉积电介质242(例如，二氧化硅)至第一预定厚度，其中，该电介质被沉积在沟道的截面周围，如图2所示；用第一刻蚀掩模340掩蔽沟道的第一部分，沟道的第二部分未被覆盖，如图3所示；从沟道的第二部分去除所沉积的电介质，如图4所示；去除第一刻蚀掩模，以便露出沟道；以及在沟道上沉积高k层552(例如，HfO2)，其中，高k材料被沉积在沟道的截面周围，如图5A所示，其中，与使用沟道的第二部分的场效应晶体管相比，使用沟道的第一部分的场效应晶体管具有更大的阈值电压。
去除所沉积的电介质包括去除第二预定厚度的所沉积电介质，从而使得沟道的第一部分具有该第一预定厚度的电介质，并且沟道的第二部分具有第三预定厚度的电介质，第一预定电介质厚度大于第三预定电介质厚度。
该方法包括在去除第一刻蚀掩模之后且在沉积高k材料552之前，在沟道的截面周围沉积界面电介质550层。
该方法进一步包括在沉积高k材料之后沉积逸出功金属层554，其中，这些逸出功金属层包括氮化钛TiN第一逸出功金属层和氮化钽TaN第二逸出功金属层，其中，TaN层沉积在TiN层上方。
该方法包括以下操作之一：在TaN层上方沉积氮氧化钛TiON第三逸出功金属层；在TaN层上方沉积碳化钛TiC第三逸出功金属层，并且进一步包括在TaN层上方沉积钛铝TiAl第三逸出功金属层。
该方法包括从包括HfO2、Al2O3、Y2O3和ZrO2的组中选择高k材料。
该方法包括通过选自由化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散和低压CVD组成的组的一种或多种沉积方法来沉积电介质、高k材料和逸出功金属。
关于图6至图11、图12A、图12B展示了第二实施例。第二实施例涉及一种微制造方法，该方法包括：接收具有用于全环绕栅极场效应晶体管器件的沟道的衬底600，这些沟道包括彼此相邻定位的沟道竖直堆叠体(602、604、606、608)，其中，各个沟道(603a-d、605a-d、607a-d、609a-d)在源极/漏极区之间水平地延伸(例如，沟道603a和603b在源极/漏极区612与614之间延伸)，其中，在这些沟道竖直堆叠体中，至少一个沟道位于第二沟道上方(例如，603a在603b上方并且603b在603c上方，如图6所示)；在沟道上沉积第一层电介质742至第一预定电介质厚度，其中，第一层电介质层被沉积在沟道的截面周围，如图7所示；在沟道上沉积高k材料852至第一预定高k材料厚度，其中，高k材料被沉积在沟道的截面周围，如图8所示；在沟道上沉积第二电介质层956至第二预定电介质厚度，其中，第二层电介质被沉积在沟道的截面周围，如图9所示。
第三实施例的方法继续进行以下操作：用第一刻蚀掩模1040掩蔽沟道的第一部分，沟道的第二部分未被覆盖，如图10所示；从沟道的第二部分去除第二电介质层，如图11所示，其中，与使用沟道的第二部分的场效应晶体管相比，使用沟道的第一部分的场效应晶体管具有更大的阈值电压。
该方法继续去除第一刻蚀掩模，如图12A所示。
该方法包括从包括HfO2、Al2O3、Y2O3和ZrO2的组中选择高k材料852。
该方法包括通过在第二栅极氧化物层上方沉积非晶硅层、在非晶硅层上方沉积氮化硅SiN层以及在SiN层上沉积光刻胶层来用第一刻蚀掩模1040掩蔽沟道的第一部分。
该方法继续进行以下操作：在去除刻蚀掩模之后沉积逸出功金属层(未示出)，其中，这些逸出功金属层包括氮化钛TiN第一逸出功金属层、沉积在TiN层上房的氮化钽TaN第二逸出功金属层以及沉积在TaN层上方的钛铝TiAl第三逸出功金属层。
该方法包括通过选自由化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散和低压CVD组成的组的一种或多种沉积方法来沉积第一电介质层742、高k材料852、第二电介质层956和逸出功金属层。
关于图13至图17展示了第三实施例。第三实施例涉及一种微制造方法，该方法包括：接收具有用于全环绕栅极场效应晶体管器件的沟道(1303a-d、1305a-d、1309a-d)的衬底1300，这些沟道包括彼此相邻定位的沟道竖直堆叠体(1302、1304、1306、1308，图13)，其中，各个沟道在源极/漏极区(1312、1314、1316、1318、1320、1322、1324、1326、1328、1330，图13)之间水平地延伸，其中，在这些沟道竖直堆叠体中，至少一个沟道位于第二沟道上方(例如，1303a在1303b上方并且1303b在1303c上方)。该方法包括：用第一刻蚀掩模1340掩蔽沟道的第一部分(1309a-d)，沟道的第二部分(1303a-d、1305a-d)未被覆盖，以及执行对沟道的第二部分进行掺杂的第一等离子体掺杂工艺1360(如图13至图14所见，其中，堆叠体1302和1304中的沟道被阴影化)。该方法继续进行以下操作：露出沟道的第一部分，如图14所示；然后用第二刻蚀掩模1570掩蔽沟道的第二部分并执行对沟道的第一部分进行掺杂的第二等离子体掺杂工艺1580，从而使得与沟道的第一部分相比，沟道的第二部分具有不同的阈值电压，以及去除第二刻蚀掩模，如图15至图16所示；以及在所有沟道上沉积第一电介质层1790至第一预定电介质厚度，其中，电介质被沉积在沟道的截面周围，如图17所示。
该方法进一步包括在等离子体掺杂之后且在沉积第一电介质层之前，对衬底进行退火。
该方法进一步包括：在沟道上沉积高k材料至第一预定高k材料厚度，其中，高k材料被沉积在沟道的截面周围；以及在沟道上沉积第二电介质层至第二预定电介质厚度，其中，第二电介质层被沉积在沟道的截面周围。
该方法进一步包括：在沉积第二电介质层之后沉积逸出功金属层，其中，这些逸出功金属层包括氮化钛TiN第一逸出功金属层、沉积在TiN层上方的氮化钽TaN第二逸出功金属层以及沉积在TaN层上方的钛铝TiAl第三逸出功金属层。
该方法进一步包括通过选自由化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散和低压CVD组成的组的一种或多种沉积方法来沉积第一电介质层、高k材料、第二电介质层和逸出功金属层。
因此，本文的技术提供了单位芯片布局面积可用的更多Idsat(驱动电流)。可以为LV和HV都具有多个栅极氧化物厚度的低压区域和高压区域提供多个Vt。本文的新晶体管架构实现了N＝1至N≥10个晶体管衬底平面，具体取决于电路要求。
隧穿场效应晶体管(TFET)可以与新兴的CFET(互补FET(GAA堆叠晶体管器件))共同集成，而无需任何额外的工艺步骤。隧穿晶体管可用于未来的低功率微缩和沟道长度微缩。
本文的技术为CFET制造提供了具有成本效益的双栅极工艺。p沟道和n沟道器件都可以在具有选择性源极/漏极的同一个epi堆叠体中制造。作为利用一个掩模和一种等离子体注入物的选择，也可以在纳米片堆叠体形成之后且S/D掺杂之后掺杂晶体管沟道。
本文披露了具有多个Vt和栅极氧化物厚度的高压器件和低压器件，以用于具有3D逻辑电路的3D存储器电路以及用于许多其他电路设计。
显然，鉴于以上教导，本披露内容的许多修改和变化都是可能的。因此，应当理解，在所附权利要求的范围内，本发明可以以不同于本文具体描述的方式被实施。
在前面的描述中，已阐述了具体细节，诸如处理系统的特定几何形状以及对其中使用的各种部件和工艺的描述。然而，应理解，可以在脱离这些具体细节的其他实施例中实践本文中的技术，并且这样的细节是出于解释而非限制的目的。已参考附图描述了本文中所披露的实施例。类似地，出于解释的目的，已阐述了具体的数字、材料和构型以便提供透彻的理解。然而，可以在没有这样的具体细节的情况下实践实施例。具有基本上相同的功能构造的部件由相似的附图标记表示，且因此可以省略任何多余的描述。
已将各种技术描述为多个分立的操作以帮助理解各种实施例。描述的顺序不应被解释为暗示这些操作一定是依赖于顺序的。实际上，这些操作无需按照呈现的顺序执行。可以以与所描述的实施例不同的顺序来执行所描述的操作。在附加实施例中，可以执行各种附加操作和/或可以省略所描述的操作。
如本文所使用的，“衬底”或“目标衬底”通常是指根据本发明被加工的对象。衬底可以包括器件(特别是半导体或其他电子器件)的任何材料部分或结构，并且可以例如是基础衬底结构(诸如，半导体晶圆、掩模版)、或基础衬底结构上或上覆的层(诸如，薄膜)。因此，衬底不限于已图案化或未图案化的任何特定基础结构、下覆层或上覆层，而是设想为包括任何这样的层或基础结构、以及层和/或基础结构的任何组合。该描述可以参考特定类型的衬底，但这仅出于说明性目的。
本领域技术人员还将理解，在仍然实现本发明的相同目的的同时，可以对上述技术的操作做出许多改变。本披露内容的范围旨在包含这些改变。因此，本发明的实施例的前述描述不旨在是限制性的。相反，在所附权利要求中呈现了对本发明实施例的任何限制。

Claims (20)

1.一种微制造方法，该方法包括：
接收具有用于全环绕栅极场效应晶体管器件的沟道的衬底，这些沟道包括彼此相邻定位的沟道竖直堆叠体，其中，各个沟道在源极/漏极区之间水平地延伸，其中，在这些沟道竖直堆叠体中，至少一个沟道位于第二沟道上方；
在这些沟道上沉积电介质至第一预定厚度，其中，该电介质被沉积在这些沟道的截面周围；
用第一刻蚀掩模掩蔽这些沟道的第一部分，这些沟道的第二部分未被覆盖；
从这些沟道的第二部分去除所沉积的电介质；
去除该第一刻蚀掩模，以便露出这些沟道；以及
在这些沟道上沉积高k材料，其中，该高k材料被沉积在这些沟道的截面周围，其中，与使用这些沟道的第二部分的场效应晶体管相比，使用这些沟道的第一部分的场效应晶体管具有更大的阈值电压。
2.如权利要求1所述的方法，其中，去除所沉积的电介质包括去除第二预定厚度的所沉积电介质，从而使得这些沟道的第一部分具有该第一预定厚度的电介质，并且这些沟道的第二部分具有第三预定厚度的电介质，该第一预定电介质厚度大于该第三预定电介质厚度。
3.如权利要求1所述的方法，进一步包括在去除该第一刻蚀掩模之后且在沉积该高k材料之前，在这些沟道的截面周围沉积界面电介质层。
4.如权利要求1所述的方法，进一步包括从包括HfO2、Al2O3、Y2O3和ZrO2的组中选择该高k材料。
5.如权利要求1所述的方法，进一步包括在沉积该高k材料之后沉积逸出功金属层，其中，这些逸出功金属层包括氮化钛TiN第一逸出功金属层和氮化钽TaN第二逸出功金属层，其中，该TaN层沉积在该TiN层上方。
6.如权利要求5所述的方法，进一步包括在该TaN层上方沉积氮氧化钛TiON第三逸出功金属层。
7.如权利要求5所述的方法，进一步包括在该TaN层上方沉积碳化钛TiC第三逸出功金属层。
8.如权利要求5所述的方法，进一步包括在该TaN层上方沉积钛铝TiAl第三逸出功金属层。
9.如权利要求5所述的方法，进一步包括通过选自由化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散和低压CVD组成的组的一种或多种沉积方法来沉积该电介质、该高k材料和逸出功金属。
10.一种微制造方法，该方法包括：
接收具有用于全环绕栅极场效应晶体管器件的沟道的衬底，这些沟道包括彼此相邻定位的沟道竖直堆叠体，其中，各个沟道在源极/漏极区之间水平地延伸，其中，在这些沟道竖直堆叠体中，至少一个沟道位于第二沟道上方；
在这些沟道上沉积第一电介质层至第一预定厚度，其中，该第一电介质层被沉积在这些沟道的截面周围；
在这些沟道上沉积高k材料至第一预定高k材料厚度，其中，该高k材料被沉积在这些沟道的截面周围；
在这些沟道上沉积第二电介质层至第二预定厚度，其中，该第二电介质层被沉积在这些沟道的截面周围；
用第一刻蚀掩模掩蔽这些沟道的第一部分，这些沟道的第二部分未被覆盖；以及
从这些沟道的第二部分去除该第二电介质层，其中，与使用这些沟道的第二部分的场效应晶体管相比，使用这些沟道的第一部分的场效应晶体管具有更大的阈值电压。
11.如权利要求10所述的微制造方法，进一步包括去除该第一刻蚀掩模。
12.如权利要求10所述的微制造方法，进一步包括从包括HfO2、Al2O3、Y2O3和ZrO2的组中选择该高k材料。
13.如权利要求10所述的微制造方法，进一步包括通过在该第二电介质层上方沉积非晶硅层、在该非晶硅层上方沉积氮化硅SiN层以及在该SiN层上方沉积光刻胶层来用该第一刻蚀掩模掩蔽这些沟道的第一部分。
14.如权利要求11所述的方法，进一步包括在去除该第一刻蚀掩模之后沉积逸出功金属层，其中，这些逸出功金属层包括氮化钛TiN第一逸出功金属层、沉积在该TiN层上方的氮化钽TaN第二逸出功金属层以及沉积在该TaN层上方的钛铝TiAl第三逸出功金属层。
15.如权利要求14所述的方法，进一步包括通过选自由化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散和低压CVD组成的组的一种或多种沉积方法来沉积该第一电介质层、该高k材料、该第二电介质层和这些逸出功金属层。
16.一种微制造方法，该方法包括：
接收具有用于全环绕栅极场效应晶体管器件的沟道的衬底，这些沟道包括彼此相邻定位的沟道竖直堆叠体，其中，各个沟道在源极/漏极区之间水平地延伸，其中，在这些沟道竖直堆叠体中，至少一个沟道位于第二沟道上方；
用第一刻蚀掩模掩蔽这些沟道的第一部分，这些沟道的第二部分未被覆盖；
执行对这些沟道的第二部分进行掺杂的第一等离子体掺杂工艺；
露出这些沟道的第一部分；
用第二刻蚀掩模掩蔽这些沟道的第二部分；
执行对这些沟道的第一部分进行掺杂的第二等离子体掺杂工艺，从而使得与这些沟道的第一部分相比，这些沟道的第二部分具有不同的阈值电压；
露出这些沟道的第二部分；以及
在所有沟道上沉积第一电介质层至第一预定厚度，其中，该第一电介质层被沉积在这些沟道的截面周围。
17.如权利要求16所述的方法，进一步包括在该第二等离子体掺杂工艺之后且在沉积该第一电介质层之前，对该衬底进行退火。
18.如权利要求17所述的方法，进一步包括：
在这些沟道上沉积高k材料至第一预定高k材料厚度，其中，该高k材料被沉积在这些沟道的截面周围；以及
在这些沟道上沉积第二电介质层至第二预定厚度，其中，该第二电介质层被沉积在这些沟道的截面周围。
19.如权利要求18所述的方法，进一步包括在沉积该第二电介质层之后沉积逸出功金属层，其中，这些逸出功金属层包括氮化钛TiN第一逸出功金属层、沉积在该TiN层上方的氮化钽TaN第二逸出功金属层以及沉积在该TaN层上方的钛铝TiAl第三逸出功金属层。
20.如权利要求19所述的微制造方法，进一步包括通过选自由化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、扩散和低压CVD组成的组的一种或多种沉积方法来沉积该第一电介质层、该高k材料、该第二电介质层和这些逸出功金属层。
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